CN108701614A - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置包括：第一层间膜(2)、第一金属布线(3)、第二层间膜(5)、第二金属布线(11)、第一通孔塞(10)、着陆垫(12)以及第二通孔塞(25)。第一层间膜(2)形成在衬底(1)的上表面上；第一通孔塞(10)将第一金属布线(3)和第二金属布线(11)电连接起来，着陆垫(12)被埋入第一层间膜(2)的上部内且贯穿第二层间膜(5)，第二通孔塞(25)从衬底(1)的背面一侧贯穿衬底(1)和第一层间膜(2)且与着陆垫(12)相连接。着陆垫(12)的下表面的位置与第一金属布线(3)的下表面的位置不同。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种具有TSV(硅通孔：through-silicon-via)用着陆垫的半导体装置及其制造方法。
背景技术
近年来，伴随着装置的微细化和高集成化，沿纵向层叠芯片的三维安装技术的开发在不断地深入，贯穿衬底在垂直方向上形成电连接的TSV技术变得越来越重要。
对上述TSV构造提出了以下要求：通过加厚与TSV相连接的TSV用着陆垫的厚度来防止在形成TSV时通孔从着陆垫中出来。根据该要求，专利文献1中记载有以下技术：通过层叠两层或者两层以上的金属膜来形成较厚的TSV用着陆垫。
专利文献1：日本公开专利公报特开2015-79961号公报
发明内容
－发明要解决的技术问题－
然而，就TSV构造而言，层叠两层或者两层以上的金属膜来形成TSV用着陆垫这一现有技术存在着陆垫和TSV之间连接不良的情况。
具体而言，在现有技术下，形成第一层金属膜后，第一层金属膜容易遭受用来形成第二层以后的金属膜的蚀刻工序的破坏。因此，第一层金属膜中遭受破坏的部分会由于蚀刻工序后的清洗工序而流失，在形成第二层金属膜时就有可能出现孔穴。如果这样在第一层金属膜和第二层金属膜之间产生了孔穴，那么，在TSV用着陆垫与TSV的连接部，电气特性就可能变坏，可靠性就可能下降。
本发明的目的在于：提供一种半导体装置，该半导体装置能够防止在形成TSV时通孔从着陆垫中出来，并且能够确保TSV和着陆垫之间具有良好的电连接。
－用以解决技术问题的技术方案－
本说明书所公开的半导体装置包括衬底、第一层间膜、第一金属布线、第二层间膜、第二金属布线、第一通孔塞、着陆垫以及第二通孔塞。所述衬底具有第一区域和第二区域，所述第一层间膜形成在所述衬底的上表面上；在所述第一区域，所述第一金属布线被埋入所述第一层间膜的上部内；所述第二层间膜形成在所述第一层间膜上和所述第一金属布线上；在所述第一区域，所述第二金属布线被埋入所述第二层间膜的上部内；所述第一通孔塞贯穿所述第二层间膜，将所述第一金属布线和所述第二金属布线电连接起来；在所述第二区域，所述着陆垫被埋入所述第一层间膜的上部内且贯穿所述第二层间膜；在所述第二区域，所述第二通孔塞从所述衬底的背面一侧贯穿所述衬底和所述第一层间膜且与所述着陆垫相连接。所述着陆垫的下表面的位置与所述第一金属布线的下表面的位置不同。
－发明的效果－
根据本说明书中所公开的半导体装置及其制造方法，能够防止在形成TSV时通孔从着陆垫中出来，并且能够在TSV和着陆垫之间实现良好的电连接。
附图说明
图1A是剖视图，用来说明第一实施方式所涉及的半导体装置的制造方法。
图1B是剖视图，用来说明第一实施方式所涉及的半导体装置的制造方法。
图1C是剖视图，用来说明第一实施方式所涉及的半导体装置的制造方法。
图2A是剖视图，用来说明第一实施方式所涉及的半导体装置的制造方法。
图2B是剖视图，用来说明第一实施方式所涉及的半导体装置的制造方法。
图2C是剖视图，用来说明第一实施方式所涉及的半导体装置的制造方法。
图3A是剖视图，用来说明第一实施方式所涉及的半导体装置的制造方法。
图3B是剖视图，用来说明第一实施方式所涉及的半导体装置的制造方法。
图3C是剖视图，用来说明第一实施方式所涉及的半导体装置的制造方法。
图4A是剖视图，用来说明第一实施方式所涉及的半导体装置的制造方法。
图4B是剖视图，用来说明第一实施方式所涉及的半导体装置的制造方法。
图4C是剖视图，用来说明第一实施方式所涉及的半导体装置的制造方法。
图4D是剖视图，用来说明第一实施方式所涉及的半导体装置的制造方法。
图5A是剖视图，说明参考例所涉及的半导体装置的制造方法。
图5B是剖视图，说明参考例所涉及的半导体装置的制造方法。
图5C是剖视图，说明参考例所涉及的半导体装置的制造方法。
图6A是剖视图，说明参考例所涉及的半导体装置的制造方法。
图6B是剖视图，说明参考例所涉及的半导体装置的制造方法。
图6C是剖视图，说明参考例所涉及的半导体装置的制造方法。
图7A是剖视图，说明参考例所涉及的半导体装置的制造方法。
图7B是剖视图，说明参考例所涉及的半导体装置的制造方法。
图7C是剖视图，说明参考例所涉及的半导体装置的制造方法。
图8A是剖视图，说明参考例所涉及的半导体装置的制造方法。
图8B是剖视图，说明参考例所涉及的半导体装置的制造方法。
图8C是剖视图，说明参考例所涉及的半导体装置的制造方法。
图8D是剖视图，说明参考例所涉及的半导体装置的制造方法。
图9A是剖视图，说明第二实施方式所涉及的半导体装置的制造方法。
图9B是剖视图，说明第二实施方式所涉及的半导体装置的制造方法。
图9C是剖视图，说明第二实施方式所涉及的半导体装置的制造方法。
图10A是剖视图，说明第二实施方式所涉及的半导体装置的制造方法。
图10B是剖视图，说明第二实施方式所涉及的半导体装置的制造方法。
图10C是剖视图，说明第二实施方式所涉及的半导体装置的制造方法。
图11A是剖视图，说明其它实施方式所涉及的半导体装置的制造方法。
图11B是剖视图，说明其它实施方式所涉及的半导体装置的制造方法。
图11C是剖视图，说明其它实施方式所涉及的半导体装置的制造方法。
图12A是剖视图，说明其它实施方式所涉及的半导体装置的制造方法。
图12B是剖视图，说明其它实施方式所涉及的半导体装置的制造方法。
图12C是剖视图，说明其它实施方式所涉及的半导体装置的制造方法。
图13A是剖视图，说明其它实施方式所涉及的半导体装置的制造方法。
图13B是剖视图，说明其它实施方式所涉及的半导体装置的制造方法。
图13C是剖视图，说明其它实施方式所涉及的半导体装置的制造方法。
图14A是剖视图，说明其它实施方式所涉及的半导体装置的制造方法。
图14B是剖视图，说明其它实施方式所涉及的半导体装置的制造方法。
具体实施方式
下面，结合附图对本发明的实施方式做详细的说明。
(第一实施方式)
－半导体装置的制造方法－
图1A～图1C、图2A～图2C、图3A～图3C以及图4A～图4D是剖视图，用来说明第一实施方式所涉及的半导体装置的制造方法。上述各图中，左侧是元件形成区域20(第一区域)，右侧是垫形成区域30(第二区域)。下面，说明半导体装置的制造方法。
首先，如图1A所示，利用CVD(化学气相沉积：chemical vapor deposition)法等在具有元件形成区域20和垫形成区域30的衬底1的上表面上形成由氧化硅(SiO2)等绝缘材料形成的第一层间膜2。接下来，利用公知的光刻和蚀刻在第二层间膜2的上部形成布线槽。接下来，利用镀敷法将铜等金属埋入该布线槽内，然后，利用CMP(化学机械研磨：chemicalmechanical polishing)法等将多余的金属除去，由此而形成埋入布线槽内且厚度约为120nm左右的第一金属布线3。此时，第一层间膜2的厚度例如为400nm。
另一方面，不在垫形成区域30形成相当于第一金属布线3的金属层。
接着，利用公知的方法在第一金属布线3上和第一层间膜2上形成例如由碳化硅(SiC)形成且厚度为60nm的第一衬膜(liner film)4。
接下来，如图1B所示，隔着第一衬膜4在第一层间膜2上和第一金属布线3上形成由氧化硅形成且厚度为300nm的第二层间膜5。
接下来，如图1C所示，利用光刻和蚀刻在元件形成区域20中且第一金属布线3的上方形成贯通第二层间膜5的通孔6。在形成通孔6的同时，在垫形成区域30形成贯通第二层间膜5的垫用孔6A。通孔6的直径约为100nm，垫用孔6A的直径约为70μm。通过进行使用了同一个掩膜(未图示)的蚀刻来形成通孔6和垫用孔6A。该蚀刻在第一衬膜4处停止。
接下来，如图2A所示，在衬底上形成厚度约为300nm的抗蚀剂7。因为元件形成区域20内的通孔6的开口面积较小，所以抗蚀剂7完全被埋入通孔6内。包括通孔6内的抗蚀剂在内，抗蚀剂7的厚度大致为600nm。另一方面，因为形成在垫形成区域30的垫用孔6A的平面面积比通孔6大，所以垫用孔6A上的抗蚀剂7的厚度约为300nm，比通孔6上的抗蚀剂7的厚度薄。
接下来，如图2B所示，对抗蚀剂7进行回蚀(etch back)而将抗蚀剂7中形成在第二层间膜5上和垫用孔6A内的部分除去。该工序结束后，通孔6内残留有抗蚀剂7，垫用孔6A内几乎未残留有抗蚀剂7。
接下来，如图2C所示，利用光刻形成抗蚀剂8，在元件形成区域20，布线形成区域变成窗口；在垫形成区域30，垫用孔6A的上方变成窗口。可以使形成在垫用孔6A上方的窗口的平面面积大于垫用孔6A的平面面积。
接下来，如图3A所示，利用抗蚀剂8对第二层间膜5进行蚀刻而在元件形成区域20形成布线槽9。布线槽9的深度约为180nm。因为通孔6内残留有抗蚀剂7，所以在形成有通孔6的区域第一衬膜4未被蚀刻。
在形成布线槽9的同时，在垫形成区域30除去整个第一衬膜4和第一层间膜2的上部而形成垫用凹部9A。垫用凹部9A的蚀刻量约为120～150nm。
接下来，如图3B所示，通过清洗除去抗蚀剂7、8。
接下来，如图3C所示，通过蚀刻将第一衬膜4中与通孔6相对应的部分除去。在除去第一衬膜4的同时，在垫形成区域30除去第一层间膜2的一部分而形成垫用凹部9B。垫用凹部9B的深度约为70nm。
接下来，如图4A所示，通过清洗除去因蚀刻而生成的反应生成物。半导体装置的形状不会由于进行本工序的清洗而发生变化。
接下来，如图4B所示，利用镀敷法将铜埋入元件形成区域20的通孔6内和布线槽9内、垫形成区域30的垫用孔6A内以及垫用凹部9A、9B内，之后利用CMP法将多余的铜除去。由此而在通孔6内形成第一通孔塞(via)10，在布线槽9内形成第二金属布线11。而且，在垫用凹部9A、9B内以及垫用孔6A内形成着陆垫12。此时，该着陆垫12的下表面的位置比第一金属布线3的下表面的位置深。
第一通孔塞10的高度约为110nm，第二金属布线11的高度约为120nm。着陆垫12的高度(厚度)约为360nm～390nm。之后，在第二层间膜5上、第二金属布线11上以及着陆垫12上形成由碳酸硅形成且厚度为60nm的第二衬膜13。
接下来，如图4C所示，利用公知的CVD法等在第二衬膜13上形成由氮化硅形成且厚度为1000nm的保护膜14。对基板1的上表面一侧的加工到此结束。
接下来，如图4D所示，从背面一侧切削衬底1而使衬底1的厚度约为300～400μm。接下来，在衬底1的背面上形成覆盖元件形成区域20且由例如氧化硅膜等构成的绝缘膜15。之后，利用光刻法和蚀刻法从背面一侧对绝缘膜15和衬底1进行蚀刻。此时，蚀刻到着陆垫12的一部分而形成通孔16。接下来，利用公知的镀敷法等将铜埋入通孔16内，之后利用CMP法将多余的铜除去，由此而形成贯穿衬底1且与着陆垫12相连接的TSV(第二通孔塞)25。埋入通孔16内的金属可以是钨(W)、铝(Al)等，通孔16内可以不完全被金属埋起来。通过以上工序，即能够制作出本实施方式中的半导体装置。
接下来，一边与参考例所涉及的制造方法做比较，一边说明利用上述方法形成着陆垫12的理由。
图5A～图5C、图6A～图6C、图7A～图7C以及图8A～图8D是剖视图，说明参考例所涉及的半导体装置的制造方法。
在本参考例中，如图5A所示，在具有元件形成区域20和垫形成区域30的衬底1的上表面上形成由氧化硅等绝缘材料形成的第一层间膜2。接下来，利用公知的光刻和蚀刻在第一层间膜2的上部形成布线槽。此时，在垫形成区域30也形成深度与元件形成区域20内的布线槽相同的凹部。
接下来，利用镀敷法将铜沉积在衬底上，之后利用CMP法将多余的铜除去，由此而在元件形成区域20形成第一金属布线3，并且在垫形成区域30形成金属膜17。
接下来，如图5B所示，隔着第一衬膜4在第一层间膜2上和第一金属布线3上形成由氧化硅形成且厚度为300nm的第二层间膜5。接下来，如图5C所示，在元件形成区域20形成贯通第二层间膜5的通孔6，并且在垫形成区域30且金属膜17的上方形成垫用孔6A。
接下来，如图6A所示，在衬底上形成厚度约为300nm的抗蚀剂7。抗蚀剂7被埋入通孔6内和垫用孔6A内。接下来，如图6B所示，对抗蚀剂7进行回蚀而将抗蚀剂7中形成在第二层间膜5上和垫用孔6A内的部分除去。
接下来，如图6C所示，利用光刻来形成用于形成布线的抗蚀剂8。接下来，如图7A所示，在元件形成区域20形成布线槽9。此时，在垫形成区域30，除去与垫用孔6A相对应的第一衬膜4，并且也除去金属膜17的上部而形成垫用凹部9D。因为形成金属膜17的铜的蚀刻速率比第二层间膜5的蚀刻速率慢，所以垫用凹部9D的深度比本实施方式中的半导体装置的垫用凹部9A(参照图3A)浅。需要说明的是，在本工序中，金属膜17遭受蚀刻破坏很严重。
接下来，如图7B所示，在通过清洗除去抗蚀剂7时，铜会从遭受蚀刻破坏的金属膜17的一部分流出而形成缺陷40。
接下来，如图7C所示，在元件形成区域20，除去与通孔6相对应的第一衬膜4。在本工序中，金属膜17也遭受破坏。接下来，如图8A所示，通过清洗除去因蚀刻而生成的反应生成物。此时，金属膜17因蚀刻而遭受破坏，导致金属膜17产生缺陷42。
接下来，如图8B所示，利用镀敷法将铜埋入元件形成区域20的通孔6内和布线槽9内、垫形成区域30的垫用孔6A内以及垫用凹部9D内，之后利用CMP法将多余的铜除去。由此而在通孔6内形成第一通孔塞10，在布线槽9内形成第二金属布线11。在本工序中，将铜埋入垫用孔6A内和垫用凹部9D内，由此而形成包括该铜膜和金属膜17的着陆垫12B。因此，用参考例所涉及的方法制作出的着陆垫12B的下表面的位置与第一金属布线3的下表面的位置相同。
在参考例所涉及的方法中，在制造工序中产生于金属膜17的缺陷40、42不会被埋起来，而是作为孔穴残留下来。
之后，在第二层间膜5上、第二金属布线11上以及着陆垫12B上，形成由碳酸硅形成且厚度为60nm的第二衬膜13。
接下来，如图8C所示，利用公知的CVD法等在第二衬膜13上形成由氮化硅形成且厚度为1000nm的保护膜14。接下来，如图8D所示，从背面一侧切削衬底1而使衬底1的厚度约为300～400μm。接下来，在衬底1的背面上形成绝缘膜15。接下来，利用光刻法和蚀刻法从背面一侧对绝缘膜15和衬底1进行蚀刻。此时，蚀刻到着陆垫12B的一部分而形成通孔16。接下来，利用公知的镀敷法等将铜埋入通孔16内，之后利用CMP法将多余的铜除去，由此而形成贯穿衬底1且与着陆垫12B相连接的TSV(第二通孔塞)25。
就参考例所涉及的半导体装置而言，因为在着陆垫12B内产生缺陷40、42，所以存在着陆垫12B和TSV25之间会出现连接不良这样的情况。
另一方面，就本实施方式中的半导体装置而言，因为蚀刻造成的破坏不会进入着陆垫12内，所以不会在着陆垫12和TSV25之间发生连接不良的情况。就本实施方式中的半导体装置而言，能够使着陆垫12的下表面的位置比第一金属布线3低，故能够使着陆垫12比参考例所涉及的半导体装置厚，从而在形成通孔16时通孔16难以从着陆垫12中出来。
在本实施方式的方法下，在形成布线槽9、通孔6的同时，能够形成用来形成着陆垫12的凹部；在形成第二金属布线11、第一通孔塞10的同时，能够形成用于形成着陆垫12的铜膜。故无需增加工序，即能够形成着陆垫12。
－半导体装置的结构－
如图4D所示，按照以上方法制作的本实施方式中的半导体装置包括：衬底1、第一层间膜2、第一金属布线3、第二层间膜5、第二金属布线11、第一通孔塞10、着陆垫12以及TSV(第二通孔塞)25。其中，所述衬底1具有元件形成区域(第一区域)20和垫形成区域(第二区域)30；所述第一层间膜2形成在衬底1的上表面上；在元件形成区域20，所述第一金属布线3被埋入第一层间膜2的上部内；所述第二层间膜5形成在第一层间膜2上和第一金属布线3上；在元件形成区域20，所述第二金属布线11被埋入第二层间膜5的上部内；所述第一通孔塞10贯穿第二层间膜5，将第一金属布线3和第二金属布线11电连接起来；在垫形成区域30，所述着陆垫被埋入第一层间膜2的上部内且贯穿第二层间膜5；在垫形成区域30，所述第二通孔塞25从衬底1的背面一侧贯穿衬底1和第一层间膜2且与着陆垫12相连接。本实施方式中的半导体装置还包括第二衬膜13和保护膜14。其中，第二衬膜13形成在第二层间膜5上、第二金属布线11上以及着陆垫12上；保护膜14形成在第二衬膜13上。
着陆垫12的下表面的位置和第一金属布线3的下表面的位置不同，且着陆垫12的下表面的位置比第一金属布线3的下表面的位置低。
衬底1可以由硅等半导体形成，但并不限于此。第一层间膜2和第二层间膜5例如由氧化硅等的绝缘膜构成。第一层间膜2和第二层间膜5既可以由氧化硅以外的绝缘材料形成，又可以是公知的低介电常数(Low-k)膜。
着陆垫12、第一金属布线3和第二金属布线11既可以由铜或者由以铜为主要成分的合金等形成，又可以由铜以外的导电性物质形成。着陆垫12可以由与第二金属布线11和第一通孔塞10一样的材料形成。
第一金属布线3、第二金属布线11和第一通孔塞、着陆垫12和TSV25可以分别仅由铜等形成，但它们还可以具有由沿着布线槽或凹部的内表面形成得较薄的阻挡金属层和由铜等形成的金属层构成的双层结构，又可以具有除此以外的结构。
在本实施方式的半导体装置中，着陆垫12的厚度比第一金属布线3的高度、第一通孔塞10的高度以及第二金属布线11的高度合计值还厚。
在本实施方式的半导体装置中，示出的是形成有两层金属布线层的例子，但是金属布线层还可以为多层。在该情况下，着陆垫12可以利用形成上下相邻的两层金属布线层的工序形成，着陆垫12只要形成得比至少一层金属布线层和与它连接的通孔塞的合计高度还厚即可。
第一层间膜2的厚度例如可以为400nm左右。着陆垫12的直径可以约为70μm左右，厚度可以约为360nm～390nm左右。
(第二实施方式)
说明本发明的第二实施方式所涉及的半导体装置的制造方法。
图9A～图9C、图10A～图10C是剖视图，说明第二实施方式所涉及的半导体装置的制造方法。到图2B所示的工序为止，本实施方式中的方法与第一实施方式中的方法相同。因此，下面对图2B所示的工序以后的工序做说明。
如图9A所示，在元件形成区域20，布线形成区域变成窗口；在垫形成区域30，形成覆盖垫用孔6A的抗蚀剂8。
接下来，如图9B所示，利用抗蚀剂8对第二层间膜5进行蚀刻而在元件形成区域20形成布线槽9。此时，在垫形成区域30，第一衬膜4未被蚀刻。
接下来，如图9C所示，通过清洗除去抗蚀剂7、8。
接下来，如图10A所示，通过蚀刻将第一衬膜4中与通孔6相对应的部分除去。在除去第一衬膜4的同时，在垫形成区域30除去第一衬膜4的一部分和第一层间膜2的一部分而形成垫用凹部9C。
接下来，如图10B所示，对衬底进行了清洗以后，利用镀敷法将铜埋入元件形成区域20内的通孔6内和布线槽9内、垫形成区域30内的垫用孔6A内以及垫用凹部9C内，之后利用CMP法将多余的铜除去。由此而在通孔6内形成第一通孔塞10，在布线槽9内形成第二金属布线11。并且，在垫用凹部9C内和垫用孔6A内形成着陆垫12。此时，该着陆垫12的下表面的位置比第一金属布线3的下表面的位置浅。着陆垫12的厚度约为240nm。
之后，在第二层间膜5上、第二金属布线11上以及着陆垫12上形成由碳酸硅形成且厚度为60nm的第二衬膜13。
接下来，如图10C所示，利用公知的CVD法等在第二衬膜13上形成由氮化硅形成且厚度为1000nm的保护膜14。接下来，从背面一侧切削衬底1而使衬底1的厚度约为300～400μm。接下来，在衬底1的背面上形成绝缘膜15。之后，利用光刻法和蚀刻法从背面一侧对绝缘膜15和衬底1进行蚀刻。此时，蚀刻到着陆垫12的一部分而形成通孔16。接下来，利用公知的镀敷法等将铜埋入通孔16内，之后利用CMP法将多余的铜除去，由此而形成贯穿衬底1且与着陆垫12相连接的TSV(第二通孔塞)25。
根据以上方法，着陆垫12也是由一次形成的金属膜形成，故该金属膜不会遭受蚀刻的破坏。因此，因为着陆垫12内不产生缺陷，所以TSV25和着陆垫12之间难以发生连接不良这样的情况。
根据本实施方式中的方法，能够使着陆垫12的厚度比第一通孔塞10的高度和第二金属布线11的高度的合计值还厚，故在形成TSV25时，通孔16难以从着陆垫12中出来。
(其它实施方式)
图11A～图11C、图12A～图12C、图13A～13C、图14A以及图14B是剖视图，说明本发明的其它实施方式所涉及的半导体装置的制造方法。
这里，说明在垫形成区域30内形成尺寸与元件形成区域20一样大的通孔6B的情况下的半导体装置。
如图11A所示，在垫形成区域30内且与第一金属布线3相同的深度位置形成有金属膜17。在第一金属布线3上、金属膜17上以及第一层间膜2上形成第一衬膜4。接下来，在第一衬膜4上形成第二层间膜5，之后，在元件形成区域20形成通孔6，在垫形成区域30形成通孔6B。这里，通孔6和通孔6B的直径相等。
接下来，如图11B所示，在衬底上形成抗蚀剂7。在本工序中，将抗蚀剂7埋入通孔6、6B内。接下来，如图11C所示，对抗蚀剂7进行回蚀而让一部分抗蚀剂7残留在通孔6、6B内。
接下来，如图12A所示，在第二层间膜5上形成用来形成布线槽的抗蚀剂8。此时，在抗蚀剂8的形成有通孔6B的区域形成有窗口。
接下来，如图12B所示，以抗蚀剂8为掩膜对第二层间膜5进行蚀刻而形成布线槽9。因为抗蚀剂7残留在通孔6B内，所以在本工序中金属膜17不会露出来。利用本工序在垫形成区域30形成垫用孔9E。
接下来，如图12C所示，通过清洗除去抗蚀剂7、8。接下来，如图13A所示，在元件形成区域20内和垫形成区域30内通过蚀刻除去第一衬膜4中相对应的部分。接下来，如图13B所示，对衬底进行清洗。在图13A所示的工序中，在元件形成区域20和垫形成区域30除去的第一衬膜4的厚度相同，故金属膜17难以遭受蚀刻的破坏。因此，在图13B所示的工序中，金属膜17难以产生缺陷。
接下来，如图13C所示，利用镀敷法将铜埋入通孔6、6B、布线槽9以及垫用凹部9E内，之后利用CMP法将多余的铜除去，由此形成第一通孔塞10、第二金属布线11、第三通孔塞10A以及金属膜11A。这里，由金属膜17、第三通孔塞10A以及金属膜11A形成着陆垫12C。之后，在第二层间膜5上、第二金属布线11上以及着陆垫12上形成由碳酸硅形成且厚度为60nm的第二衬膜13。
接下来，如图14A所示，利用公知的CVD法等在第二衬膜13上形成由氮化硅形成且厚度为1000nm的保护膜14。接下来，如图14B所示，从背面一侧切削衬底1而使衬底1的厚度约为300～400μm。接下来，在衬底1的背面上形成绝缘膜15。之后，利用光刻法和蚀刻法从背面一侧对绝缘膜15和衬底1进行蚀刻。此时，除去第一衬膜4和第二层间膜5的一部分并且蚀刻到着陆垫12C的一部分，从而形成通孔16。接下来，利用公知的镀敷法等将铜埋入通孔16内，之后利用CMP法将多余的铜除去，由此而形成贯穿衬底1且与着陆垫12相连接的TSV(第二通孔塞)25。
按照本实施方式中的方法，也不会在着陆垫12C的内部产生缺陷，故能够抑制着陆垫12C和TSV25之间的连接不良。
不过，根据本实施方式中的方法，在垫形成区域30，因为第一衬膜4和第二层间膜5存在于通孔6B之间，所以在形成通孔16时难以可靠地在着陆垫12C处停止蚀刻。
因此，在垫形成区域30形成直径较小的通孔塞，属于非优选情况。结果是，优选在垫形成区域30内形成直径比元件形成区域20内的第一通孔塞10大的通孔塞。
需要说明的是，以上说明的半导体装置及其制造方法是实施方式之一例，半导体装置的结构、各个层的膜厚、尺寸、材质等都可以做适当的变更。例如，垫形成区域30的抗蚀剂8的窗口的尺寸可以大于垫用孔6A，但还可以与垫用孔6A一样大或者小于垫用孔6A。
－产业实用性－
本发明所涉及的半导体装置及其制造方法对于具有TSV构造的各种半导体装置都适用。
－符号说明－
1 衬底
2 第一层间膜
3 第一金属布线
4 第一衬膜
5 第二层间膜
6、6B 通孔
6A 垫用孔
7、8 抗蚀剂
9 布线槽
9A、9B、9C、9D 垫用凹部
9E 垫用孔
10 第一通孔塞
10A 第三通孔塞
11 第二金属布线
11A 金属膜
12、12B、12C 着陆垫
13 第二衬膜
14 保护膜
15 绝缘膜
16 通孔
17 金属膜
20 元件形成区域
25 TSV
30 垫形成区域
40、42 缺陷

Claims (8)

1.一种半导体装置，其特征在于：其包括衬底、第一层间膜、第一金属布线、第二层间膜、第二金属布线、第一通孔塞、着陆垫以及第二通孔塞，
所述衬底具有第一区域和第二区域，所述第一层间膜形成在所述衬底的上表面上，
在所述第一区域，所述第一金属布线被埋入所述第一层间膜的上部内，
所述第二层间膜形成在所述第一层间膜上和所述第一金属布线上，
在所述第一区域，所述第二金属布线被埋入所述第二层间膜的上部内，
所述第一通孔塞贯穿所述第二层间膜，将所述第一金属布线和所述第二金属布线电连接起来，
在所述第二区域，所述着陆垫被埋入所述第一层间膜的上部内且贯穿所述第二层间膜，
在所述第二区域，所述第二通孔塞从所述衬底的背面一侧贯穿所述衬底和所述第一层间膜且与所述着陆垫相连接，
所述着陆垫的下表面的位置与所述第一金属布线的下表面的位置不同。
2.根据权利要求1所述的半导体装置，其特征在于：
所述第一通孔塞和所述第二金属布线由同一材料形成，
所述着陆垫具有金属膜，该金属膜从所述第一层间膜的上部形成到所述第二层间膜内且由与所述第一通孔塞和所述第二金属布线相同的材料形成。
3.根据权利要求1或2所述的半导体装置，其特征在于：
所述着陆垫的下表面的位置比所述第一金属布线的下表面的位置低，所述着陆垫的厚度比所述第一金属布线的高度、所述第一通孔塞的高度以及所述第二金属布线的高度之和还厚。
4.一种半导体装置的制造方法，其特征在于：
该半导体装置的制造方法包括以下工序：
第一层间膜和第一金属布线形成工序，在该工序中，在具有第一区域和第二区域的衬底的上表面上形成第一层间膜，形成被埋入所述第一层间膜的上部内的第一金属布线，
第二层间膜形成工序，在该工序中，在所述第一层间膜上和所述第一金属布线上形成第二层间膜，
布线槽和第一通孔形成工序，在该工序中，在所述第一区域形成所述第二层间膜内的布线槽，在所述第一区域且所述第一金属布线的上方形成贯通所述第二层间膜的第一通孔，
垫用凹部和垫用孔形成工序，在该工序中，在形成所述布线槽和所述第一通孔时，在所述第二区域且所述第一层间膜的上部形成垫用凹部，并且在所述第二区域形成贯通所述第二层间膜的垫用孔，
第一通孔塞、第二金属布线以及着陆垫形成工序，在该工序中，通过将金属埋入所述第一通孔、所述布线槽、所述垫用凹部以及所述垫用孔内而在所述第一通孔内形成第一通孔塞，并且在所述布线槽内形成第二金属布线，且在所述垫用凹部和所述垫用孔内形成着陆垫，以及
第二通孔塞形成工序，在该工序中，在所述第二区域形成第二通孔塞，该第二通孔塞从所述衬底的背面一侧贯穿所述衬底和所述第一层间膜且与所述着陆垫相连接。
5.根据权利要求4所述的半导体装置的制造方法，其特征在于：
在形成所述第一通孔的同时，形成所述垫用孔，
在形成所述布线槽的同时，形成所述垫用凹部的至少一部分。
6.根据权利要求4所述的半导体装置的制造方法，其特征在于：
该半导体装置的制造方法在形成所述第一金属布线的工序之后且形成所述第二层间膜的工序之前还包括衬膜形成工序，在该衬膜形成工序中，在所述第一金属布线上和所述第一层间膜上形成由绝缘材料形成的衬膜，
在形成所述第一通孔的同时，形成所述垫用孔，
在除去所述衬膜中与所述第一通孔相对应的部分的同时，在所述第二区域形成所述垫用凹部。
7.根据权利要求4～6中任一项权利要求所述的半导体装置的制造方法，其特征在于：
所述第一金属布线的下表面的高度和所述着陆垫的下表面的高度彼此不同。
8.根据权利要求4～7中任一项权利要求所述的半导体装置的制造方法，其特征在于：
在形成所述第一通孔的工序中，在所述第二区域内的所述第二层间膜上形成直径比所述第一通孔塞大的第三通孔塞。
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