TWI689065B - 用於形成半導體影像感測器裝置及結構之方法 - Google Patents

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大衛 普萊斯
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Abstract

在一實施例中，一種用於形成一背照式影像感測器之方法包括提供一半導體材料區域，其具有一第一主表面及一第二主表面，該第二主表面經組態以接收入射光。形成一像素結構於該半導體材料區域內，相鄰於該第一主表面。其後，形成包含一金屬材料之一渠溝結構，其穿過該半導體材料區域延伸。該渠溝結構之一第一表面相鄰於該半導體材料區域之該第一主表面，且一第二表面鄰接該半導體材料區域之該第二主表面。一第一接觸結構電連接至該導電渠溝結構之一個表面，且一第二接觸結構電連接至一相對的第二表面。

Description

用於形成半導體影像感測器裝置及結構之方法
本發明大致上係關於電子產品，且更特定言之，係關於半導體裝置結構及形成半導體裝置之方法。
基於半導體的影像感測器裝置一般包含像素柵格，諸如光敏性二極體或光二極體、重設電晶體、源極隨耦器電晶體、及/或轉移電晶體，其等經組態以記錄光之亮度。一般的像素經組態以累積電荷，使得光越亮，累積電荷越大。此電荷隨後被轉移至另一電路，使得顏色及亮度可用於所選擇的應用，諸如監視攝影機、數位攝影機、或視訊攝影機。像素柵格之常見變化包括互補金屬氧化物半導體(CMOS)及電荷耦合裝置(CCD)影像感測器。
存在稱為背照式(backside illuminated；BSI)感測器之一類影像感測器，其等放置像素陣列於半導體基板之第一側面上，且提供穿過半導體基板之對向的第二側面的經曝光。在BSI感測器中，半導體基板提供成足夠薄，使得自半導體基板之第二側面投射之光子或輻射可達到半導體晶圓之第一側面上之像素陣列。除了其他優點包括，BSI感測器相比於前側照明式影像感測器提供高填充因子及減小的破壞性干擾。
BSI感測器之一個問題在於，其等難以製造，因為其等利用非常複雜且昂貴的晶圓接合程序。此外，BSI感測器一般需要深渠溝互連結構(deep trench interconnect structure)，該等深渠溝互連結構進一步增加了程序流程之複雜性。在過去，深渠溝互連結構在製造程序之初始步驟期間形成，這由於後續熱預算需要而需要使用摻雜的多晶矽填充材料。此類互連材料相比於金屬互連電阻更大，且此增加的電阻對裝置性能具有負面影響。另外，先前的製造方法產生矽缺陷，包括應力相關的矽缺陷，其等造成暗電流位準增加。此外，先前的製造方法顯示出不良的基板表面平面性。
因此，需要解決上文難題以及其他問題之改良的半導體影像感測器裝置之結構及方法。此外，對於此類結構及方法將有益的是改良像素間隔離以及改良雙面光罩對準能力。另外，對於此類結構及方法將有益的是對於製造整合係成本有效的且相容的，以及不會不利地影響裝置性能。
10:電子裝置
11:影像感測器；影像感測器裝置；BSI影像感測器裝置；BSI影像感測器結構
12:控制電路系統
21:半導體基板；半導體材料主體
23:第一主表面；主表面
24:第二主表面
26:介電區域；第一介電區域
27:半導體材料區域；半導體區域
29:第一半導體層
31:第二半導體層
35:起始半導體基板
41:第一半導體基板；載體基板
45:箭頭
51:摻雜區域
52:導電結構
53:導電閘極結構
54:像素結構
55:周圍部分；部分
61:淺渠溝隔離摻雜區域
62:STI區域
64:深p阱摻雜區域
66:p阱摻雜區域；p阱區域
67:轉移閘阱摻雜區域
68:臨限電壓調整摻雜層
69:低臨限摻雜區域
71:閘介電層
73:深光二極體摻雜區域
74:淺光二極體摻雜區域
76:側向摻雜汲極區域
77:浮動擴散摻雜區域
81:間隔物區域
82:光二極體釘紮摻雜區域
83:浮動擴散接觸摻雜區域
84:摻雜區域
86:導電區域；矽化物區域
91:光二極體
92:轉移閘
93:浮動擴散
94:重設閘
101:介電層；第一介電層；第一層間介電質
104:遮蔽層
106:開口
108:渠溝
110:影像感測器；影像感測器裝置
111:介電層；第二介電層；介電襯墊
112:導電材料
114:開口；通孔
115:導電渠溝結構；深渠溝互連結構；DTI結構
116:導電材料
117:導電結構
121:導電層；金屬一層；第一導電層；第一接觸結構
122:介電層；ILD層
126:導電互連
127:ILD層
128:絕緣互連結構；絕緣導電結構；第一接觸結構
131:導電層
132:導電通孔；導電渠溝結構
134:外接觸件；頂接觸件
138:鈍化層
140:開口；接觸開口
141:介電層；載體基板；外表面
142:載體晶圓；半導體基板；第二半導體基板；半導體晶圓；載體基板
144:附接層；載體基板
151:開口
156:接觸層；導電接觸件；導電電極；第一電極；第二接觸結構
158:開口
161:抗反射塗層；ARC層
163:開口
261:介電層；第一墊介電層；第一介電層；第一介電區域
262:介電層；第二墊介電層；第二介電層；第一介電區域
263:介電層；第三墊介電層；第三介電層；第一介電區域
271:表面；主表面
272:表面；主表面
310:半導體層
410:第一主表面
411:第二主表面
1080:寬度
1121:表面
1122:表面
1550:對準結構；對準特徵部
圖1係根據本發明之實施例所組態之說明性電子裝置之示意圖；圖2繪示根據本發明之實施例在早期製造階段製造影像感測器裝置之半導體基板之部分截面圖；圖3及圖4繪示根據本發明之替代方法用於製造圖2之半導體基板之在連續的製造步驟的半導體基板之部分截面圖；圖5至圖13繪示根據本發明之實施例在影像感測器裝置之各種製造階段的圖2之半導體基板之部分截面圖；圖14及圖15繪示根據本發明之替代實施例之圖13之結構之部分截面圖； 圖16繪示根據本發明之在進一步製造之後的影像感測器裝置之部分截面圖；圖17繪示根據本發明之一實施例之在進一步處理之後的影像感測器裝置之部分截面圖；且圖18繪示根據本發明之另一實施例之影像感測器裝置之部分截面圖。
出於說明之簡便及清晰的目的，圖式中之元件不必按比例繪製，且不同圖式中之相同元件符號通常表示相同元件。此外，出於描述之簡便的目的，省略熟知步驟及元件之描述及細節。如本文所用，載流電極意謂裝置之穿過裝置載運電流的元件，諸如MOS電晶體之源極或汲極、雙極電晶體之發射極或集電極、或二極體之陰極或陽極，且控制電極意謂裝置之穿過裝置控制電流的元件，諸如MOS電晶體之閘或雙極電晶體之基極。儘管本文將裝置解釋為某些N型區域及某些P型區域，但是所屬技術領域中具有通常知識者理解，根據本說明書，傳導型式可顛倒且亦係可能的。所屬技術領域中具有通常知識者理解，傳導型式係指透過其發生傳導之機制，諸如經由電洞傳導或電子傳導，且因此，傳導型式不指代摻雜濃度而是指代摻雜類型，諸如P型或N型。所屬技術領域中具有通常知識者將理解到，如本文所用關於電路操作之詞在...期間(during)、同時(while)、及當...時(when)並非意謂在起始動作之後動作便立即發生之確切用語，而是意謂在由初始動作而初始的反應之間可存在一些小而合理的延遲(諸如各種傳播延遲)之用語。此外，用語同時意謂某一動作至少發生在初始動作期間之一定部分內。詞大約(approximately)或實質上(substantially)之使用意謂元件之值具有預計接近於指定值或位置之參數。然而，如此項技術中熟知的，總是存在防止該等值或位置如所指定般精確之小偏差。此項技術中充分確定的 是，高達至少百分之十(10%)之偏差(且對於半導體摻雜濃度而言高達百分之二十(20%))為偏離如所述般精確之理想目標之合理偏差。如元件名稱之一部分中所用，申請專利範圍及/或實施方式中之用語第一、第二、第三及其類似用語用於在類似元件之間進行區分，且不必需在時間上、空間上、在等級上、或以任何其他方式描述一順序。應當理解，如此使用的用語在適當環境下可互換，且本文所述之實施例能夠以不同於本文所述或所繪示之順序操作。出於圖式之清晰的目的，裝置結構之摻雜區域繪示為具有大致上直線邊緣及精確的角度角。然而，所屬技術領域中具有通常知識者理解，由於摻雜劑之擴散及活化，摻雜區域之邊緣通常可並非直線，且角可並非精確的角度。此外，應當理解，當本文中說明一層或區域形成於或設置於第二層或另一區域上時，第一層可直接形成或設置於第二層上，或第一層與第二層之間可存在中介層。另外，如本文所用，用語形成於...上(formed on)係具有與定位於...上(located on)或設置於...上(disposed on)相同的意義來使用且不意謂就任何具體製造製程而言具限制性。此外，當結合半導體區域、晶圓、或基板使用時，用語「主表面(major surface)」意謂半導體區域、晶圓、或基板之與另一材料，諸如介電質、絕緣體、導體、或多晶半導體，形成界面的表面。主表面可具有在x、y及z方向上變化之形貌。
本發明描述尤其包括一種形成一背照式(BSI)影像感測器裝置之方法，該背照式影像感測器裝置具有一或多個深渠溝互連結構或導電渠溝結構，該一或多個深渠溝互連結構或導電渠溝結構除其他特徵還具有減小互連電阻並改良像素間隔離之導電金屬填充材料。導電渠溝結構在影像感測 器製造製程中在後期形成(即，後深渠溝互連結構或後導電渠溝結構)，其除了其他特徵還減少缺陷形成。本說明書之各種態樣可以不同的形式體現且不應解釋為限於本文所述之實例性實施例。相反，提供本揭露之此等實例性實施例以向所屬技術領域中具有通常知識者傳達本揭露之各種態樣。
圖1係根據本說明書之實施例所組態之說明性電子裝置之示意圖。電子裝置10可係任何類型的使用者裝置，該使用者裝置利用一影像感測器(本文體現為影像感測器11)且通常受控制電路系統12控制。例如，電子裝置10可包括一攝影機(camera)，諸如一電腦攝影機、靜物攝影機、或可攜式視訊攝影機。電子裝置10亦可在一般攝影機中(或以其他方式)包括任何其他組件，其等未描繪於圖1中以避免自本發明實施例之任何分心。
影像感測器11可捕捉對應於串流影像(streaming image)之影像資料。例如，影像感測器11可包括透鏡及單元(cell)(例如，CCD或CMOS感測器單元)陣列之任何組合以用於捕捉光。控制電路系統12可處理影像感測器11所產生之資料，且可基於此資料進行任何合適的操作。例如，控制電路系統12可獲得影像感測器11所產生之多個顏色像素(例如，紅色像素、綠色像素、及/或藍色像素)。在獲得顏色像素之後，控制電路系統12可以可選地在一或多個維度上分選(bin)顏色像素以形成一或多個像素群(例如，一或多個紅色像素群、綠色像素群、及/或藍色像素群)。在分選多個顏色像素之後，控制電路系統12可內插一或多個像素群以輸出像素影像。在一實施例中，影像感測器11包含根據下文所述之實施例所製造之一BSI影像感測器。
影像感測器11及控制電路系統12可使用硬體及軟體之任何合適的組 合來實施。在一些實施例中，影像感測器11可實質上全部以硬體(例如，呈單晶片系統(SoC))實施。這樣，影像感測器11可具有使電子裝置10上所佔據之面積最小的一小的設計。此外，影像感測器11可具有設計成使操作速率最大的電路組件。控制電路系統12可包括例如一或多個處理器、微處理器、ASICS、FPGA、或硬體及軟體之任何合適的組合。
現轉向圖2至圖17，現將根據本發明實施例描述一種用於製作一影像感測器11、一影像感測器裝置11、一BSI影像感測器裝置11、或一BSI影像感測器結構11之方法。圖17繪示在後期製造階段之影像感測器11之部分截面圖。應理解，影像感測器結構11可係在半導體材料之相同半導體基板或主體內整合在一起之許多此類結構之一。圖2繪示根據本發明實施例在早期製造階段之影像感測器11。
根據圖2，提供一半導體基板21或一半導體材料主體21，其具有一第一主表面23及一相對的第二主表面24。在一實施例中，半導體基板21可包含一p型基板且可具有在約5歐姆-cm至約25歐姆-cm之範圍內的電阻率。在一實施例中，半導體基板21可具有針對200毫米基板在約700微米至約800微米之範圍內的厚度。一介電區域26諸如一第一介電區域26鄰近於或緊鄰於主表面23設置。在一實施例中，介電區域26與主表面23間隔開且在半導體基板21之上部分內。在一實施例中，介電區域26包含一或多個介電層或介電區域。在一實施例中，介電區域26包含一埋入式氧化物(BOX)區域，其藉由穿過半導體基板21之主表面23離子植入氧所形成。此類技術通常稱為氧植入分離(separation by implantation of oxygen)或SIMOX技術。在一實施例中，在形成介電區域26之前，一預植入介電層可沉積於主表面23上或上方。在一實施例中，介電區域26具有在約150埃至約300埃之範圍內的 厚度。在一替代實施例中，如將結合圖2及圖3所述，介電區域26可具有在約150埃至約3000埃之範圍內的厚度。
在一實施例中，一半導體材料區域27或一半導體區域27，諸如一第一半導體區域27，相鄰於介電區域26設置。在一實施例中，半導體區域27包含鄰接主表面23之一第一半導體層29，第一半導體層29可係具有在約8歐姆-cm至約10歐姆-cm之範圍內的一般電阻率之一p型區域。在一實施例中，第一半導體層29可具有在約500埃至約1000埃之範圍內的厚度。半導體區域27可進一步包含一第二半導體層31，其設置於第一半導體層29上或上覆第一半導體層29設置。在一實施例中，第二半導體層31可係具有在約60歐姆-cm至約100歐姆-cm之範圍內的一般電阻率的一p型區域，且可具有在約3微米至約100微米之範圍內的厚度。在一實施例中，第二半導體層31具有一梯度摻雜劑概況(profile)。例如，在一實施例中，當第二半導體層31接近介電區域26時，第二半導體層之上部分具有一實質上均勻的摻雜劑概況(例如，大約80歐姆-cm)且下部分具有一大致上線性遞增的摻雜劑概況。此外，發現此概況產生一電場，該電場有助於影像感測器11之載流子漂移及電荷收集。在一較佳實施例中，第二半導體層31具有在約8微米至10微米之範圍內的厚度。此厚度係勝過先前裝置之優點，先前裝置由於處理約束而限於約2微米之厚度。發現本發明實施例的增加的厚度更好地捕捉全可見光譜的光及較長波長，諸如近紅外(NIR)。在一實施例中，半導體基板21及半導體區域27包含矽，且半導體區域27可使用例如矽磊晶生長製程或如所屬技術領域中具有通常知識者所知之其他製程形成。
大致上如圖2中所繪示，半導體區域27包含一表面271或主表面271(其與介電層26間隔開)及一表面或主表面272(其鄰接介電層26)。根據本 發明實施例，主表面271經組態用於形成影像捕捉及影像處理結構(下文所述)，且主表面272經組態以接受入射光波並容納影像感測器11之導電接觸件，諸如輸入/輸出墊。在一實施例中，半導體基板21、介電區域26、及半導體區域27稱為起始半導體基板35。
圖3及圖4繪示提供或製備起始半導體基板35之替代方法之部分截面圖。在一實施例中，提供一第一半導體基板41或一載體基板41，其具有第一主表面及相對的第二主表面(分別是410及411)。在一實施例中，半導體層310設置於半導體基板41之主表面410上或上覆半導體基板41之主表面410設置。在一實施例中，半導體層310使用磊晶生長技術或如所屬技術領域中具有通常知識者所知之其他技術形成。在一實施例中，半導體層310具有與半導體區域27相同的摻雜劑概況，且可具有在約8微米至約15微米之範圍內的厚度。
在一實施例中，一介電層261或一第一墊介電層261形成於半導體層310上或上覆半導體層310形成。在一實施例中，介電層261包含氧化物且具有約250埃至約500埃的厚度。本發明實施例之一特徵係介電層261經組態以在製程早期建立與半導體層310之乾淨的介電界面，其中介電層261之部分保持在成品(finished)影像感測器11中。此外，此改良此界面之完整性且改良影像感測器11之可靠性。在一實施例中，一或多個p型離子植入物可用於形成半導體層29。在一實施例中，植入摻雜劑可在後續步驟中退火以活化半導體層29之植入摻雜劑。
接著，一介電層262或一第二墊介電層262形成於介電層261上或上覆介電層261形成。在一實施例中，介電層262包含不同於介電層261之材料。在一實施例中，介電層262可包含氮化矽且可具有在約250埃至約400埃之 範圍內的厚度。在一實施例中，低壓化學沉積(LPCVD)製程可用於形成介電層262。一介電層263或第三墊介電層263隨後形成於介電層262上或上覆介電層262形成。在一實施例中，介電層263包含不同於介電層262之材料。在一實施例中，介電層263包含沉積氧化物，其具有在約1,750埃至約2,300埃之範圍內的厚度。在一實施例中，介電層263可使用LPCVD技術形成。緻密化退火(densification anneal)可用於緻密化沉積介電材料。根據本發明實施例，介電層261至介電層263可組態成介電區域26。
圖4繪示圖3在進一步處理之後的結構。在一實施例中，一第二半導體基板諸如半導體基板21使用例如，如所屬技術領域中具有通常知識者所知絕緣體上之矽(silicon-on-insulator；SOI)晶圓接合技術附接至介電層263。較佳地，半導體基板21在附接至介電層263之半導體基板21之表面上具有一薄氧化物層，諸如薄熱氧化物。接著，(如垂直定向的箭頭45所大致表示)移除半導體基板41之全部或部分(在一些實施例中，包括半導體層310之部分)，留下半導體區域27之具有如先前所述之所欲厚度的半導體層31。在一實施例中，可使用研磨或拋光製程或所屬技術領域中具有通常知識者已知之類似製程移除半導體基板41。在另一實施例中，在最終曝露半導體層31之前，可使用濕式蝕刻或乾式蝕刻來選擇性地停止在半導體層31上方之差別摻雜聚矽氧界面。此提供起始半導體基板35，起始半導體基板35根據本發明實施例經組態用於影像感測器11之製造中之額外處理。可使用其他技術來製造起始半導體基板35，包括但不限於針對薄SOI的晶圓接合及回蝕刻(BESOI)技術、針對較厚SOI的晶圓接合及回研磨(BGSOI)、以及超薄SOI(UTSOI)技術，諸如可購自Soitec of Bernin,France及其被授權人之SmartCutTM UTSOI製程。
圖5繪示根據一實施例之影像感測器11之部分截面圖，在額外處理之後，在半導體區域27之部分中提供或形成複數個摻雜區域51及複數個導電結構52，該複數個導電結構52包括複數個導電閘極結構53。在一實施例中，摻雜區域51及導電結構52組態成像素結構54，像素結構54可跨半導體區域27以所欲的像素陣列圖案重複。在一實施例中，摻雜區域51可形成在半導體區域27內，且導電結構52至少部分地形成在半導體區域27上。
藉助於非限制性實例，摻雜區域51可包括使用如所屬技術領域中具有通常知識者所知之遮蔽或摻雜技術所形成之n型傳導性及p型傳導性之摻雜區域或摻雜層。在一實施例中，淺渠溝隔離(STI)摻雜區域61(僅一個區域被繪示)在形成STI區域62之前形成。在一實施例中，深p阱摻雜區域64選擇性地形成於半導體區域27中，與主表面271間隔開。在一實施例中，形成一p阱摻雜區域66以提供例如像素結構、源極隨耦器結構及/或重設電晶體結構之p阱區域。在一實施例中，提供一轉移閘阱摻雜區域67相鄰於p阱區域66。在一實施例中，提供一臨限電壓調整摻雜層68相鄰於轉移閘阱摻雜區域67，且提供針對源極隨耦器之一低臨限摻雜區域69於p阱摻雜區域66內。
在一實施例中，提供一或多個閘介電層71(例如，薄的及/或厚的)於主表面271上，且選擇性提供導電閘極結構53於閘介電層71上。在一實施例中，提供一深光二極體摻雜區域73於半導體區域27之一部分中，與主表面271間隔開。在一實施例中，提供一淺光二極體摻雜區域74介於主表面271與深光二極體摻雜區域73之間。可提供一側向摻雜汲極(LDD)區域76於p阱摻雜區域66中，且提供一浮動擴散摻雜區域77重疊p阱摻雜區域66及轉移閘阱摻雜區域67。
在一實施例中，在形成間隔物區域81之後，形成一光二極體釘紮摻雜區域82介於主表面271與淺光二極體區域74之間，且形成一浮動擴散接觸摻雜區域83於浮動擴散摻雜區域77內。另外，形成一摻雜區域84於LDD區域76內。在一實施例中，形成導電區域86諸如矽化物(salicide)區域86於主表面271之部分上以提供對各種摻雜區域及導電閘極結構之接觸。在一實施例中，導電區域86可包含鈷矽化物結構或如所屬技術領域中具有通常知識者所知之類似結構。在一實施例中，摻雜區域51及導電結構52經組態以提供一光二極體91、一轉移閘92、一浮動擴散93、及一重設閘94。應理解，可使用額外的摻雜區域或較少的摻雜區域。根據本發明實施例，影像感測器11經由實質上所有或所有所需的最高溫度及最長期間製程來處理。在一較佳實施例中，在製造中至此未形成用於提供表面271與表面272之間的接觸的深渠溝互連結構。
現轉向圖6至圖17，在影像感測器11之製造中將描述額外的製程步驟。圖6繪示在額外處理之後影像感測器11之部分截面圖。在一實施例中，形成一介電層101、第一介電層101、或第一層間介電質(ILD)101於半導體區域27之導電結構52及主表面271上或上方。在一實施例中，介電層101包含一或多種介電材料。在一實施例中，介電層101包含高密度電漿(HDP)沉積氧化物及形成於HDP層上之磷矽酸鹽玻璃(PSG)層。在一實施例中，PSG層可使用快速熱退火技術緻密化。接著，使用例如化學機械平坦化(CMP)技術來平坦化介電層101之外表面以提供一實質上平坦的外表面。在一實施例中，介電層101在CMP之後具有在約9,000埃至約12,000埃之範圍內的厚度。在其他實施例中，介電質101係非平坦化的。
圖7繪示在進一步處理之後影像感測器11之部分截面圖。在一實施例 中，形成一遮蔽層104於介電層101上方，並圖案化以提供一開口106於半導體區域27之一部分55(諸如周圍部分55)上方。在一實施例中，遮蔽層104可與一硬質光罩或一光敏性光罩組合。在形成開口106之後，可使用一深蝕刻渠溝製程以形成一渠溝108於半導體區域27中，渠溝108自主表面271延伸至主表面272且停止於介電區域26上。在一實施例中，為了蝕刻渠溝108，可使用反應性離子蝕刻(RIE)，其使用二氟化氙化學品(例如，XeF2)。在使用較深渠溝之替代實施例中，可使用利用基於氟或氯之化學品蝕刻之深反應性離子蝕刻(DRIE)以形成渠溝108。若干技術可用於DRIE，包括酷冷處理、高密度電漿處理、或波希(Bosch)DRIE處理。在形成渠溝108之後，可移除遮蔽層104。儘管渠溝108繪示為單個渠溝，但是在其他實施例中，渠溝108可係圍繞中心半導體(例如，矽)支撐結構之一系列單個不連接渠溝或一單個互連蛇形渠溝。在一實施例中，渠溝108可具有約2.25微米至約2.65微米之寬度1080。在一較佳實施例中，寬度1080係約2.5微米。
圖8繪示在更進一步處理之後影像感測器11之部分截面圖。在一實施例中，沿渠溝108之至少側壁表面形成一介電層111、第二介電層111、或介電襯墊111。在一實施例中，如圖8中所大致繪示，沿108之下表面或底部表面提供介電層111。在一實施例中，介電層111包含沉積氧化物，其具有在約1,500埃至約2,600埃之範圍內的厚度。在一實施例中，介電層111使用LPCVD技術及TEOS源來沉積。在一後續步驟中，形成一導電材料112，導電材料112鄰接介電層111，包括在渠溝108內。根據一較佳實施例，導電材料112包含金屬材料，以提供一較低電阻導電層於渠溝108內。在一較佳實施例中，導電材料112非為摻雜多晶半導體材料，包括非為摻雜多晶 矽材料。
在一實施例中，導電材料112包含鎢。在一較佳實施例中，導電材料112包含：一第一金屬層，其包含鈦，第一金屬層鄰接介電層111；一第二金屬層，其包含氮化鈦，第二金屬層鄰接第一金屬層；及一第三金屬層，其包含鎢。在一實施例中，使用例如CMP技術平坦化導電材料，於渠溝108內留下導電材料112。在一較佳實施例中，導電材料112完全填充渠溝108且實質上與介電層111或介電層101之上表面共平面(co-planar)。在一實施例中，渠溝108及導電材料112經組態以提供一導電渠溝結構115、深渠溝互連結構115、或DTI結構115。因為本發明實施例之方法在形成具有導電材料112之渠溝108之前形成摻雜區域51及導電結構52，所以該方法能夠針對導電材料112使用金屬材料，從而改良影像感測器11之性能。此外，因為渠溝108係在摻雜區域51及導電結構52之後形成，所以沿渠溝108形成較少缺陷，從而減少影像感測器11中之應力並進一步改良性能及可靠性。
圖9繪示在額外處理之後影像感測器11之部分截面圖。在一實施例中，使用接觸遮蔽及蝕刻步驟以形成開口114或通孔114於導電結構52之至少一部分上方之介電層111及介電層101中。藉助於實例，可使用光微影製程來形成一遮蔽層(未圖示)。在形成通孔114之後，可移除遮蔽層。接著，形成導電材料116於通孔114內及介電層111上方。可使用平坦化製程，諸如CMP製程，以移除導電材料116之一部分，且留下導電材料116之另一部分於通孔114內。在一實施例中，導電材料116包含：一第一金屬層，其包含鈦，第一金屬層鄰接介電層111；一第二金屬層，其包含氮化鈦，第二金屬層鄰接第一金屬層；及一第三金屬層，其包含鎢。根據本發明實施例，導電材料116及通孔114係複數個導電結構117之非限制性實例，該複數個 導電結構117電連接至複數個導電結構52及複數個摻雜區域51。
圖10繪示在進一步處理之後影像感測器11之部分截面圖。在一實施例中，形成一導電層121、金屬一層121、或第一導電層121上覆介電層111或於介電層111上。在一實施例中，導電層121包含一金屬層，諸如鋁、鋁合金、銅、其組合、或如所屬技術領域中具有通常知識者所知之類似導電材料。在一實施例中，Ti/TiN障壁金屬在下方且TiN抗反射塗層(ARC)在上方之鋁/銅/矽(Al/Cu/Si)可用於導電層121。在形成導電層121之後，可使用光微影遮蔽及蝕刻技術來以所欲圖案之圖案來圖案化導電層121。在一實施例中，導電層121經圖案化以提供對導電結構51及導電渠溝結構115之電連接，如例如圖10中所大致繪示。在一後續步驟中，形成或設置一介電層122或ILD層122於介電層111及導電層121上方或於介電層111及導電層121上。在一實施例中，ILD層122包含沉積氧化物且可使用例如CMP技術來平坦化。在一實施例中，ILD層122在CMP之後可具有在約5,500埃至約8,500埃之範圍內的厚度。
圖11繪示在更進一步處理之後影像感測器11之部分截面圖。在一實施例中，接連形成導電互連126之額外層及額外ILD層127上覆ILD層122以提供絕緣互連結構128，絕緣互連結構128電互連至導電結構52及摻雜區域51且進一步電互連至導電渠溝結構115中之導電材料112。在一實施例中，絕緣互連結構128可進一步包括ILD層122及導電層121。在一實施例中，導電互連126包括一或多個導電層131，導電層131與導電通孔132或導電渠溝結構132互連。導電層131可係金屬層，諸如鋁、鋁合金、或如所屬技術領域中具有通常知識者所知之其他導電互連材料。ILD層127可係沉積氧化物，且可使用例如CMP技術來平坦化。應理解，可使用比圖11中所繪示者多或 少的導電互連126及ILD層127。在一實施例中，絕緣互連結構128進一步包含形成於最上面的ILD層127上之一外接觸件134或頂接觸件134。在一實施例中，外接觸件134可係金屬，諸如一多層結構，包括鈦、氮化鈦、鋁/銅/矽、及氮化鈦。接著，在一實施例中，可形成一鈍化層138，鈍化層138上覆最上面的ILD層127。在一實施例中，鈍化層138包含若干介電材料層。在一實施例中，具有在約10,000埃至約15,000埃之範圍內厚度的沉積氧化物形成於最上面的ILD層127及外接觸件134上。在一實施例中，可使用高密度電漿沉積氧化物。接著，可使用CMP製程來平坦化沉積氧化物。在一實施例中，在CMP步驟之後，可留下大約5,000埃至約7,200埃。在一實施例中，形成一氮化矽層於平坦化氧化物層上。在一實施例中，氮化矽層可具有在約3,000埃至約5,500埃之範圍內的厚度。接著，隨後圖案化鈍化層138以向外接觸件134提供一接觸開口140。在此製造階段，影像感測器11可經歷一定晶圓級測試，諸如製程控制測試或其他參數測試/特性化。
圖12繪示在額外處理之後影像感測器11之部分截面圖。在一實施例中，形成一介電層141於鈍化層138上或上覆鈍化層138，且可使用例如CMP技術來平坦化。在一實施例中，沉積一第一介電層於鈍化層上且平坦化該第一介電層以使用該氮化矽層作為一停止層來填充開口140(圖11中所繪示)。在一實施例中，第一介電層包含使用TEOS源沉積的約15,000埃之LPCVD氧化物。在平坦化之後，沉積一第二介電層於鈍化層138及第一介電層上方。在一實施例中，第二介電層可係沉積氧化物，其包含使用TEOS源沉積的約15,000埃之LPCVD氧化物。根據本發明實施例，第二介電層接著在大約攝氏230度至約攝氏260度下退火約2小時。在一實施例中，第二介電層若表面粗糙度大於約5埃則隨後經歷最終觸碰拋光。此提供一增強表 面以用於晶圓接合。
在一後續步驟中，一載體晶圓142、半導體基板142、或第二半導體基板142使用例如晶圓接合技術附接至介電層141。在一實施例中，提供半導體基板142，半導體基板142以預選特徵預處理，諸如全域對準鍵(global alignment keys)及/或背面切割道(backside scribe lines)，以更好地促進影像感測器11之最終前段處理步驟。在一較佳實施例中，半導體基板142包括一附接層144，諸如經組態以接合至介電層141之一氧化物層。在一實施例中，該氧化物層可使用低溫晶圓接合技術直接接合至介電層141。例如，介電層141及半導體基板142上之氧化物層提供兩個平的、非常乾淨的基板，其中親水性表面藉由一輕微的機械力接合在一起，隨後藉由凡得瓦力(Van der Waals forces)保持在一起。在室溫接合之後，在高溫(例如，大約攝氏400度)下的退火熔融半導體基板142至半導體基板21。在其他實施例中，附接層144可係一黏著劑層或一永久黏著劑層，諸如一聚醯亞胺層、一矽黏著劑層、或在高達約攝氏400度時穩定的其他黏著劑材料。在一實施例中，黏著劑層可在半導體晶圓142附接至介電層141之後經熱處理。
圖13繪示在進一步處理之後影像感測器11之部分截面圖。在一實施例中，自停止於介電區域26上的結構移除半導體基板21。在一實施例中，可使用研磨及拋光技術或如所屬技術領域中具有通常知識者所知之其他技術移除半導體基板21。根據本發明實施例，將介電層26用作移除製程之停止層相比於使用過度蝕刻技術之先前製程提供了半導體區域27之背面平面性或平面性之改良。另外，不使用SOI基板且在任何像素結構形成之前不使用多晶矽填充的渠溝之先前製程易傾向非所要地將側壁氧化移除，這導致在後續處理期間缺陷產生。
在一後續步驟中，可設置一遮蔽層(未圖示)於介電層26上方，其中一開口151上覆導電渠溝結構115之至少一部分。本發明實施例之一個優點在於，導電渠溝結構115提供一便利的對準結構1150或對準特徵部1150用於對準光罩以形成開口151。其後，可移除介電層26及介電層111(若存在)之部分以曝露導電材料112之一表面1121。在本發明實施例中，表面1121與導電材料112之一表面1122對向或相對，導電材料112之一表面1122電連接至絕緣導電結構128。
圖14及圖15係根據替代實施例之半導體區域27部分之部分截面圖，其中介電區域26包括第一介電層261、第二介電層262、及第三介電層263。根據此實施例，在移除半導體基板21之後，亦可移除第三介電層263及第二介電層262，留下第一介電層261在鄰接半導體區域27之主表面272中。在替代實施例中，第二介電層262亦可與第一介電層261就地留下。在進一步實施例中，第二介電層262及第三介電層263兩者可與第一介電層261就地留下。其後，可如先前所述形成開口151。
圖16繪示在更進一步處理之後影像感測器11之部分截面圖。在一實施例中，形成一接觸層156、導電接觸件156、導電電極156、或第一電極156於介電區域26之一部分上，且其等經電連接至導電渠溝結構115之導電材料112。在一實施例中，導電接觸件156電連接至導電材料112之表面1121。在一實施例中，導電接觸件156包含一金屬，諸如一多層結構，包括鈦、氮化鈦、鋁/銅/矽、及氮化鈦、或如所屬技術領域中具有通常知識者所知之一或多種其他合適材料。可使用光微影圖案化及蝕刻製程以形成導電接觸件156。根據一實施例，導電層121、導電互連126、及外接觸件134中之一或多者係電連接至導電渠溝結構115之表面1122及導電閘極結構53之一第 一導電結構之實例；且導電接觸件156係電連接至導電渠溝結構115之表面1121之一第二接觸結構之實例。在一實施例中，可形成上覆介電區域26之另一遮蔽層，且可形成一開口158於介電區域26內，較佳地是上覆光二極體91之至少一部分。
圖17繪示在額外處理之後影像感測器11之部分截面圖。在一實施例中，設置一抗反射塗層(ARC)161於開口158內且上覆介電區域26。在一實施例中，ARC層161可包含一或多層介電材料。在一實施例中，ARC層161包含：一第一介電層，其包含氧化物；一第二介電層，其於第一介電層上，包含氮化物；及一第三介電層，其於第二介電層上，包含氧化物。在形成ARC層161之後，形成一開口163，開口163上覆導電接觸件156，以用於促進影像感測器11至下一級總成之電連接，諸如另一半導體裝置、控制電路系統、封裝結構、或如所屬技術領域中具有通常知識者所知之另一結構。根據本發明實施例，介電區域26之一部分(或第一墊介電層261)保持在影像感測器11之最終結構中。
圖18繪示根據替代實施例之影像感測器110之部分截面圖。影像感測器110類似於影像感測器11，且在後文將僅描述不同之處。在一實施例中，使用複數個導電渠溝結構115以提供至導電層121及導電接觸件156中之一或多者之電連接。根據本發明實施例，複數個導電渠溝115可係複數個個別渠溝，或可係以例如一蛇形圖案組態之一單個渠溝。在一些實施例中，蛇形圖案係較佳的，以提供減小的電阻、改良的製程能力、及改良的可靠性。
根據所有前述內容，所屬技術領域中具有通常知識者可判定，根據一實施例，一種用於形成一影像感測器裝置(例如，元件11、元件110)之方法包含提供一半導體基板(例如，元件21)，其包含一第一主表面(例如， 元件23)及一相對的第二主表面(例如，元件24)，其中半導體基板進一步包含設置相鄰於第一主表面之一第一介電區域(例如，元件26、元件261、元件262、元件263)及設置相鄰於第一介電區域之一第一半導體區域(例如，元件27、元件29、元件31)。該方法包括形成複數個摻雜區域(例如，元件51)於第一半導體區域內及形成複數個導電結構(例如，元件52)於第一半導體區域上並相鄰於該複數個摻雜區域之至少部分，其中該複數個摻雜區域及該複數個導電結構組態為一像素結構(例如，元件54)。該方法包括其後形成一渠溝(例如，元件108)，該渠溝穿過第一半導體區域延伸至第一介電區域，及提供一導電材料(例如，元件112)於渠溝內，其中導電材料與第一半導體區域電隔離，且其中半導體材料包含一金屬，且其中渠溝及導電材料經組態為導電渠溝結構(例如，元件115)。該方法包括形成一絕緣互連結構(例如，元件128)，該絕緣互連結構上覆第一半導體區域，其中絕緣互連結構電耦接至渠溝中之導電材料。該方法包括移除半導體基板及就地留下第一介電區域之至少一部分相鄰於第一半導體區域。該方法包括形成一第一電極(例如，元件156)於第一介電區域上並電耦接至渠溝中之導電材料。
所屬技術領域中具有通常知識者亦將理解到，根據另一實施例，一種用於形成一背照式影像感測器裝置(例如，元件11、元件110)之方法包含提供一半導體基板(例如，元件21)，其包含一第一主表面(例如，元件23)及一相對的第二主表面(例如，元件24)，其中半導體基板進一步包含設置相鄰於第一主表面之一第一介電區域(例如，元件26、元件261、元件262、元件263)及設置相鄰於第一介電區域之一第一半導體區域(例如，元件27、元件29、元件31)，其中第一半導體區域包含與第一介電區 域間隔開之一第一表面(例如，元件271)。該方法包括形成複數個摻雜區域(例如，元件51)於第一半導體區域內相鄰於第一表面及形成複數個導電閘極結構(例如，元件52、元件53)相鄰於第一結構並相鄰於該複數個摻雜區域之至少部分，其中該複數個摻雜區域及該複數個導電閘極包含一像素結構(例如，元件54)。該方法包括其後形成一導電渠溝結構(例如，元件115)，其穿過第一半導體區域延伸至第一介電區域，其中導電渠溝結構包含與第一半導體區域電隔離之一導電材料(例如，元件112)，且其中導電材料包含一金屬。該方法包括形成一絕緣互連結構(例如，元件128)，該絕緣互連結構上覆第一介電層，其中絕緣互連結構電耦接至渠溝中之導電材料之一第一表面(例如，元件1122)。該方法包括附接一載體基板(例如，元件142、元件144)至絕緣互連結構之一外表面(例如，元件141)。該方法包括移除半導體基板及就地留下第一介電區域之至少一部分相鄰於第一半導體區域。該方法包括形成一第一電極(例如，元件156)相鄰於第一介電區域並電耦接至渠溝中之導電材料之第二表面(例如，元件1121)。
所屬技術領域中具有通常知識者亦將理解到，根據進一步實施例，一種用於形成一背照式影像感測器之方法包含提供一半導體材料區域(例如，元件27)，其具有一第一主表面(例如，元件271)及一第二主表面(例如，元件272)。該方法包括形成一像素結構(例如，元件54)於半導體材料區域內相鄰於第一主表面，該像素結構包括複數個摻雜區域(例如，元件51)及複數個導電結構(例如，元件52)。該方法包括其後形成一導電渠溝結構(例如，元件115)，該導電渠溝結構自第一主表面延伸至第二主表面，其中導電渠溝結構包含一金屬材料，且其中導電渠溝結構具有緊鄰於半導體材料區域之第一主表面之一第一表面(例如，元件1122) 及相鄰於半導體材料區域之第二主表面之一第二表面(例如，元件1121)。該方法包括形成一第一接觸結構(例如，元件121、元件128)，該第一接觸結構電耦接至導電渠溝結構之第一表面。該方法包括形成一第二接觸結構(例如，元件156)，第二接觸結構電耦接至導電渠溝結構之第二表面，其中第二主表面(例如，元件272)經組態以接收入射光。
所屬技術領域中具有通常知識者亦將理解到，根據更進一步實施例，一種影像感測器結構包含一半導體材料區域(例如，元件27)，其具有一第一主表面(例如，元件271)及一第二主表面(例如，元件272)。一像素結構(例如，元件54)設置於半導體材料區域內相鄰於第一主表面，其中像素結構包括複數個摻雜區域(例如，元件51)。一導電渠溝結構(例如，元件115)設置於半導體材料區域中，自第一主表面延伸至第二主表面，其中導電渠溝結構包含一金屬材料(例如，元件112)，且其中導電渠溝結構具有相鄰於半導體材料區域之第一主表面之一第一表面(例如，元件1122)及相鄰於半導體材料區域之第二主表面之一第二表面(例如，元件1121)。一第一接觸結構(例如，元件121、元件128)電耦接至導電渠溝結構之第一表面。一第二接觸結構(例如，元件156)電耦接至導電渠溝結構之第二表面，其中第二主表面經組態以接收入射光。
在結構之另一實施例中，一載體基板(141)附接至半導體材料區域，緊鄰於第一主表面。
所屬技術領域中具有通常知識者亦將理解到，根據進一步實施例，曝露第一半導體區域之一部分包含提供一開口於第一介電區域中，第一介電區域上覆包含光二極體之該複數個摻雜區域之一部分。在另一實施例中，附接載體基板包含與黏著劑層附接。在進一步實施例中，提供半導體基板 包含提供第一半導體區域，其包含相鄰於第一介電區域之一第一半導體層；及提供一第二半導體層，其相鄰於第一半導體層，其中第一半導體層具有高於第二半導體層之摻雜劑濃度。在更進一步實施例中，提供半導體基板包含提供第一半導體區域，第一半導體區域具有在約7微米至約12微米之範圍內的厚度。在另一實施例中，形成第一介電區域包含：形成一第一墊介電層，該第一墊介電層上覆第一半導體層；形成一第二墊介電層，該第二墊介電層上覆第一墊介電層，其中第二墊介電層及第一墊介電層包含不同材料；及形成一第三墊介電層，該第三墊介電層上覆第二墊介電層，其中第三墊介電層及第二墊介電層包含不同材料，且其中第一墊介電層之至少一部分保持為半導體影像感測器裝置之部分。
所屬技術領域中具有通常知識者亦將理解到，根據更進一步實施例，提供半導體基板包含：提供一第一半導體基板，其具有第一主表面及相對的第二主表面；形成一第一半導體層，該第一半導體層上覆第一載體基板之第一主表面；形成第一介電區域相鄰於第一半導體層；附接一第二半導體基板至第一介電區域；及自第二主表面移除第一半導體基板之部分以提供第一半導體區域。在另一實施例中，提供半導體基板包含：提供一第一半導體基板，其具有第一主表面及相對的第二主表面；提供第一介電區域於第一半導體基板內，相鄰於第一半導體基板之第一主表面；提供一第一半導體層相鄰於第一半導體基板之第一主表面；及提供一第二半導體層相鄰於第一半導體層，其中第一半導體區域包含第一半導體層及第二半導體層。
所屬技術領域中具有通常知識者亦將理解到，根據另一實施例，形成導電渠溝結構包含：形成一渠溝，其穿過半導體材料區域延伸；形成一介 電層，其至少作為該渠溝之側壁表面之襯裡；提供導電材料，其鄰接第二介電層；且該方法進一步包含平坦化導電材料。
鑒於上述所有內容，明顯地描述了新穎的BSI影像感測器結構及形成BSI影像感測器結構之方法。除了其他特徵，還包括一種包含一金屬材料之導電渠溝結構，其促進半導體材料區域之兩個主表面之間的電連通。一主表面經組態用於接收入射光，且相對材料表面上之像素結構經組態以接收且傳遞為儲存的電荷之形式的入射光。導電渠溝結構促進像素結構與其他組件之間的電連通，諸如其他半導體裝置或控制電路系統。此外，導電渠溝結構中之金屬材料減小電阻，從而改良影像感測器裝置之性能。另外，該方法產生具有減少的缺陷從而減少漏電流效應(dark current effect)之影像感測器。此外，導電渠溝結構提供改良的相鄰像素之間的隔離，從而減小串擾及其他形式的干擾。
儘管本發明之標的係以特定較佳實施例及實例性實施例進行描述，但是前述圖式及其描述僅描繪標的之一般實施例，且因此不應認為限制其範疇。明顯的是，許多替代及變化將對於所屬技術領域中具有通常知識者係顯而易見的。
如下文申請專利範圍所反應，創造性態樣可少於單一前述揭示的實施例之所有特徵。因此，下文所表示之申請專利範圍特此明確地併入至此實施方式中，其中各請求項依賴於其本身，作為本發明之單獨實施例。此外，儘管本文所述之一些實施例包括一些並未包括在其他實施例中之其他特徵，但是不同實施例之特徵之組合意圖在本發明之範疇內且形成不同實施例，如所屬技術領域中具有通常知識者應所將理解。
11‧‧‧影像感測器；影像感測器裝置；BSI影像感測器裝置；BSI影像感測器結構
23‧‧‧第一主表面；主表面
26‧‧‧介電區域；第一介電區域
27‧‧‧半導體材料區域；半導體區域
29‧‧‧第一半導體層
31‧‧‧第二半導體層
51‧‧‧摻雜區域
52‧‧‧導電結構
53‧‧‧導電閘極結構
61‧‧‧淺渠溝隔離(STI)摻雜區域
62‧‧‧STI區域
64‧‧‧深p阱摻雜區域
66‧‧‧p阱摻雜區域；p阱區域
67‧‧‧轉移閘阱摻雜區域
68‧‧‧臨限電壓調整摻雜層
69‧‧‧低臨限摻雜區域
71‧‧‧閘介電層
73‧‧‧深光二極體摻雜區域
74‧‧‧淺光二極體摻雜區域
76‧‧‧側向摻雜汲極(LDD)區域
77‧‧‧浮動擴散摻雜區域
81‧‧‧間隔物區域
82‧‧‧光二極體釘紮摻雜區域
83‧‧‧浮動擴散接觸摻雜區域
84‧‧‧摻雜區域
86‧‧‧導電區域；矽化物區域
91‧‧‧光二極體
92‧‧‧轉移閘
93‧‧‧浮動擴散
94‧‧‧重設閘
108‧‧‧渠溝
111‧‧‧介電層；第二介電層；介電襯墊
112‧‧‧導電材料
114‧‧‧開口；通孔
115‧‧‧導電渠溝結構；深渠溝互連結構；DTI結構
116‧‧‧導電材料
117‧‧‧導電結構
121‧‧‧導電層；金屬一層；第一導電層；第一接觸結構
122‧‧‧介電層；ILD層
126‧‧‧導電互連
127‧‧‧層間介電質(ILD)層
128‧‧‧絕緣互連結構；絕緣導電結構；第一接觸結構
131‧‧‧導電層
132‧‧‧導電通孔；導電渠溝結構
134‧‧‧外接觸件；頂接觸件
138‧‧‧鈍化層
141‧‧‧介電層；載體基板；外表面
142‧‧‧載體晶圓；半導體基板；第二半導體基板；半導體晶圓；載體基板
144‧‧‧附接層；載體基板
156‧‧‧接觸層；導電接觸件；導電電極；第一電極；第二接觸結構
158‧‧‧開口
161‧‧‧抗反射塗層；ARC層
163‧‧‧開口
271‧‧‧表面；主表面
272‧‧‧表面；主表面
1121‧‧‧表面
1122‧‧‧表面

Claims (15)

  1. 一種用於形成一影像感測器裝置之方法，其包含：提供一半導體基板，該半導體基板包含一第一主表面及一相對的第二主表面，其中該半導體基板進一步包含設置相鄰於該第一主表面之一第一介電區域及設置相鄰於該第一介電區域之一第一半導體區域；形成複數個摻雜區域於該第一半導體區域內；形成複數個導電結構於該第一半導體區域上並相鄰於該複數個摻雜區域之至少部分，其中該複數個摻雜區域及該複數個導電結構組態為一像素結構；其後形成一渠溝，該渠溝穿過該第一半導體區域延伸至該第一介電區域；提供一導電材料於該渠溝內，其中該導電材料與該第一半導體區域電隔離，且其中該導電材料包含一金屬，且其中該渠溝及該導電材料組態為一導電渠溝結構；形成一絕緣互連結構，該絕緣互連結構上覆該第一半導體區域，其中該絕緣互連結構電耦接至該渠溝中之該導電材料；移除該半導體基板且就地留下該第一介電區域之至少一部分相鄰於該第一半導體區域；及形成一第一電極於該第一介電區域上並電耦接至該渠溝中之該導電材料。
  2. 如請求項1之方法，其進一步包含： 形成一第一介電層於該複數個導電結構及該第一半導體區域上方，其中形成該渠溝包含形成穿過該第一介電層及該第一半導體區域延伸至該第一介電區域之該渠溝，且其中形成該絕緣互連結構包含：形成複數個導電接觸結構於該第一介電層內且電耦接至該複數個導電結構及該複數個摻雜區域；形成相鄰於該第一介電層之一第一導電互連結構，其中該第一導電互連結構電耦接至該第一渠溝內之該導電材料及該複數個導電接觸結構之至少一部分；形成一第二介電層，該第二介電層上覆該第一導電互連結構及該第一介電層；形成一頂部導電結構，該頂部導電結構上覆該第二介電層，該頂部導電結構電耦接至該第一導電互連結構；形成一第三介電層，該第三介電層上覆該頂部導電結構；形成一開口，其使用該導電渠溝結構作為一對準特徵部曝露該頂部導電結構之至少部分；及形成一第四介電層，該第四介電層上覆該第三介電層，其中該第四介電層包含一平坦的外表面。
  3. 如請求項1之方法，其進一步包含：在移除該半導體基板之前附接一載體基板至該絕緣互連結構之一外表面；移除上覆該複數個摻雜區域之至少一部分之該第一介電區域之一部分，從而曝露該第一半導體區域之一部分，且就地留下該第一介電 區域之另一部分相鄰於該第一半導體區域之另一部分；提供一抗反射塗層，該抗反射塗層上覆該複數個摻雜區域；及曝露該第一電極之一部分。
  4. 如請求項1之方法，其中：提供該導電材料於該渠溝內，其包含：提供一第二介電層，其至少作為該渠溝之側壁表面之襯裡；及提供該導電材料，該導電材料鄰接於該第二介電層；提供該導電材料包含提供包含鎢之該導電材料；且該方法進一步包含平坦化該導電材料。
  5. 如請求項1之方法，其中提供該半導體基板包含：提供一第一半導體基板，其具有第一主表面及相對的第二主表面；形成一第一半導體層，該第一半導體層上覆該第一半導體基板之該第一主表面；相鄰於該第一半導體層形成該第一介電區域；附接一第二半導體基板至該第一介電區域；及自該第二主表面移除該第一半導體基板之部分以提供該第一半導體區域。
  6. 如請求項1之方法，其中提供該半導體基板包含：提供一第一半導體基板，其具有第一主表面及相對的第二主表面；提供該第一介電區域於該第一半導體基板內，相鄰於該第一半導體 基板之該第一主表面；提供相鄰於該第一半導體基板之該第一主表面之一第一半導體層；及提供相鄰於該第一半導體層之一第二半導體層，其中該第一半導體區域包含該第一半導體層及該第二半導體層。
  7. 一種用於形成一背照式影像感測器裝置之方法，其包含：提供一半導體基板，該半導體基板包含一第一主表面及一相對的第二主表面，其中該半導體基板進一步包含設置相鄰於該第一主表面之一第一介電區域及設置相鄰於該第一介電區域之一第一半導體區域，其中該第一半導體區域包含與該第一介電區域間隔開之一第一表面；形成複數個摻雜區域於該第一半導體區域內，相鄰於該第一表面；形成複數個導電閘極結構，該複數個導電閘極結構相鄰於該第一表面且相鄰於該複數個摻雜區域之至少部分，其中該複數個摻雜區域及該複數個導電閘極構成一像素結構；其後形成一導電渠溝結構，其穿過該第一半導體區域延伸至該第一介電區域，其中該導電渠溝結構包含與該第一半導體區域電隔離之一導電材料，且其中該導電材料包含一金屬；形成一絕緣互連結構，該絕緣互連結構上覆第一介電層，其中該絕緣互連結構電耦接至該渠溝中之該導電材料之一第一表面；附接一載體基板至該絕緣互連結構之一外表面；移除該半導體基板且就地留下該第一介電區域之至少一部分相鄰 於該第一半導體區域；及形成一第一電極，該第一電極相鄰於該第一介電區域並電耦接至該渠溝中之該導電材料之一第二表面。
  8. 如請求項7之方法，其進一步包含：形成一第一介電層於該第一複數個導電閘極結構及該第一半導體區域之該第一表面上方，其中形成該導電渠溝結構包含：形成一渠溝，該渠溝穿過該第一介電層及該第一半導體區域延伸至該第一介電區域；提供一第二介電層，其至少作為該渠溝之側壁表面之襯裡；提供該導電材料，該導電材料鄰接該第二介電層；及平坦化該導電材料。
  9. 一種用於形成一背照式影像感測器之方法，其包含：提供一半導體材料區域，其具有一第一主表面及一第二主表面；形成一像素結構於該半導體材料區域內相鄰於該第一主表面，該像素結構包括複數個摻雜區域及複數個導電結構；其後形成一導電渠溝結構，該導電渠溝結構自該第一主表面延伸至該第二主表面，其中該導電渠溝結構包含一金屬材料，且其中該導電渠溝結構具有緊鄰於該半導體材料區域之該第一主表面之一第一表面及相鄰於該半導體材料區域之該第二主表面之一第二表面；形成一第一接觸結構，其電耦接至該導電渠溝結構之該第一表面；及 形成一第二接觸結構，其電耦接至該導電渠溝結構之該第二表面，其中該第二主表面經組態以接收入射光。
  10. 如請求項9之方法，其中：提供該半導體材料區域，其包含：提供一介電區域，該介電區域鄰接該半導體材料區域之該第二主表面；提供一第一半導體層，該第一半導體層鄰接該介電區域；及提供一第二半導體層，該第二半導體層鄰接該第一半導體層，其中該第一半導體層具有高於該第二半導體層之摻雜劑濃度；且該方法進一步包含：自該第二主表面之上覆該複數個像素之一第一部分移除該介電區域之一部分，且留下該介電區域之另一部分於該第二主表面之一第二部分上；及提供一抗反射塗層，其至少上覆該第二主表面之該第一部分。
  11. 一種背照式影像感測器結構，其包含：一半導體材料區域，其具有一第一主表面及一第二主表面；一像素結構，其於該半導體材料區域內相鄰於該第一主表面；一導電渠溝結構，其自該第一主表面延伸至該第二主表面，其中該導電渠溝結構包含一金屬材料，且其中該導電渠溝結構具有緊鄰於該半導體材料區域之該第一主表面之一第一表面及相鄰於該半導體材料區域之該第二主表面之一第二表面； 一第一接觸結構，其電耦接至該導電渠溝結構之該第一表面；及一第二接觸結構，其電耦接至該導電渠溝結構之該第二表面，其中該第二主表面經組態以接收入射光。
  12. 如請求項11之結構，其進一步包含一介電區域，其鄰接該第二主表面。
  13. 如請求項12之結構，其中：該介電區域鄰接該半導體材料區域之該第二主表面之一第一部分；該第二主表面之一第二部分不含有(devoid of)該介電區域；且該結構進一步包含一抗反射塗層，其上覆該第二主表面之該第一部分及該第二部分。
  14. 如請求項11之結構，其中該像素結構包含複數個摻雜區域及複數個導電閘極結構。
  15. 如請求項14之結構，其中：該半導體材料區域包含：一第一半導體層；及一第二半導體層，其鄰接該第一半導體層，其中該第一半導體層具有高於該第二半導體層之摻雜劑濃度；且該等摻雜區域設置於該第二半導體層內。
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