CN101383369B - 图像传感器及其制造方法 - Google Patents

Abstract

提供了一种图像传感器。该图像传感器可以包括第一基片上的读出电路。中间层电介质形成在第一基片上，并且其中包括下部线路。晶体半导体层接合到中间层电介质。光电二极管可以形成在晶体半导体层中，并且包括第一杂质区和第二杂质区。可以形成通孔，该通孔穿过晶体半导体层和中间层电介质以暴露下部线路。插塞形成在第一通孔内部以仅与下部线路和第一杂质区相连接。器件隔离区可以形成在晶体半导体层中以根据单元像素来分隔光电二极管。

Description

图像传感器及其制造方法

技术领域

本发明涉及图像传感器及其制造方法。

背景技术

图像传感器是一种用于将光学图像转换成电信号的半导体器件。图像传感器大致分为电荷耦合器件(CCD)图像传感器或互补金属氧化物半导体(CMOS)图像传感器(CIS)。

在图像传感器中，使用离子注入在具有读出电路的基片中形成光电二极管。随着为了在不增加芯片尺寸的情况下增加像素数目而不断减少光电二极管的尺寸，光接收部分的面积减少，使得图像质量下降。

而且，由于堆叠高度没有减少得如光接收部分面积减少那样多，所以入射到光接收部分的光子数目也由于被称作艾里斑(airy disk)的光的衍射而减少。

作为对克服这种限制的替换，已进行了如下尝试：使用非晶硅(Si)形成光电二极管，或者在Si基片中形成读出电路并且使用诸如晶片对晶片接合之类的方法在读出电路上形成光电二极管(被称为三维(3D)图像传感器)。光电二极管通过金属线路与读出电路连接。

同时，包括电路的晶片的接合表面具有两种层，包括用于线路的材料和在晶片对晶片接合界面处的中间层电介质。因为根据现有技术，界面的材料不是统一的(表面处同一材料)，所以接合表面的接合力可能减少，因此可能生成暗电流。

而且，根据现有技术，通过用于像素之间器件隔离的浅沟槽隔离(STI)工艺中的沟槽的蚀刻，可能在光电二极管中生成暗缺陷，导致像素之间的不完全器件隔离。

根据现有技术，由于在转移晶体管旁侧的源极和漏极都重掺杂有N型杂质，所以会发生电荷共享现象。当发生电荷共享现象时，输出图像的灵敏度下降，并且可能生成图像误差。而且，根据现有技术，因为光电荷没有在光电二极管和读出电路之间迅速移动，所以可能生成暗电流，或者饱和度和灵敏度下降。

发明内容

本发明的实施例提供了一种图像传感器及其制造方法，所述图像传感器可以改善晶片对晶片接合操作期间的接合表面的接合力，同时采用在其中形成读出电路的基片和光电二极管的垂直集成。

在一个实施例中，图像传感器可以包括：第一基片，包括读出电路；中间层电介质，其中包括下部线路；所述中间层电介质上的晶体半导体层；所述晶体半导体层中的光电二极管，所述光电二极管包括第一杂质区和第二杂质区；第一通孔，穿过所述晶体半导体层和所述中间层电介质以暴露所述下部线路；所述第一通孔内部的插塞，仅与所述下部线路和所述第一杂质区相接触；以及所述晶体半导体层中的器件隔离区，所述器件隔离区为每个单元像素分隔所述光电二极管。

在另一个实施例中，用于制造图像传感器的方法包括：在第一基片中形成读出电路；在所述第一基片上形成包括下部线路的中间层电介质；形成包括晶体半导体层的第二基片；在所述晶体半导体层中形成包括第一杂质区和第二杂质区的光电二极管；将所述第一基片的中间层电介质接合到所述第二基片的晶体半导体层；分隔所述第二基片，使得在所述第一基片上暴露所述光电二极管；形成第一通孔，所述第一通孔穿过所述光电二极管和所述中间层电介质以暴露所述下部线路；在所述第一通孔内部形成插塞，以便所述插塞与所述下部线路和所述第一杂质区连接；以及在所述晶体半导体层内部形成器件隔离区，使得根据单元像素分隔所述光电二极管。

在以下附图和说明书中阐述一个或更多个实施例的细节。从说明书和附图中以及从权利要求书中，其它特征将会是明显的。

附图说明

图1至13是图示根据实施例的图像传感器的制造工艺的横截面视图。

图14是根据另一个实施例的图像传感器的局部详细视图。

具体实施方式

将参考附图来详细地描述根据实施例的图像传感器及其制造方法的实施例。

图13是根据实施例的图像传感器的横截面视图。

参考图13，图像传感器可以包括：第一基片100，包括读出电路120；第一基片上的中间层电介质160，该中间层电介质其中包括下部线路150；中间层电介质160上的晶体半导体层200；晶体半导体层200中的光电二极管205，该光电二极管由堆叠的第一杂质区210和第二杂质区220形成；通孔245，穿过晶体半导体层200和中间层电介质160以暴露下部线路150；插塞251，形成在第一通孔245内部，以仅与下部线路150和第一杂质区210连接；以及晶体半导体层200中的器件隔离区260，该器件隔离区为每个单元像素分隔光电二极管205。

下部线路150的最上部分的第三金属153可以形成在中间层电介质160内部，使得它不被暴露。通过以其顶面不被暴露的方式提供第三金属153，第一基片100的接合表面具有一种用于改善接合力的层。晶体半导体层200中形成的光电二极管205可以包括n型杂质区210和p型杂质区220。在晶体半导体层200已接合到第一基片100之后，可以在晶体半导体层200上布置第一钝化层240，该第一钝化层240为氧化物层或氮化物层。

插塞251可以选择性地形成在第一通孔245中，使得光电二极管205的第一杂质区210与下部线路150连接。亦即，由于插塞251没有与第二杂质区220连接，所以可以防止光电二极管205短路。

电介质255可以形成在插塞251上以填充第一通孔245。

上电极270可以布置在第一钝化层240的第二通孔249中。上电极270通过第二通孔249接触第二杂质区220以与光电二极管205电连接。

在根据实施例的图像传感器中，其中光电二极管位于读出电路上的3D图像传感器被采用以增加填充系数。而且，光电二极管可以形成在晶体半导体层中以减少光电二极管的缺陷。而且，器件隔离区可以形成在晶体半导体层中以抑制串扰和噪声生成。

下一步，根据实施例，器件被设计，使得在转移晶体管Tx旁侧的源极和漏极之间产生电位差，以便光电荷可以被完全倾卸。因此，由于从光电二极管生成的光电荷被完全倾卸到浮动扩散区，所以输出图像的灵敏度可以增加。

亦即，电结区140可以形成在第一基片100中，其中读出电路120被形成以允许在转移晶体管Tx121旁侧的源极和漏极之间产生电位差，以便光电荷可以被完全倾卸。读出电路120例如可以包括转移晶体管Tx121、复位晶体管Rx123、驱动晶体管Dx125和选择晶体管Sx127。

在下文中详细地描述根据实施例的光电荷的倾卸结构。

电结区140可以包括：第一传导型离子注入层143，形成在第二传导型阱141(或第二传导型外延层(未示出))上；以及第二传导型离子注入层145，形成在第一传导型离子注入层143上。例如，电结区140可以但不限于是PN结或PNP结。

与作为N+结的浮动扩散FD节点131不同，作为电结区140并且施加的电压未完全向其转移的PNP结140以预定电压夹断。这个电压被称作钉扎(pinning)电压，其取决于P0区145和N-区143的掺杂浓度。

具体地，从光电二极管205生成的电子向PNP结140移动，并且当转移晶体管Tx121接通时被转移到浮动扩散FD节点131并转换成电压。

由于P0/N-/P-结140的最大电压值变为钉扎电压，并且浮动扩散FD节点131的最大电压值变为Vdd-Rx123的阈值电压Vth，所以通过在转移晶体管Tx131的旁侧之间实施电位差，从芯片上部的光电二极管205中生成的电子可以被完全倾卸到浮动扩散FD节点131而没有电荷共享。

亦即，根据实施例，P0/N-/P-阱结而非N+/P-阱结形成在第一基片中，以允许在4-Tr有源像素传感器(APS)复位操作期间，正(+)电压被施加到P0/N-/P-阱结的N-区143，并且接地电压被施加到P0145和P-阱141，以便如在双极结晶体管(BJT)结构中那样，以预定电压或更高的电压对P0/N-/P-阱双结产生夹断。这被称作钉扎电压。因此，在转移晶体管Tx121的源极和漏极之间产生电位差，以抑制转移晶体管Tx的接通/断开操作期间的电荷共享现象。

因此，不同于如现有技术中那样的光电二极管简单地与N+结连接的情况，对于根据本发明的实施例的图像传感器，可以避免诸如饱和度下降和灵敏度下降之类的限制。

在进一步的实施例中，第一传导型连接区147可以形成在光电二极管和读出电路之间以提供光电荷的迅速移动路径，以便使暗电流源最小化，并且可以抑制饱和度下降和灵敏度下降。

为此目的，在一个实施例中，用于欧姆接触的第一传导型连接区147可以形成在P0/N-/P-结140的表面上。其间，为了抑制第一传导型连接区147成为泄漏源，可以使第一传导型连接区147的宽度最小化。通过这种做法，可以减少3D图像传感器的暗电流。

亦即，用N型杂质仅局部并重掺杂接触形成部分的原因是在使暗信号最小化的同时便于欧姆接触形成。在重掺杂整个转移晶体管(Tx源)的情况下，暗信号可能通过Si表面悬空键而增加。

下面在其制造方法中说明在图13中没有说明的标号。

参考图1至13描述根据实施例的用于制造图像传感器的方法。

参考图1，读出电路120可以形成在第一基片100上。

限定有源区和场区的器件隔离层110可以形成在第一基片100中。包括晶体管的读出电路120可以形成在第一基片100的有源区上。例如，读出电路120可以包括转移晶体管Tx121、复位晶体管Rx123、驱动晶体管Dx125和选择晶体管Sx127。在形成晶体管的栅极之后，可以形成包括各个晶体管的源极/漏极区的浮动扩散区FD131和离子注入区130。

在第一基片100中形成读出电路120可以包括：在第一基片100中形成电结区140；以及在电结区140上形成用于与下部线路150连接的第一传导型连接区147。

例如，电结区140可以但不限于是PN结140。例如，电结区140可以包括：形成在第二传导型阱141(或第二传导型外延层)上的第一传导型离子注入层143；以及形成在第一传导型离子注入层143上的第二传导型离子注入层145。在一个实施例中，PN结140可以是图1所示的P0(145)/N-(143)/P-(141)结。第一基片100可以但不限于是第二传导型基片。

根据实施例，电结区140形成在第一基片100中，其中读出电路120被形成以允许在转移晶体管Tx121的源极和漏极之间产生电位差，以便光电荷可以被完全倾卸。

亦即，根据实施例，器件被设计，使得在转移晶体管Tx的源极和漏极之间存在电位差，以便光电荷可以被完全倾卸。例如，器件可以被设计成使得通过使N-区143的掺杂浓度低于浮动扩散区FD131的掺杂浓度，在转移晶体管Tx的源极和漏极之间产生电位差。

下一步，可以在P0/N-/P-结140上形成用于欧姆接触的第一传导型连接区147。例如，可以在P0/N-/P-结140的表面上形成用于欧姆接触的N+区147。N+区147可以被形成以穿过P0区145并接触N-区143。

其间，为了抑制第一传导型连接区147成为泄漏源，可以使第一传导型连接区147的宽度最小化。为此目的，在蚀刻用于第一金属接触件151a的通孔之后，可以进行插塞插入。在替选的实施例中，可以形成离子注入图案(未示出)，然后可以使用离子注入图案作为离子注入掩模来形成第一传导型连接区147。

根据实施例，第一传导型连接区147形成在光电二极管和读出电路120之间以提供光电荷的迅速移动路径，并且这样一来就使暗电流源最小化，而且抑制了饱和度下降和灵敏度下降。

下部线路150和中间层电介质160可以形成在第一基片100上。下部线路150可以包括但不限于第一金属接触件151a、第一金属151、第二金属152和第三金属153。

下部线路150可以由包括金属、合金和硅化物的各种导电材料形成。例如，下部线路150可以由铝、铜、钴或钨形成。中间层电介质160可以被形成以整体覆盖下部线路150的第三金属153。因此，由于中间层电介质160形成在第一基片100上，所以当对中间层电介质160执行平面化工艺时，中间层电介质160可以变成均匀的表面。

参考图2，可以制备包括晶体半导体层200的第二基片20。第二基片20可以是单晶或多晶硅基片，并且可以是掺杂有p型杂质或n型杂质的基片。在实施例中，晶体半导体层200可以通过外延生长而形成在第二基片20上。

参考图3，在晶体半导体层200中形成光电二极管205。光电二极管205可以包括第一杂质区210和第二杂质区220。通过将n型杂质注入到晶体半导体层200的深区(亦即离第二基片最近)中，可以形成第一杂质区210。通过将p型杂质注入到晶体半导体层200的浅区(亦即在晶体半导体层200的表面附近)中，可以形成第二杂质区220。由于光电二极管205具有PN结，所以从光电二极管205中生成的光电荷可以通过下部线路150转移到读出电路120。

参考图4，通过将高浓度的n型杂质(n+)注入到第一杂质区210的表面中，可以形成欧姆接触层230。当在第一杂质区210上形成欧姆接触层230时，可以减少与光电二极管连接的线路的接触电阻。在下文中，使用其中欧姆接触层230被省略的例子来进行描述。

由于光电二极管205通过离子注入而形成在晶体半导体层200中，所以可以抑制光电二极管205内部的缺陷，并且可以阻止暗电流的生成。

参考图5，包括中间层电介质160的第一基片100和包括晶体半导体层200的第二基片20相互接合。当第一基片100和第二基片20相互接合时，中间层电介质160的表面和光电二极管205的第一杂质区210(或欧姆接触层230，如果使用的话)被接合。

具体地，由于第一基片100的中间层电介质160具有平面化的表面，没有暴露金属线路，并且第二基片20的晶体半导体层200的表面具有平面化的表面，所以第一基片100和第二基片20之间的接合力可以改善。

参考图6，第二基片20可以被去除，使得光电二极管205保留在第一基片100上。在一个实施例中，可以使用刀片去除第二基片20的一部分，以便可以暴露光电二极管205。

参考图7，在晶体半导体层200上形成第一钝化层240。例如，第一钝化层240可以是氧化物层或氮化物层，并且具体地可以是低温氧化物层。

参考图8，可以形成暴露第一基片100的第三金属153的第一通孔245。通过去除部分的第一钝化层240、晶体半导体层200和中间层电介质160，可以形成第一通孔245。然后，暴露中间层电介质160内部的第三金属153。例如，通过在第一钝化层240上形成光致抗蚀剂图案并且执行湿蚀刻或干蚀刻过程，可以形成第一通孔245。

参考图9，可以在第一通孔245内部形成金属层250。金属层250形成在第一通孔245内部以使下部线路150电连接到光电二极管205。例如，通过沉积包括铝、铜、钛和钨的导电金属并且将其平面化，可以形成金属层250。

参考图10，通过对金属层250执行蚀刻过程，可以从金属层250中形成插塞251。插塞251被形成以在光电二极管205部分中仅接触第一杂质区210，以将从光电二极管205中生成的光电荷转移到下部线路150。

通过使用湿或干蚀刻来去除金属层250的上部区域，可以形成插塞251。然后，在插塞251上形成第一通孔图案247，以暴露第二杂质区220和第一钝化层240的侧壁240。

因此，由于插塞251没有接触光电二极管205的第二杂质区220，所以可以防止光电二极管205短路。

参考图11，电介质255对第一通孔图案247进行间隙填充。电介质255可以由与第一钝化层240相同的材料形成。

参考图12，在实施例中，器件隔离区260可以形成在第一钝化层240和晶体半导体层200中。器件隔离区260可以通过浅沟槽隔离(STI)形成，或者可以通过离子注入形成。在器件隔离区260是STI的情况下，可以在器件隔离区260上形成衬垫氧化物层261。

因此，器件隔离区260形成在晶体半导体层200中以便为每个单元像素分隔光电二极管205。

下一步，上电极270可以形成在第一钝化层240上以与光电二极管205电连接。上电极270通过第一钝化层240中形成的第二通孔249接触光电二极管205的第二杂质区220的一部分。而且，在实施例中，上电极270可以通过以下形成：在包括第二通孔249的第一钝化层240上形成上电极层(未示出)，然后去除上电极层在单元像素区上的部分。尽管未示出，可以为通过器件隔离区260为每个单元像素隔开的每个光电二极管205形成第二通孔249。

由于上电极270可以选择性地形成在光电二极管205的部分上，所以上电极270对光电二极管的光接收区没有影响。

参考图13，通过在上电极270形成在其上的第一钝化层240上沉积氮化物层或氧化物层，可以形成第二钝化层280。而且，可以在第二钝化层280的与用于单元像素的光电二极管相对应的部分上形成滤色器290。

根据用于制造图像传感器的方法，使用接合过程来接合包括下部线路的第一基片和包括光电二极管的晶体半导体层，所以可以改善垂直集成。

而且，根据实施例，由于光电二极管形成在第一基片的顶部，所以光电二极管的焦距被减少以改善光接收率。

通过提供垂直集成，另外的芯片级电路可以与第一基片集成以增加图像传感器的性能。另外，可以获得进一步小型化的器件，并且可以减少制造成本。

而且，根据实施例，光电二极管可以通过将离子注入到分开的基片中来形成，所以可以减少光电二极管内部的缺陷。

根据实施例，因为器件隔离区可以被形成使得为每个单元像素隔开光电二极管，所以可以减少串扰和噪声生成。

而且，根据实施例，由于当执行接合过程时通过第一基片和第二基片的均匀表面实现了牢固接合表面，所以图像传感器的可靠性可以改善。

图14是根据另一个实施例的图像传感器的横截面视图。

参考图14，图像传感器可以包括：第一基片100，包括线路150和读出电路120；以及晶体半导体层200，包括读出电路120上的光电二极管205和器件隔离区260。第一基片100的读出电路120可以包括：形成在第一基片100中的电结区140；以及在电结区旁侧与线路150连接的第一传导型连接区148。

这个实施例可以采用关于图1至13描述的实施例的技术特征。

根据实施例，器件被设计，使得在转移晶体管Tx的源极和漏极之间产生电位差，以便光电荷可以被完全倾卸。因此，由于从光电二极管生成的光电荷被完全倾卸到浮动扩散区，所以输出图像的灵敏度可以增加。

而且，根据实施例，电荷连接区形成在光电二极管和读出电路之间以提供光电荷的迅速移动路径，以便使暗电流源最小化，并且可以抑制饱和度下降和灵敏度下降。

其间，与上面描述的实施例不同，如图14所示的实施例图示了形成在电结区140旁侧的第一传导型连接区148。

根据实施例，可以在P0/N-/P-结140处形成用于欧姆接触的N+连接区148。在这一点上，形成N+连接区148和M1C接触件151a的过程可能会提供泄漏源，因为器件在反向偏置被施加到P0/N-/P-结140的情况下操作并从而可以在Si表面上生成电场EF。电场内部的在接触形成过程期间生成的晶体缺陷充当泄漏源。

而且，根据实施例，在N+连接区148形成在P0/N-/P-结140的表面上的情况下，添加了由N+/P0结148/145引起的电场。这个电场也充当泄漏源。

因此，本发明的进一步的实施例提议这样的布局，在所述布局中，第一接触插塞151a形成在有源区中，该有源区不掺杂有P0层但是包括N+连接区148。然后，第一接触插塞151a通过N+连接区148与N-结143连接。

根据这样的实施例，电场没有在Si表面上生成，这可以有助于减少3D集成CIS的暗电流。

本说明书中对“一个实施例”、“实施例”、“例子实施例”等等的任何引用都是指结合实施例描述的具体特征、结构或特性包括在本发明的至少一个实施例中。这样的措词在说明书中不同地方的出现不一定全都是指同一实施例。进一步，当结合任何实施例描述具体的特征、结构或特性时，可以认为它在本领域技术人员结合实施例中的其它实施例实现这样的特征、结构或特性的范围内。

尽管已参考本发明的若干示意性实施例描述了本发明，但是应当理解的是，本领域技术人员可以作出众多其它修改和实施例，它们都将落在本公开的原理的精神和范围之内。更加具体地，在本公开、附图和所附权利要求的范围内的主题组合布置的组成部分和/或布置中，各种变化和修改都是可能的。除了组成部分和/或布置的变化和修改之外，替选用途对于本领域技术人员而言也将是明显的。

Claims (16)

1.一种图像传感器，包括：

第一基片，包括读出电路；

所述第一基片上的中间层电介质，所述中间层电介质在其中包括下部线路；

所述中间层电介质上的晶体半导体层；

所述晶体半导体层中的光电二极管，所述光电二极管包括第一杂质区和第二杂质区；

第一通孔，穿过所述晶体半导体层和所述中间层电介质以暴露所述下部线路；

所述第一通孔内部的插塞，使所述下部线路连接到所述第一杂质区，其中所述插塞的顶面在所述第二杂质区之下；以及

所述晶体半导体层中的器件隔离区，所述器件隔离区根据单元像素来分隔所述光电二极管，

其中，所述读出电路包括所述第一基片中的电结区，其中所述电结区包括：

所述第一基片中的第一传导型离子注入区；以及

所述第一传导型离子注入区上的第二传导型离子注入区，

并且所述读出电路被设计成使得在晶体管的源极和漏极之间产生电位差，其中，所述晶体管包括转移晶体管，并且所述晶体管的源极的离子注入浓度低于所述晶体管的漏极处的浮动扩散区的离子注入浓度。

2.根据权利要求1所述的图像传感器，进一步包括所述晶体半导体层上的第一钝化层。

3.根据权利要求1所述的图像传感器，进一步包括所述插塞上的电介质，所述电介质填充所述第一通孔。

4.根据权利要求1所述的图像传感器，进一步包括在所述电结区上与所述下部线路电连接的第一传导型连接区。

5.根据权利要求4所述的图像传感器，其中，所述电结区包括PNP结。

6.根据权利要求1所述的图像传感器，进一步包括在所述电结区的旁侧与所述下部线路电连接的第一传导型连接区。

7.一种用于制造图像传感器的方法，该方法包括：

在第一基片上形成读出电路；

在所述第一基片上形成包括下部线路的中间层电介质；

形成包括晶体半导体层的第二基片；

在所述晶体半导体层中形成包括第一杂质区和第二杂质区的光电二极管；

将所述第一基片的中间层电介质接合到所述第二基片的晶体半导体层；

分隔所述第二基片，使得在所述第一基片上暴露所述光电二极管；

形成第一通孔，所述第一通孔穿过所述光电二极管和所述中间层电介质以暴露所述下部线路；

在所述第一通孔内部形成插塞，以便所述插塞与所述下部线路和所述第一杂质区连接；以及

在所述晶体半导体层中形成器件隔离区，使得根据单元像素来分隔所述光电二极管，

其中，在所述第一基片上形成所述读出电路包括在所述第一基片中形成电结区，其中在所述第一基片中形成所述电结区包括：

在所述第一基片中形成第一传导型离子注入区；以及

在所述第一传导型离子注入区上形成第二传导型离子注入区，

并且所述读出电路被设计成使得在晶体管的源极和漏极之间产生电位差，其中，所述晶体管包括转移晶体管，并且所述晶体管的源极的离子注入浓度低于所述晶体管的漏极处的浮动扩散区的离子注入浓度。

8.根据权利要求7所述的方法，进一步包括：

在分隔所述第二基片之后，在所述晶体半导体层上形成第一钝化层。

9.根据权利要求7所述的方法，其中形成所述插塞包括：

去除部分的所述晶体半导体层和部分的所述中间层电介质以形成暴露所述下部线路的所述第一通孔；

用金属层填充所述第一通孔；以及

去除部分的所述金属层以在所述第一通孔中的旁侧暴露所述第二杂质区。

10.根据权利要求9所述的方法，进一步包括：

在形成所述插塞之后，用电介质填充所述第一通孔的剩余区域。

11.根据权利要求7所述的方法，其中，使用浅沟槽隔离工艺形成所述器件隔离区。

12.根据权利要求7所述的方法，其中，使用离子注入工艺形成所述器件隔离区。

13.根据权利要求7所述的方法，进一步包括：

在所述电结区上形成与所述下部线路连接的第一传导型连接区。

14.根据权利要求13所述的方法，其中，在执行用于所述下部线路的接触蚀刻之后，执行形成所述第一传导型连接区。

15.根据权利要求7所述的方法，进一步包括：

在所述电结区的旁侧形成与所述下部线路连接的第一传导型连接区。

16.根据权利要求15所述的方法，其中，所述第一传导型连接区形成在所述第一基片的器件隔离区和所述电结区之间，并且接触所述第一基片的器件隔离区和所述电结区。

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