KR20100036734A - 이미지 센서 및 그 제조 방법 - Google Patents

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Abstract

실시 예는 이미지 센서 및 그 제조 방법에 관한 것이다.
실시 예예 따른 이미지 센서 제조방법은, 제1 기판에 리드아웃 회로(Readout Circuitry)를 형성하는 단계; 상기 제1 기판상에 제1 층간절연층을 형성하고, 상기 리드아웃 회로와 전기적으로 연결되는 배선을 상기 제1 층간절연층에 형성하는 단계; 상기 배선 상에 제2 층간절연층을 형성하는 단계; 상기 제2 층간절연층 상에 제1 도전형 전도층과 제2 도전형 전도층을 포함하는 이미지감지부(Image Sensing Device)를 형성하는 단계; 상기 이미지감지부 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층와 이미지감지부의 제2 도전형 전도층을 일부 제거하여 제1 비아홀을 형성하는 단계; 상기 제1 비아홀이 형성된 제1 절연층 상에 제2 절연층을 형성하는 단계; 상기 제2 절연층을 전면식각하여 제2 도전형 전도층의 측벽에 측벽절연층을 형성하는 단계; 상기 측벽절연층을 식각마스크로 상기 제1 비아홀과 연결되어 상기 배선을 노출하는 제2 비아홀을 형성하는 단계; 및 상기 제2 비아홀에 상기 제1 도전형 전도층과 상기 배선을 연결하는 컨택플러그를 형성하는 단계;를 포함하는 것을 특징으로 한다.
이미지센서, 포토다이오드, 리드아웃 회로, 측벽 절연층

Description

이미지 센서 및 그 제조 방법{Image Sensor and Method for Manufacturing Thereof}
실시예는 이미지 센서 및 그 제조 방법에 관한 것이다.
종래의 기술에서는 기판에 포토다이오드(Photodiode)를 이온주입 방식으로 형성시킨다. 그런데, 칩사이즈(Chip Size) 증가 없이 픽셀(Pixel) 수 증가를 위한 목적으로 포토다이오드의 사이즈가 점점 감소함에 따라 수광부 면적 축소로 이미지 특성(Image Quality)이 감소하는 경향을 보이고 있다.
또한, 수광부 면적 축소만큼의 적층높이(Stack Height)의 감소가 이루어지지 못하여 에어리 디스크(Airy Disk)라 불리는 빛의 회절현상으로 수광부에 입사되는 포톤(Photon)의 수 역시 감소하는 경향을 보이고 있다.
이를 극복하기 위한 대안 중 하나로 포토다이오드를 비정질 실리콘(amorphous Si)으로 증착하거나, 웨이퍼 대 웨이퍼 본딩(Wafer-to-Wafer Bonding) 등의 방법으로 리드아웃 서킷(Readout Circuitry)은 실리콘 기판(Si Substrate)에 형성시키고, 포토다이오드는 리드아웃 서킷 상부에 형성시키는 시도(이하 "3차원 이미지센서"라고 칭함)가 이루어지고 있다. 포토다이오드와 리드아웃 서킷은 배선(Metal Line)을 통해 연결된다.
하지만, 종래에는 상기 리드아웃 서킷과 포토다이오드를 연결하는 컨택플러그에 의해 포토다이오드 내에서 숏트가 발생하는 문제가 있었다.
실시예는 리드아웃 회로와 이미지감지부를 연결하는 컨택플러그에서 전기적인 숏트를 방지할 수 있는 이미지 센서 및 그 제조 방법을 제공한다.
실시 예에 따른 이미지 센서는, 제1 기판에 형성된 리드아웃 회로(Readout Circuitry); 상기 제1 기판 상에 형성된 제1 층간절연층에 상기 리드아웃 회로와 전기적으로 연결되어 형성된 배선; 상기 배선 상에 형성된 제2 층간절연층; 상기 제2 층간절연층 상에 제1 도전형 전도층과 제2 도전형 전도층을 포함하여 형성된 이미지감지부(Image Sensing Device); 상기 이미지감지부를 관통하는 비아홀에 상기 제1 도전형 전도층과 상기 배선을 연결하여 형성된 컨택플러그; 및 상기 제2 도전형 전도층에 대한 비아홀의 측벽에 형성된 측벽절연층;을 포함하는 것을 특징으로 한다.
실시 예예 따른 이미지 센서 제조방법은, 제1 기판에 리드아웃 회로(Readout Circuitry)를 형성하는 단계; 상기 제1 기판상에 제1 층간절연층을 형성하고, 상기 리드아웃 회로와 전기적으로 연결되는 배선을 상기 제1 층간절연층에 형성하는 단계; 상기 배선 상에 제2 층간절연층을 형성하는 단계; 상기 제2 층간절연층 상에 제1 도전형 전도층과 제2 도전형 전도층을 포함하는 이미지감지부(Image Sensing Device)를 형성하는 단계; 상기 이미지감지부 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층와 이미지감지부의 제2 도전형 전도층을 일부 제거하여 제1 비아홀을 형성하는 단계; 상기 제1 비아홀이 형성된 제1 절연층 상에 제2 절연층을 형성하는 단계; 상기 제2 절연층을 전면식각하여 제2 도전형 전도층의 측벽에 측벽절연층을 형성하는 단계; 상기 측벽절연층을 식각마스크로 상기 제1 비아홀과 연결되어 상기 배선을 노출하는 제2 비아홀을 형성하는 단계; 및 상기 제2 비아홀에 상기 제1 도전형 전도층과 상기 배선을 연결하는 컨택플러그를 형성하는 단계;를 포함하는 것을 특징으로 한다.
실시예에 따른 이미지 센서 및 그 제조방법에 의하면 이미지감지부를 관통하는 컨택플러그를 숏트가 발생하지 않도록 측벽절연층으로 절연시킴으로써 리드아웃 회로와 이미지감지부를 연결하는 컨택플러그에서 전기적인 숏트를 방지하는 효과가 있다.
이하, 실시예에 따른 이미지 센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
본 발명은 씨모스 이미지센서에 한정되는 것이 아니며, 포토다이오드가 필요한 이미지센서에 적용이 가능하다.
도 1은 제1 실시예에 따른 이미지센서의 단면도이다.
제1 실시예에 따른 이미지센서는 제1 기판(100)에 형성된 리드아웃 회로(Readout Circuitry)(120)(도 3 참조); 상기 제1 기판(100) 상에 형성된 제1 층간절연층(160)에 상기 리드아웃 회로(120)와 전기적으로 연결되어 형성된 배선(150); 상기 배선(150) 상에 형성된 제2 층간절연층(162); 상기 제2 층간절연층(162) 상에 제1 도전형 전도층(214)과 제2 도전형 전도층(216)을 포함하여 형성된 이미지감지부(Image Sensing Device)(210); 상기 이미지감지부(210)를 관통하는 비아홀에 상기 제1 도전형 전도층(214)과 상기 배선(150)을 연결하여 형성된 컨택플러그(240); 및 상기 제2 도전형 전도층(216)에 대한 비아홀의 측벽에 형성된 측벽절연층(226);을 포함할 수 있다.
상기 이미지감지부(210)는 포토다이오드일 수 있으나 이에 한정되는 것이 아니고 포토게이트, 포토다이오드와 포토게이트의 결합형태 등이 될 수 있다. 한편, 실시예는 포토다이오드가 결정형 반도체층에 형성된 예를 들고 있으나 이에 한정되는 것이 아니며 비정질 반도체층에 형성된 것을 포함한다.
이하, 도 2 내지 도 11을 참조하여 실시예에 따른 이미지센서의 제조방법을 설명한다.
도 2는 배선(150)과 리드아웃 회로(Circuitry)가 형성된 제1 기판(100)의 개 략도이며, 도 3은 도 2의 상세도이다. 이하, 도 3을 기준으로 설명한다.
도 3과 같이, 상기 반도체 기판(100)은 단결정 또는 다결정의 실리콘 기판이며, p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다. 상기 반도체 기판(100)에 소자분리막(110)을 형성하여 액티브영역을 정의하고, 상기 액티브영역에 트랜지스터를 포함하는 리드아웃 회로(120)를 형성한다.
예를 들어, 리드아웃 회로(120)는 트랜스퍼트랜지스터(Tx)(121), 리셋트랜지스터(Rx)(123), 드라이브트랜지스터(Dx)(125), 셀렉트트랜지스터(Sx)(127)를 포함하여 형성할 수 있다. 이후, 플로팅디퓨젼영역(FD)(131) 및 상기 각 트랜지스터에 대한 소스/드레인영역(133, 135, 137)을 포함하는 이온주입영역(130)을 형성할 수 있다. 한편 상기 리드아웃 회로(120)은 3Tr 또는 5Tr 구조에도 적용가능하다.
상기 반도체 기판(100)에 리드아웃 회로(120)를 형성하는 단계는 상기 반도체 기판(100)에 전기접합영역(140)을 형성하는 단계 및 상기 전기접합영역(140) 상부에 상기 배선(150)과 연결되는 제1 도전형 연결영역(147)을 형성하는 단계를 포함할 수 있다.
예를 들어, 상기 전기접합영역(140)은 PN 졍션(junction)(140) 일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 전기접합영역(140)은 제2 도전형 웰(141) 또는 제2 도전형 에피층 상에 형성된 제1 도전형 이온주입층(143), 상기 제1 도전형 이온주입층(143) 상에 형성된 제2 도전형 이온주입층(145)을 포함할 수 있다. 예를 들어, 상기 PN 졍션(junction)(140)은 도 2와 같이 P0(145)/N-(143)/P-(141) Junction 일 수 있으나 이에 한정되는 것은 아니다. 또한, 상기 반도체 기 판(100)은 제2 도전형으로 도전되어 있을 수 있으나 이에 한정되는 것은 아니다.
실시예에 의하면 트랜스퍼 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 이에 따라, 포토다이오드에서 발생한 포토차지(Photo Charge)가 플로팅디퓨젼 영역으로 덤핑됨에 따라 출력이미지 감도를 높일 수 있다.
즉, 상기 리드아웃 회로(120)가 형성된 상기 반도체 기판(100)에 전기접합영역(140)을 형성시킴으로써 트랜스퍼 트랜지스터(Tx)(121) 양단의 소스/드레인 간에 전압차가 있도록 하여 포토차지의 완전한 덤핑이 가능해질 수 있다.
이하, 실시예의 포토차지의 덤핑구조에 대해서 도 2 및 도 3을 참조하여 구체적으로 설명한다.
실시예에서 N+ 졍션인 플로팅디퓨젼(FD)(131) 노드(Node)와 달리, 전기접합영역(140)인 P/N/P 졍션(140)은 인가전압이 모두 전달되지 않고 일정 전압에서 핀치오프(Pinch-off) 된다. 이 전압을 피닝볼티지(Pinning Voltage)이라 부르며 피닝볼티지(Pinning Voltage)는 P0(145) 및 N-(143) 도핑(Doping) 농도에 의존한다.
구체적으로, 포토다이오드(205)에서 생성된 전자는 PNP 졍션(140)으로 이동하게 되며 트랜스퍼 트랜지스터(Tx)(121) 온(On)시, FD(131) 노드로 전달되어 전압으로 변환된다.
P0/N-/P- 졍션(140)의 최대 전압값은 피닝볼티지가 되고 FD(131) Node 최대 전압값은 Vdd-Rx Vth이 되므로, 도 2에 도시된 바와 같이 Tx(131) 양단간 전위차로 인해 차지쉐어링(Charge Sharing) 없이 칩(Chip) 상부의 포토다이오드에서 발생한 전자가 FD(131) Node로 완전히 덤핑(Dumping) 될 수 있다.
즉, 실시예에서 반도체 기판(100)인 실리콘 서브(Si-Sub)에 N+/Pwell Junction이 아닌 P0/N-/Pwell Junction을 형성시킨 이유는 4-Tr APS Reset 동작시 P0/N-/Pwell Junction에서 N-(143)에 + 전압이 인가되고 P0(145) 및 Pwell(141)에는 Ground 전압이 인가되므로 일정전압 이상에서는 P0/N-/Pwell Double Junction이 BJT 구조에서와 같이 Pinch-Off가 발생하게 된다. 이를 Pinning Voltage라고 부른다. 따라서 Tx(121) 양단의 Source/Drain에 전압차가 발생하게 되어 Tx On/Off 동작 시 포토차지가 N-well에서 Tx를 통해 FD로 완전히 덤핑되어 Charge Sharing 현상을 방지할 수 있다.
따라서 기존의 이미지센서에서 단순히 포토다이오드가 N+ Junction으로 연결된 경우와 달리, 실시예에 의하면 새츄레이션(Saturation) 저하 및 감도 하락 등의 문제를 피할 수 있다.
다음으로, 실시예에 의하면 포토다이오드와 리드아웃 회로(120) 사이에 제1 도전형 연결영역(147)을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 저하 및 감도의 하락을 방지할 수 있다.
이를 위해, 실시예는 P0/N-/P- 졍션(140)의 표면에 오믹컨택(Ohmic Contact)을 위한 제1 도전형 연결영역(147)으로서 N+ 도핑영역을 형성할 수 있다. 상기 N+ 영역(147)은 상기 P0(145)를 관통하여 N-(143)에 접촉하도록 형성할 수 있다.
한편, 이러한 제1 도전형 연결영역(147)이 리키지 소스(Leakage Source)가 되는 것을 최소화하기 위해 제1 도전형 연결영역(147)의 폭을 최소화할 수 있다.
이를 위해, 실시예는 제1 메탈컨택(151a) 에치(Etch) 후 플러그 임플란트(Plug Implant)를 진행할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 이온주입패턴(미도시)을 형성하고 이를 이온주입마스크로 하여 제1 도전형 연결영역(147)을 형성할 수도 있다.
즉, 실시예와 같이 컨택(Contact) 형성 부에만 국부적으로 N+ Doping을 한 이유는 다크시그널(Dark Signal)을 최소화하면서 오믹컨택(Ohmic Contact) 형성을 원활히 해 주기 위함이다. 종래기술과 같이, Tx Source 부 전체를 N+ Doping 할 경우 기판표면 댕글링본드(Si Surface Dangling Bond)에 의해 Dark Signal이 증가할 수 있다.
다음으로, 상기 제1 기판(100) 상에 제1 층간절연층(160)을 형성하고, 배선(150)을 형성할 수 있다. 상기 배선(150)은 제1 메탈컨택(151a), 제1 메탈(151), 제2 메탈(152), 제3 메탈(153)을 포함할 수 있으나 이에 한정되는 것은 아니다.
이후, 상기 배선(150) 상에 제2 층간절연층(162)을 형성한다. 예를 들어, 산화막 또는 질화막 등의 절연층으로 제2 층간절연층(162)을 형성할 수 있다. 상기 제2 층간절연층(162)은 제1 기판(100)과 이미지감지부(210)가 형성된 제2 기판(미도시)의 본딩력을 증대시킬 수 있다.
다음으로, 도 4와 같이 상기 제2 층간절연층(162) 상에 제1 도전형 전도층(214)과 제2 도전형 전도층(216)을 포함하는 이미지감지부(Image Sensing Device)(210)를 형성한다.
예를 들어, 제2 기판(미도시)의 결정형 반도체층(crystalline semiconductor layer)에 N-층(214), P+층(216)을 포함하는 포토다이오드를 형성할 수 있다. 또한, 오믹컨택을 위해 N+층(212)을 더 포함할 수 있다. 실시예는 상기 제1 도전형 전도층(214)의 두께가 상기 제2 도전형 전도층(216)의 두께보다 두껍게 형성됨으로써 차지 스토링 커패시티를 증가시킬 수 있다. 즉, N-층(214)을 더 두껍게 형성하여 면적을 확장시킴으로써 광전자를 저장할 수 있는 커패시티(capacity)를 향상시킬 수 있다.
이후, 상기 이미지감지부(210)를 픽셀별로 분리하는 식각공정을 진행하여 픽셀간 절연층(250)으로 픽셀간 식각된 부분을 채워 픽셀별로 분리할 수 있다. 이러한 픽셀간 절연층(250)은 컨택플러그(240)가 형성된 후에 진행될 수도 있다.
다음으로, 도 5와 같이 이미지감지부 상에 제1 절연층(222)을 형성하고 제1 비아홀(H1)(도 6 참조)을 형성하기 위한 감광막 패턴(310)을 형성한다. 예를 들어, 산화막 또는 질화막으로 제1 절연층(222)을 형성할 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 6과 같이 상기 이미지감지부(210)의 제2 도전형 전도층(216)을 일부 제거하는 제1 비아홀(H1)을 형성한다. 예를 들어, 상기 감광막 패턴을 식각 마스크로 하여 P+층(216)을 일부 제거하여 N-층(214)을 노출시키는 제1 비아홀(H1)을 형성할 수 있다. 상기 제1 비아홀(H1)은 제2 도전형 전도층(216) 보다는 깊게 형성되되 고농도 제1 도전형 전도층(212) 보다는 낮게 형성될 수 있다.
다음으로, 도 7과 같이 상기 감광막 패턴(310)을 제거하고, 도 8과 같이 상기 제2 도전형 전도층(216)의 측벽에 측벽절연층(226)을 형성한다.
예를 들어, 상기 제1 비아홀(H1)에 제2 절연층(230)을 형성한다. 실시 예에서는 제1 절연층(222)상에 제1 산화막을(232) 형성하고, 상기 제1 산화막(232)상에 질화막(234)을 형성하고, 상기 질화막(234)상에 제2 산화막(236)을 형성하여 제2 절연층(230)을 형성한다.
이후, 상기 제2 절연층(230)을 에치백 등에 의한 전면식각에 의해 제2 도전형 전도층(216)의 측벽에 측벽절연층(226)을 형성할 수 있다.
상기 측벽절연층(226)을 형성함으로써, 이미지감지부를 관통하는 컨택플러그(240)는 상기 이미지 감지부(210)의 제1 도전형 전도층(214)에만 연결되어 제3 메탈(150)을 통해 리드아웃 회로(120)로 전자를 전달할 수 있으며, 상기 리드아웃 회로와 이미지감지부를 연결하는 컨택플러그에서 전기적인 숏트를 방지할 수 있다.
다음으로, 도 9와 같이 상기 측벽절연층(226)을 식각마스크로 상기 제1 비아홀과 연결되어 상기 배선(150)을 노출하는 제2 비아홀(H2)을 형성한다. 예를 들어, 상기 이미지감지부(210)를 관통하고 상기 제2 층간절연층(162)을 관통하여 상기 배선(150)의 상측을 노출하는 제2 비아홀(H2)을 형성할 수 있다.
다음으로, 도 10과 같이 상기 제2 비아홀(H2)에 상기 제1 도전형 전도층(214)과 상기 배선(150)을 연결하는 컨택플러그(240)를 형성할 수 있다. 예를 들어, 텅스텐(W), 티타늄(Ti) 등의 금속에 의해 제2 비아홀(H2)을 메우는 컨택플러그(240)를 형성할 수 있다.
다음으로, 도 11과 같이 상기 컨택플러그(240)에 대해 평탄화 공정을 진행하여 제2 비아홀(H2) 내에만 컨택플러그(240)가 존재하게 할 수 있다. 이후, 상기 제2 도전형 전도층(216)과 연결되는 그라운드라인(미도시) 공정을 진행할 수 있다.
이와 같이, 실시예에 따르면 이미지감지부를 관통하는 컨택플러그를 숏트가 발생하지 않도록 측벽절연층으로 절연시킴으로써 리드아웃 회로와 이미지감지부를 연결하는 컨택플러그에서 전기적인 숏트를 방지할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 이미지 센서의 단면도.
도 2 내지 도 11은 실시예에 따른 이미지센서의 제조방법의 공정단면도.

Claims (16)

  1. 제1 기판에 형성된 리드아웃 회로(Readout Circuitry);
    상기 제1 기판 상에 형성된 제1 층간절연층에 상기 리드아웃 회로와 전기적으로 연결되어 형성된 배선;
    상기 배선 상에 형성된 제2 층간절연층;
    상기 제2 층간절연층 상에 제1 도전형 전도층과 제2 도전형 전도층을 포함하여 형성된 이미지감지부(Image Sensing Device);
    상기 이미지감지부를 관통하는 비아홀에 상기 제1 도전형 전도층과 상기 배선을 연결하여 형성된 컨택플러그; 및
    상기 제2 도전형 전도층에 대한 비아홀의 측벽에 형성된 측벽절연층;을 포함하는 것을 특징으로 하는 이미지센서.
  2. 제1항에 있어서,
    상기 측벽절연층은 상기 제2 도전형 전도층과 상기 컨택플러그 사이에 형성된 것을 특징으로 하는 이미지센서.
  3. 제1 항에 있어서,
    상기 제1 기판에 상기 리드아웃 회로와 전기적으로 연결되는 전기접합영역을 더 포함하는 것을 특징으로 하는 이미지센서.
  4. 제3 항에 있어서,
    상기 전기접합영역은,
    상기 제1 기판에 형성된 제1 도전형 이온주입영역; 및
    상기 제1 도전형 이온주입영역 상에 형성된 제2 도전형 이온주입영역;을 포함하는 것을 특징으로 하는 이미지센서.
  5. 제3 항에 있어서,
    상기 리드아웃회로는 트랜지스터 양측의 소스 및 드레인의 전압차(Potential Difference)가 있는 것을 특징으로 하는 이미지센서.
  6. 제3 항에 있어서,
    상기 전기접합영역과 상기 배선 사이에 형성된 제1 도전형 연결영역을 더 포함하는 것을 특징으로 하는 이미지센서.
  7. 제6 항에 있어서,
    상기 제1 도전형 연결영역은 상기 전기접합영역 상부에 상기 배선과 전기적으로 연결되어 형성된 것을 특징으로 하는 이미지센서.
  8. 제7 항에 있어서,
    상기 제1 도전형 연결영역은 상기 전기접합영역 일측에 상기 배선과 전기적으로 연결되어 형성된 것을 특징으로 하는 이미지센서.
  9. 제1 기판에 리드아웃 회로(Readout Circuitry)를 형성하는 단계;
    상기 제1 기판상에 제1 층간절연층을 형성하고, 상기 리드아웃 회로와 전기적으로 연결되는 배선을 상기 제1 층간절연층에 형성하는 단계;
    상기 배선 상에 제2 층간절연층을 형성하는 단계;
    상기 제2 층간절연층 상에 제1 도전형 전도층과 제2 도전형 전도층을 포함하는 이미지감지부(Image Sensing Device)를 형성하는 단계;
    상기 이미지감지부 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층와 이미지감지부의 제2 도전형 전도층을 일부 제거하여 제1 비아홀을 형성하는 단계;
    상기 제1 비아홀이 형성된 제1 절연층 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층을 전면식각하여 제2 도전형 전도층의 측벽에 측벽절연층을 형성하는 단계;
    상기 측벽절연층을 식각마스크로 상기 제1 비아홀과 연결되어 상기 배선을 노출하는 제2 비아홀을 형성하는 단계; 및
    상기 제2 비아홀에 상기 제1 도전형 전도층과 상기 배선을 연결하는 컨택플러그를 형성하는 단계;를 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  10. 제9 항에 있어서,
    상기 제2 절연층은 제1 산화막, 질화막 및 제2 산화막을 각각 적층하여 형성하는 것을 특징으로 하는 이미지센서의 제조방법.
  11. 제9 항에 있어서,
    상기 제1 기판에 상기 리드아웃 회로와 전기적으로 연결되는 전기접합영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  12. 제11 항에 있어서,
    상기 전기접합영역을 형성하는 단계는
    상기 제1 기판에 제1 도전형 이온주입영역을 형성하는 단계; 및
    상기 제1 도전형 이온주입영역 상에 제2 도전형 이온주입영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  13. 제11 항에 있어서,
    상기 리드아웃회로는 트랜지스터 양측의 소스 및 드레인의 전압차(Potential Difference)가 있는 것을 특징으로 하는 이미지센서의 제조방법.
  14. 제11 항에 있어서,
    상기 전기접합영역과 상기 배선 사이에 제1 도전형 연결영역을 형성하는 단 계를 더 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  15. 제14 항에 있어서,
    상기 제1 도전형 연결영역은 상기 전기접합영역 상부에 상기 배선과 전기적으로 연결되어 형성하는 것을 특징으로 하는 이미지센서의 제조방법.
  16. 제14 항에 있어서,
    상기 제1 도전형 연결영역은 상기 전기접합영역 일측에 상기 배선과 전기적으로 연결되어 형성하는 것을 특징으로 하는 이미지센서의 제조방법.
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