KR101033351B1 - 이미지센서 및 그 제조방법 - Google Patents
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Abstract
실시예에 따른 이미지센서는, 반도체 기판 상에 형성된 배선 및 층간절연층; 상기 층간절연층 상에 형성되고 제1 도핑층 및 제2 도핑층이 적층된 이미지 감지부; 상기 이미지 감지부 및 상기 층간절연층을 관통하여 상기 배선을 노출시키는 비아홀; 상기 배선과 연결되도록 상기 층간절연층에 대응하는 상기 비아홀의 측벽 및 바닥면에 형성된 금속패턴; 및 상기 금속패턴과 연결되도록 상기 제1 도핑층에 대응하는 상기 비아홀의 측벽에 형성된 실리사이드 패턴을 포함한다.
이미지센서, 포토다이오드, 실리사이드
Description
실시예는 이미지센서에 관한 것이다.
이미지센서는 광학적 영상(Optical Image)을 전기 신호로 변환시키는 반도체 소자로서, 크게 전하결합소자(charge coupled device:CCD) 이미지센서와 씨모스(Complementary Metal Oxide Silicon:CMOS) 이미지센서(CIS)로 구분된다.
씨모스 이미지센서는 빛 신호를 받아서 전기신호로 바꾸어 주는 포토다이오드(Photo diode) 영역과 이 전기 신호를 처리하는 트랜지스터 영역이 수평으로 배치되는 구조이다.
상기와 같은 수평형 이미지센서는 포토다이오드 영역과 트랜지스터 영역이 반도체 기판에 수평으로 배치되어 제한된 면적 하에서 광감지 부분(이를 통상 "Fill Factor"라고 한다)을 확장시키는데에 한계가 있다.
이를 극복하기 위한 대안 중 하나로 포토다이오드를 비정질 실리콘(amorphous Si)으로 증착하거나, 웨이퍼 대 웨이퍼 본딩(Wafer-to-Wafer Bonding) 등의 방법으로 회로영역(Circuitry)은 실리콘 기판(Si Substrate)에 형성 시키고, 포토다이오드는 리드아웃 서킷 상부에 형성시키는 시도(이하 "3차원 이미지센서"라고 칭함)가 이루어지고 있다. 포토다이오드와 회로영역은 배선(Metal line)을 통해 연결된다.
하지만 웨이퍼 대 웨이퍼 본딩의 경우 웨이퍼의 본딩면이 균일하지 않으므로 본딩력이 저하될 수 있다. 이것은 상기 포토다이오드와 회로영역을 연결하기 위한 배선이 층간절연막 표면으로 노출되어 있기 때문에 상기 층간절연막이 불균일한 표면 프로파일을 가지므로 상기 층간절연막 상에 형성되는 포토다이오드와의 본딩력이 저하될 수 있다.
또한, 금속물질로 형성된 상기 배선과 상기 포토다이오드 사이의 저항차이가 심하여 광전하의 전달이 감소하여 전기적 특성이 저하될 수 있다.
실시예에서는 수직형의 포토다이오드를 채용하면서 포토다이오드와 배선 사이에 실리사이드 패턴을 형성함으로써 광전하의 손실을 최소화하여 배선 구조의 전기적 특성을 향상시킬 수 있는 이미지센서 및 그 제조방법을 제공한다.
실시예에 따른 이미지센서는, 반도체 기판 상에 형성된 배선 및 층간절연층; 상기 층간절연층 상에 형성되고 제1 도핑층 및 제2 도핑층이 적층된 이미지 감지부; 상기 이미지 감지부 및 상기 층간절연층을 관통하여 상기 배선을 노출시키는 비아홀; 상기 배선과 연결되도록 상기 층간절연층에 대응하는 상기 비아홀의 측벽 및 바닥면에 형성된 금속패턴; 및 상기 금속패턴과 연결되도록 상기 제1 도핑층에 대응하는 상기 비아홀의 측벽에 형성된 실리사이드 패턴을 포함한다.
실시예에 따른 이미지센서의 제조방법은, 반도체 기판 상에 배선을 포함하는 층간절연층을 형성하는 단계; 상기 층간절연층 상에 제1 도핑층 및 제2 도핑층이 적층된 이미지 감지부를 본딩하는 단계; 상기 이미지 감지부 및 상기 층간절연층을 관통하여 상기 배선을 노출시키는 비아홀을 형성하는 단계; 상기 제2 도핑층은 노출시키고 상기 배선과 상기 제1 도핑층이 전기적으로 연결되도록 상기 제1 도핑층 및 층간절연층에 대응하는 상기 비아홀의 측벽 및 바닥면에 금속패턴을 형성하는 단계; 및 상기 금속패턴에 대한 어닐링 공정을 진행하여 상기 제1 도핑층의 측벽에 실리사이드 패턴을 형성하는 단계를 포함한다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면, 수직형 포토다이오드를 채용하면서 상기 포토다이오드의 측벽에 선택적으로 실리사이드 패턴이 형성되어 배선과의 접촉저항을 낮출 수 있다. 따라서 상기 포토다이오드에서 생성된 광전자를 보다 효율적인 전기적 신호로 변환시킬 수 있다.
실시예에 따른 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
실시예는 씨모스 이미지센서에 한정되는 것이 아니며, CCD 이미지센서 등 포토다이오드가 필요한 모든 이미지센서에 적용이 가능하다.
도 10은 실시예에 따른 이미지센서의 단면도이다.
실시예에 따른 이미지센서는, 반도체 기판(100) 상에 형성된 배선(150) 및 층간절연층(160); 상기 층간절연층(160) 상에 형성되고 제1 도핑층(210) 및 제2 도핑층(220)이 적층된 이미지 감지부(200); 상기 이미지 감지부(200) 및 상기 층간절 연층(160)을 관통하여 상기 배선(150)을 노출시키는 비아홀(230); 상기 배선(150)과 연결되도록 상기 층간절연층(160)에 대응하는 상기 비아홀(230)의 측벽 및 바닥면에 형성된 금속패턴(245); 및 상기 금속패턴(245)과 연결되도록 상기 제1 도핑층(210)에 대응하는 상기 비아홀(230)의 측벽에 형성된 실리사이드 패턴(250)을 포함한다.
상기 금속패턴(245) 및 실리사이드 패턴(250)의 표면에는 배리어 패턴(265)이 형성되어 상기 금속패턴(245) 및 실리사이드 패턴(250)의 표면을 보호할 수 있다.
예를 들어, 상기 금속패턴(245)은 코발트(Co), 니켈(Ni) 또는 타이타늄(Ti)으로 형성되고, 상기 배리어 패턴(265)은 Ti/TiN 또는 TiN으로 형성될 수 있다.
상기 실리사이드 패턴(250)은 상기 금속패턴(245)에 대한 어닐링 공정을 통해 형성되어 코발트 실리사이드, 니켈 실리사이드 및 타이타늄 실리사이드 중 어느 하나로 형성될 수 있다.
또한, 상기 실리사이드 패턴(250) 및 상기 금속패턴(245)과 연결되도록 상기 비아홀 내부에 컨택 플러그가 형성될 수 있다.
실시예에 따른 이미지센서는 상기 이미지 감지부(200)의 제1 도핑층(210) 측벽에만 실리사이드 패턴(250)이 형성되어 있다. 따라서 상기 실리사이드 패턴(250)에 의하여 상기 이미지 감지부(200)와 배선(150)의 전기적 저항을 감소시킴으로써 상기 이미지 감지부(200)에서 생성된 광전자 전달효율을 향상시킬 수 있다.
도 10의 도면 부호 중 미설명 도면부호는 이하 제조방법에서 설명하기로 한 다
이하, 도 1 내지 도 10을 참조하여 실시예에 따른 이미지센서의 제조방법을 설명한다. 도 2는 도 1에 도시된 리드아웃 회로의 상세도이다.
도 1 및 도 2을 참조하여, 리드아웃 회로(circuitry)(120)가 형성된 반도체 기판(100) 상에 배선(150) 및 층간절연층(160)이 형성된다.
상기 반도체 기판(100)은 단결정 또는 다결정의 실리콘기판이며, p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다. 상기 반도체 기판(100)에 소자분리막(110)을 형성하여 액티브영역을 정의하고, 상기 액티브영역에 트랜지스터를 포함하는 리드아웃 회로(120)를 형성한다. 예를 들어, 리드아웃 회로(120)는 트랜스퍼트랜지스터(Tx)(121), 리셋트랜지스터(Rx)(123), 드라이브트랜지스터(Dx)(125), 셀렉트트랜지스터(Sx)(127)를 포함하여 형성할 수 있다. 이후, 플로팅디퓨젼영역(FD)(131), 상기 각 트랜지스터에 대한 소스/드레인영역(133, 135, 137)을 포함하는 이온주입영역(130)을 형성할 수 있다. 한편 상기 리드아웃 회로(120)은 3Tr 또는 5Tr 구조에도 적용가능하다.
상기 반도체 기판(100)에 리드아웃 회로(120)를 형성하는 단계는 상기 반도체 기판(100)에 전기접합영역(140)을 형성하는 단계 및 상기 전기접합영역(140) 상부에 상기 금속배선(150)과 연결되는 제1 도전형 연결영역(147)을 형성하는 단계를 포함할 수 있다.
예를 들어, 상기 전기접합영역(140)은 PN 졍션(junction)(140) 일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 전기접합영역(140)은 제2 도전형 웰(141) 또는 제2 도전형 에피층 상에 형성된 제1 도전형 이온주입층(143), 상기 제1 도전형 이온주입층(143) 상에 형성된 제2 도전형 이온주입층(145)을 포함할 수 있다. 예를 들어, 상기 PN 졍션(junction)(140)은 P0(145)/N-(143)/P-(141) Junction 일 수 있으나 이에 한정되는 것은 아니다. 상기 반도체 기판(100)은 제2 도전형으로 도전되어 있을 수 있으나 이에 한정되는 것은 아니다.
실시예에 의하면 트랜스터 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 이에 따라, 포토다이오드에서 발생한 포토차지(Photo Charge)가 플로팅디퓨젼 영역으로 덤핑됨에 따라 출력이미지 감도를 높일 수 있다.
즉, 실시예는 상기 리드아웃 회로(120)가 형성된 반도체 기판(100)에 전기접합영역(140)을 형성시킴으로써 트랜스퍼 트랜지스터(Tx)(121) 양단의 소스/드레인 간에 전압차가 있도록 하여 포토차지의 완전한 덤핑이 가능해질 수 있다.
이하, 도 2 및 도 3을 참조하여 실시예의 포토차지의 덤핑구조에 대해서 구체적으로 설명한다.
실시예에서 N+ 졍션인 플로팅디퓨젼(FD)(131) 노드(Node)와 달리, 전기접합영역(140)인 P/N/P 졍션(140)은 인가전압이 모두 전달되지 않고 일정 전압에서 핀치오프(Pinch-off) 된다. 이 전압을 피닝볼티지(Pinning Voltage)이라 부르며 피닝볼티지(Pinning Voltage)는 P0(145) 및 N-(143) 도핑(Doping) 농도에 의존한다.
구체적으로, 포토다이오드(210)에서 생성된 전자는 PNP 졍션(140)으로 이동 하게 되며 트랜스퍼 트랜지스터(Tx)(121) 온(On)시, FD(131) 노드로 전달되어 전압으로 변환된다.
P0/N-/P- 졍션(140)의 최대 전압값은 피닝볼티지가 되고 FD(131) Node 최대 전압값은 Vdd-Rx Vth이 되므로, Tx(131) 양단간 전위차로 인해 차지쉐어링(Charge Sharing) 없이 칩(Chip) 상부의 포토다이오드에서 발생한 전자가 FD(131) Node로 완전히 덤핑(Dumping) 될 수 있다.
즉, 실시예에서 반도체 기판(100)인 실리콘 서브(Si-Sub)에 N+/Pwell Junction이 아닌 P0/N-/Pwell Junction을 형성시킨 이유는 4-Tr APS Reset 동작시 P0/N-/Pwell Junction에서 N-(143)에 + 전압이 인가되고 P0(145) 및 Pwell(141)에는 Ground 전압이 인가되므로 일정전압 이상에서는 P0/N-/Pwell Double Junction이 BJT 구조에서와 같이 Pinch-Off 발생하게 된다. 이를 Pinning Voltage라고 부른다. 따라서 Tx(121) 양단의 Source/Drain에 전압차가 발생하게 되어 Tx On/Off 동작 시 Charge Sharing 현상을 방지할 수 있다.
따라서 종래기술과 같이 단순히 포토다이오드가 N+ Junction으로 연결된 경우와 달리, 실시예에 의하면 새츄레이션(Saturation) 저하 및 감도 하락 등의 문제를 피할 수 있다.
다음으로, 실시예에 의하면 포토다이오드와 리드아웃 회로 사이에 제1 도전형 연결영역(147)을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 저하 및 감도의 하락을 방지할 수 있다.
이를 위해, 제1 실시예는 P0/N-/P- 졍션(140)의 표면에 오믹컨택(Ohmic Contact)을 위한 제1 도전형 연결영역(147)을 형성할 수 있다. 상기 N+ 영역(147)은 상기 P0(145)를 관통하여 N-(143)에 접촉하도록 형성할 수 있다.
한편, 이러한 제1 도전형 연결영역(147)이 리키지 소스(Leakage Source)가 되는 것을 최소화하기 위해 제1 도전형 연결영역(147)의 폭을 최소화할 수 있다.
이를 위해, 실시예는 제1 메탈컨택(151a) 에치(Etch) 후 플러그 임플란트(Plug Implant)를 진행할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 이온주입패턴(미도시)을 형성하고 이를 이온주입마스크로 하여 제1 도전형 연결영역(147)을 형성할 수도 있다.
즉, 제1 실시예와 같이 컨택(Contact) 형성 부에만 국부적으로 N+ Doping을 한 이유는 다크시그널(Dark Signal)을 최소화하면서 오믹컨택(Ohmic Contact) 형성을 원활히 해 주기 위함이다. 종래기술과 같이, Tx Source 부 전체를 N+ Doping 할 경우 기판표면 댕글링본드(Si Surface Dangling Bond)에 의해 Dark Signal이 증가할 수 있다.
도 4는 리드아웃 회로에 대한 다른 구조를 도시한 것이다. 도 4에 도시된 바와 같이, 상기 전기접합영역(140)의 일측에 제1 도전형 연결영역(148)이 형성될 수 있다.
도 4를 참조하여, P0/N-/P- Junction(140)에 Ohmic Contact을 위한 N+ 연결영역(148)을 형성할 수 있는데, 이때 N+ 연결영역(148) 및 M1C Contact(151a) 형성공정은 리키지 소스(Leakage Source)가 될 수 있다. 왜냐하면, P0/N-/P- Junction(140)에 Reverse Bias가 인가된 채로 동작하므로 기판 표면(Si Surface)에 전기장(EF)이 발생할 수 있다. 이러한 전기장 내부에서 Contact 형성 공정 중에 발생하는 결정결함은 리키지 소스가 된다.
또한, N+ 연결영역(148)을 P0/N-/P- Junction(140) 표면에 형성시킬 경우 N+/P0 Junction(148/145)에 의한 E-Field가 추가되므로 이 역시 리키지 소스(Leakage Source)가 될 수 있다.
즉, P0 층으로 도핑(Doping)되지 않고 N+ 연결영역(148)으로 이루어진 Active 영역에 제1 컨택플러그(151a)를 형성하고, 이를 N- Junction(143)과 연결시키는 Layout을 제시한다.
그러면 상기 반도체 기판(100) 표면의 E-Field가 발생하지 않게 되고 이는 3차원 집적(3-D Integrated) CIS의 암전류(Dark Current) 감소에 기여할 수 있다.
그 다음으로, 상기 제1 기판(100) 상에 상기 배선(150) 및 층간절연층(160)을 형성할 수 있다. 상기 배선(150)은 제1 메탈컨택(151a), 제1 메탈(M1)(151), 제2 메탈(M2)(152), 제3 메탈(M3)(153)을 포함할 수 있으나 이에 한정되는 것은 아니다. 상기 제3 메탈(153)를 형성한 후 상기 제3 메탈(153)이 노출되지 않도록 절연막을 증착한 후 평탄화 공정을 진행하여 층간절연층(160)을 형성할 수 있다. 즉, 상기 배선(150)은 상기 층간절연층(160)의 내부에 형성되어 노출되지 않는다. 따라서, 상기 반도체 기판(100) 상에는 균일한 표면 프로파일을 가지는 상기 층간절연층(160)의 표면이 노출된다.
다시 도 1을 참조하여, 층간절연층(160) 상에 이미지 감지부(200)가 형성된 다. 상기 이미지 감지부(200)는 제1 도핑층(N-)(210) 및 제2 도핑층(P+)(220)으로 이루어져 PN접합의 포토다이오드 구조를 가질 수 있다.
예를 들어, 상기 이미지 감지부(200)는 결정형 구조의 p형 캐리어 기판(미도시) 내부에 N형 불순물(N-) 및 P형 불순물(P+)을 차례로 이온주입하여 제1 도핑층(210) 및 제2 도핑층(220)이 적층된 구조로 형성될 수 있다. 추가적으로 상기 제1 도핑층(210)의 하측에 고농도의 N형 불순물(N+)을 이온주입하여 오믹컨택층(미도시)을 형성할 수 있다. 상기 오믹컨택층은 상기 이미지 감지부(200)와 배선(150)의 접촉저항을 낮출 수 있다.
실시예에서 상기 제1 도핑층(210)은 상기 제2 도핑층(220)보다 넓은 영역을 가지도록 형성될 수 있다. 그러면 공핍영역이 확장되어 광전자의 생성을 증가시킬 수 있다.
다음으로, 상기 층간절연층(160)의 상부로 상기 캐리어 기판(미도시)의 제1 도핑층(210)을 위치시킨 후 본딩공정을 진행하여 상기 반도체 기판(100)과 상기 캐리어 기판을 결합시킨다. 이후, 상기 층간절연층(160) 상에 본딩된 상기 이미지 감지부(200)가 노출되도록 수소층(미도시)이 형성된 캐리어 기판을 클리빙 공정에 의하여 제거하여 상기 제2 도핑층(220)의 표면을 노출시킨다.
따라서, 상기 이미지 감지부(200)가 리드아웃 회로(120) 상측에 형성되어 필팩터를 높이고, 이미지 감지부(200)의 디펙트를 방지할 수 있다. 또한, 균일한 표면 프로파일을 가지는 상기 층간절연층(160) 상에 상기 이미지 감지부(200)가 본딩되므로 물리적으로 본딩력이 향상될 수 있다.
도 5를 참조하여, 상기 이미지 감지부(200) 및 층간절연층(160)을 관통하는 비아홀(230)이 형성된다. 상기 비아홀(230)은 딥비아홀로서 픽셀별로 형성된 제3 메탈(153)의 표면을 노출시킬 수 있다. 도시되지는 않았지만, 상기 비아홀(230)은 상기 제3 메탈(153)에 대응하는 상기 이미지 감지부(200)의 표면을 노출시키는 마스크 패턴을 형성한 후 상기 마스크 패턴을 식각마스크로 사용하여 상기 이미지 감지부(200) 및 층간절연층(160)을 식각하여 형성될 수 있다.
도 6을 참조하여, 상기 비아홀(230)을 포함하는 이미지 감지부(200) 상에 금속층(240) 및 배리어층(260)이 형성된다. 상기 금속층(240) 및 배리어층(260)은 상기 비아홀(230) 및 이미지 감지부(200)의 단차를 따라 형성될 수 있다.
상기 금속층(240)은 상기 이미지 감지부(200)의 표면을 실리사이드화(silicide) 시키기 위한 것이다. 예를 들어, 상기 금속층(240)은 코발트(Co), 니켈(Ni) 및 타이타늄(Ti)을 포함하는 금속물질로 형성될 수 있다. 상기 금속층(240)은 상기 비아홀(230)을 포함하는 이미지 감지부(200) 상에 얇은 막형태로 형성되어 상기 이미지 감지부(200) 및 비아홀(230)의 단차를 따라 형성되므로 상기 이미지 감지부(200), 층간절연층(160) 및 제3 메탈(153)의 표면을 따라 전체적으로 형성될 수 있다.
상기 배리어층(260)은 상기 금속층(240)의 산화를 방지하기 위한 것으로 상기 금속층(240)의 표면을 따라 형성될 수 있다. 예를 들어, 상기 배리어층(260)은 Ti/TiN 또는 TiN막으로 형성될 수 있다. 상기 배리어층(260)은 상기 금속층(240)이 산화되기전 증착될 필요가 있으므로 상기 금속층(240)과 인-시튜(Insitu) 공정에 의하여 연속적으로 형성될 수 있다.
도 7을 참조하여, 상기 금속층(240) 및 배리어층(260)이 형성된 상기 비아홀(230) 내부에 캡핑 패턴(300)이 형성된다. 상기 캡핑 패턴(300)은 상기 제1 도핑층(210)의 높이에 대응하는 높이를 가지도록 상기 비아홀(230) 내부에 형성될 수 있다. 또는 상기 캡핑 패턴(300)은 상기 제1 도핑층(210)보다 낮은 높이를 가지도록 상기 비아홀(230) 내부에 형성될 수 있다. 예를 들어, 상기 캡핑 패턴(300)은 포토레지스트, 산화막 및 질화막을 포함하는 절연성물질로 형성될 수 있다.
도 8을 참조하여, 상기 비아홀(230) 내부에 금속패턴(245) 및 배리어 패턴(265)이 형성된다. 상기 금속패턴(245) 및 배리어 패턴(265)은 상기 캡핑 패턴(300)을 식각마스크로 하는 식각공정을 진행하여 형성될 수 있다. 상기 비아홀(230) 내부에 형성된 상기 캡핑 패턴(300)이 상기 제1 도핑층(210)과 동일한 높이 또는 낮은 높이로 형성되어 있으므로 식각공정을 통하여 상기 캡핑 패턴(300)에 의하여 노출된 상기 금속층(240) 및 배리어층(260)을 제거하면 상기 제1 도핑층(210)에 대응하는 상기 비아홀(230) 측벽에만 상기 금속패턴(245) 및 배리어 패턴(265)이 남아있게 된다.
따라서, 상기 금속패턴(245) 및 배리어 패턴(265)은 상기 제1 도핑층(210)에 대응하는 상기 비아홀(230) 내부에만 형성되어 상기 제2 도핑층(220)에 대응하는 상기 비아홀(230) 측벽은 노출될 수 있다. 또는 상기 금속패턴(245) 및 상기 배리어 패턴(265)은 상기 제1 도핑층(210) 보다 낮은 높이로 형성되어 상기 제2 도핑층(220) 및 상기 제1 도핑층(210)의 일부에 대응하는 상기 비아홀(230)의 측벽도 노출될 수 있다.
상기 금속패턴(245) 및 배리어 패턴(265) 형성 후 상기 캡핑 패턴(300)은 애싱공정을 통하여 제거될 수 있다.
상기와 같이 비아홀(230) 내부에 형성된 금속패턴(245) 및 배리어 패턴(265)이 제2 도핑층(220)에는 연결되지 않고 제1 도핑층(210)에만 선택적으로 연결되어 상기 제1 도핑층(210)은 상기 금속패턴(245)을 통해 상기 제3 메탈(153)과 전기적으로 연결될 수 있다.
도 9를 참조하여, 상기 제1 도핑층(210)과 상기 배리어 패턴(265) 사이에 실리사이드 패턴(250)이 형성된다. 예를 들어, 상기 실리사이드 패턴(250)은 코발트 실리사이드, 니켈 실리사이드 및 타이타늄 실리사이드 중 어느 하나일 수 있다.
상기 실리사이드 패턴(250)은 어닐링 공정(Anneal) 통해 형성될 수 있다. 상기 금속패턴(245)이 형성된 이미지 감지부(200)에 대하여 어닐링 공정을 진행하면 상기 금속패턴(245)과 실리콘으로 형성된 이미지 감지부(200)가 반응을 일으켜 실리사이드 패턴(250)으로 변형될 수 있다. 예를 들어, 상기 어닐링 공정은 400~1000℃의 온도에서 적어도 한번 이상 진행될 수 있다. 즉 1차 어닐링 공정은 300~500℃에서 진행되고 2차 어닐링 공정은 600~1000℃에서 진행되어 상기 실리사이드 패턴(250)이 형성될 수 있다.
상기 어닐링 공정을 통해 상기 금속패턴(245)과 상기 이미지 감지부(200)가 접하는 계면에 실리사이드 패턴(250)이 되고 상기 층간절연층(160) 및 제3 메탈(153)과 접하는 금속 패턴(245)은 그대로 남아있게 된다.
따라서, 상기 이미지 감지부(200)와 접하는 영역에만 실리사이드 패턴(250)이 형성되므로 상기 이미지 감지부(200)와 접하는 영역에만 실리사이드 패턴(250)이 형성된다. 이에 따라서, 상기 이미지 감지부(200)와 배선(150)의 접촉저항을 낮출 수 있다.
상기 실리사이드 패턴(250)은 비저항이 작을 뿐만 아니라 열적, 화학적으로 안정된 특성을 보이기 때문에 이미지센서의 고속동작, 저소비 전력 및 고집적을 달성할 수 있다. 즉, 상기 실리사이드 패턴(250)에 의하여 상기 이미지 감지부(200)와 상기 배선(150)의 저항 단차를 최대한 줄일 수 있어 전기적 특성을 향상시킴으로써 상기 이미지 감지부(200)에서 생성된 광전자를 보다 효율적으로 상기 리드아웃 회로로 전달할 수 있다.
도 10을 참조하여, 상기 비아홀(230)의 내부에 컨택 플러그(270)가 형성된다. 상기 컨택 플러그(270)는 상기 배리어 패턴(265)과 동일한 높이로 형성될 수 있다. 또는 상기 컨택 플러그(270)는 상기 배리어 패턴(265) 보다 낮은 높이로 형성될 수도 있다.
상기 컨택 플러그(270)는 상기 비아홀(230)의 내부에 금속물질을 채운 후 선택적 식각공정을 진행하여 상기 제2 도핑층(220)에 대응하는 상기 비아홀(230)의 측벽은 노출시키고 상기 제1 도핑층(210)에 대응하는 상기 비아홀(230) 내부에 형성될 수 있다.
상기와 같이 비아홀(230) 내부에 컨택 플러그(270)가 상기 제2 도핑층(220)이 노출되도록 형성되어 상기 이미지 감지부(200)와 상기 배선(150)은 전기적으로 연결될 수 있다. 즉, 상기 실리사이드 패턴(250), 배리어 패턴(265) 및 컨택 플러그(270)가 상기 제1 도핑층(210)에만 전기적으로 연결되어 있으므로 상기 이미지 감지부(200)에서 생성된 광전하는 상기 컨택 플러그(270) 및 실리사이드 패턴(250)를 통해 상기 배선(150)으로 전달될 수 있다. 특히, 상기 이미지 감지부(200)와 상기 컨택 플러그(270) 사이에는 실리사이드 패턴(250)이 형성되어 있으므로, 상기 이미지 감지부(200)와 상기 컨택 플러그(270) 사이의 저항차를 최대한 감소시켜 전기적 특성을 향상시킬 수 있다. 이에 따라 상기 이미지 감지부(200)에서 생성된 광전하 전달효율이 향상될 수 있다.
도시되지는 않았지만, 상기 이미지 감지부(200) 상에는 상기 제2 도핑층(220)으로 그라운드 전압을 인가하기 위한 상부 전극이 선택적으로 형성될 수 있다. 또한, 상기 이미지 감지부(200)에는 선택적으로 STI 공정에 의하여 픽셀분리막이 형성되어 상기 이미지 감지부(200)를 픽셀별로 분리할 수 있다. 또한, 상기 이미지 감지부(200) 상에는 컬러필터 및 마이크로 렌즈가 형성될 수 있다.
이상에서 설명한 실시예는 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 도 10은 실시예에 따른 이미지센서의 제조공정을 나타내는 단면도이다.
Claims (12)
- 반도체 기판 상에 형성된 배선 및 층간절연층;상기 층간절연층 상에 형성되고 제1 도핑층 및 상기 제1 도핑층 상에 제2 도핑층이 적층된 이미지 감지부;상기 이미지 감지부 및 상기 층간절연층을 관통하여 상기 배선을 노출시키는 비아홀;상기 배선과 연결되도록 상기 층간절연층에 대응하는 상기 비아홀의 측벽 및 바닥면에 형성된 금속패턴; 및상기 금속패턴과 연결되도록 상기 제1 도핑층에 대응하는 상기 비아홀의 측벽에 형성된 실리사이드 패턴을 포함하는 이미지센서.
- 제1항에 있어서,상기 금속패턴 및 실리사이드 패턴의 표면을 따라 형성된 배리어 패턴을 포함하는 이미지센서.
- 제1항에 있어서,상기 금속패턴은 코발트(Co), 니켈(Ni) 또는 타이타늄(Ti)으로 형성된 것을 특징으로 하는 이미지센서.
- 제1항에 있어서,상기 실리사이드 패턴은 코발트 실리사이드, 니켈 실리사이드 및 타이타늄 실리사이드 중 어느 하나로 형성된 것을 특징으로 하는 이미지센서.
- 제2항에 있어서,상기 배리어 패턴은 Ti/TiN 또는 TiN으로 형성된 것을 특징으로 하는 이미지센서.
- 제1항에 있어서,상기 실리사이드 패턴 및 상기 금속패턴과 연결되도록 상기 비아홀 내부에 형성된 컨택 플러그를 포함하는 이미지센서.
- 반도체 기판 상에 배선을 포함하는 층간절연층을 형성하는 단계;상기 층간절연층 상에 제1 도핑층 및 상기 제1 도핑층 상에 제2 도핑층이 적층된 이미지 감지부를 본딩하는 단계;상기 이미지 감지부 및 상기 층간절연층을 관통하여 상기 배선을 노출시키는 비아홀을 형성하는 단계;상기 제2 도핑층은 노출시키고 상기 배선과 상기 제1 도핑층이 전기적으로 연결되도록 상기 제1 도핑층 및 층간절연층에 대응하는 상기 비아홀의 측벽 및 바닥면에 금속패턴을 형성하는 단계; 및상기 금속패턴에 대한 어닐링 공정을 진행하여 상기 제1 도핑층의 측벽에 실리사이드 패턴을 형성하는 단계를 포함하는 이미지센서의 제조방법.
- 제7항에 있어서,상기 금속패턴을 형성한 다음 상기 금속패턴의 표면을 따라 배리어 패턴을 형성하는 단계를 포함하는 이미지센서의 제조방법.
- 제7항에 있어서,상기 금속패턴은 코발트(Co), 니켈(Ni) 및 타이타늄(Ti) 중 어느 하나로 형성되는 것을 특징으로 하는 이미지센서의 제조방법.
- 제7항에 있어서,상기 실리사이드 패턴을 형성하기 위한 상기 어닐링 공정은 400~1000℃의 온도에서 진행되고,상기 어닐링 공정은 1회 또는 2회 이상 진행하는 것을 특징으로 하는 이미지센서의 제조방법.
- 제7항에 있어서,상기 실리사이드 패턴 또는 금속패턴과 전기적으로 연결되도록 상기 비아홀 내부에 컨택 플러그를 형성하는 단계를 포함하는 이미지센서의 제조방법.
- 제8항에 있어서,상기 금속패턴 및 배리어 패턴을 형성하는 단계는,상기 비아홀 내부에 금속층을 형성하는 단계;상기 금속층 상에 배리어층을 형성하는 단계;상기 제1 도핑층에 대응하는 높이를 가지도록 상기 비아홀 내부에 캡핑 패턴을 형성하는 단계; 및상기 캡핑 패턴을 마스크로 하여 상기 금속층 및 배리어층을 선택적으로 식각하여 상기 제2 도핑층을 노출시키는 단계를 포함하는 이미지센서의 제조방법.
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| KR20050117674A (ko) * | 2004-06-11 | 2005-12-15 | 이상윤 | 3차원 구조의 영상센서와 그 제작방법 |
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