JP2010157712A - イメージセンサ及びその製造方法 - Google Patents

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Abstract

【課題】イメージセンサ及びその製造方法を提供すること。
【解決手段】イメージセンサは、リードアウト回路１２０を含む半導体基板１００と、前記リードアウト回路１２０に接続されるように、前記半導体基板１００上に形成された配線１５０及び層間絶縁層１６０と、前記層間絶縁層１６０上に形成されたイメージ感知部と、前記配線１５０に対応するように、前記イメージ感知部に形成されたトレンチと、前記トレンチの側壁に形成されたバッファ層と、前記バッファ層上に形成され、前記トレンチの底面を選択的に露出させるバリアパターンと、前記配線が露出するように、前記バリアパターンの下部の前記イメージ感知部及び層間絶縁層を貫通するビア孔と、前記ビア孔の内部に形成されたメタルコンタクトとを備える。
【選択図】図１

Description

実施の形態は、イメージセンサに関する。
イメージセンサは、光学的映像（Ｏｐｔｉｃａｌ Ｉｍａｇｅ）を電気信号に変換させる半導体素子であって、大きく電荷結合素子（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ；ＣＣＤ）イメージセンサとＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）イメージセンサ（ＣＩＳ）とに大別される。
ＣＭＯＳイメージセンサは、光信号を受けて電気信号に変えるフォトダイオード（Ｐｈｏｔｏ ｄｉｏｄｅ）領域とこの電気信号を処理するトランジスタ領域とが水平に配置される構造である。
前記のような水平型イメージセンサは、フォトダイオード領域とトランジスタ領域とが半導体基板に水平に配置されて、制限された面積下で光感知部分（これを通常「Ｆｉｌｌ Ｆａｃｔｏｒ」とする）を拡張させるのに限界がある。
実施の形態は、トランジスタ回路とフォトダイオードとの垂直型集積を提供できるイメージセンサ及びその製造方法を提供する。
実施の形態によるイメージセンサは、リードアウト回路を含む半導体基板と、前記リードアウト回路に接続されるように、前記半導体基板上に形成された配線及び層間絶縁層と、前記層間絶縁層上に形成されたイメージ感知部と、前記配線に対応するように、前記イメージ感知部に形成されたトレンチと、前記トレンチの側壁に形成されたバッファ層と、前記バッファ層上に形成され、前記トレンチの底面を選択的に露出させるバリアパターンと、前記配線が露出するように、前記バリアパターンの下部の前記イメージ感知部及び層間絶縁層を貫通するビア孔と、前記ビア孔の内部に形成されたメタルコンタクトとを備える。
実施の形態によるイメージセンサの製造方法は、半導体基板にリードアウト回路を形成するステップと、前記リードアウト回路に接続されるように、前記半導体基板上に配線及び層間絶縁層を形成するステップと、前記層間絶縁層上にイメージ感知部を形成するステップと、前記イメージ感知部上に前記配線に対応する前記イメージ感知部を露出させるマスクを形成するステップと、前記マスクをエッチングマスクとして使用して、前記イメージ感知部にトレンチを形成するステップと、前記トレンチを形成する時に発生したポリマーによって、前記トレンチの側壁にバッファ層を形成するステップと、前記バッファ層上にバリアパターンを形成するステップと、前記バリアパターンをエッチングマスクとして使用して、前記配線を露出させるビア孔を形成するステップと、前記ビア孔の内部にメタルコンタクトを形成するステップとを含む。
実施の形態によるイメージセンサの製造工程を示す断面図である。 実施の形態によるイメージセンサの製造工程を説明する図である。 実施の形態によるイメージセンサの製造工程を示す断面図である。 実施の形態によるイメージセンサの製造工程を示す断面図である。 実施の形態によるイメージセンサの製造工程を示す断面図である。 実施の形態によるイメージセンサの製造工程を示す断面図である。 実施の形態によるイメージセンサの製造工程を示す断面図である。 実施の形態によるイメージセンサの製造工程を示す断面図である。 実施の形態によるイメージセンサの製造工程を示す断面図である。 実施の形態によるイメージセンサの製造工程を示す断面図である。 実施の形態によるイメージセンサの製造工程を示す断面図である。
実施の形態によるイメージセンサ及びその製造方法を、添付された図面を参照して詳細に説明する。
実施の形態は、ＣＭＯＳイメージセンサに限定されるものではなく、ＣＣＤイメージセンサなどフォトダイオードが必要なすべてのイメージセンサに適用できる。
図１及び図１１は、実施の形態によるイメージセンサを示す断面図である。
実施の形態によるイメージセンサは、リードアウト回路１２０を含む半導体基板１００と、前記リードアウト回路１２０に接続されるように前記半導体基板１００上に形成された配線１５０及び層間絶縁層１６０と、前記層間絶縁層１６０上に形成されたイメージ感知部２００と、前記配線１５０に対応するように前記イメージ感知部２００に形成されたトレンチ２５０と、前記トレンチ２５０の側壁に形成されたバッファ層２６０と、前記バッファ層２６０上に形成され、前記トレンチ２５０の底面を選択的に露出させるバリアパターン２７５と、前記配線１５０が露出するように前記バリアパターン２７５の下部の前記イメージ感知部２００及び層間絶縁層１６０を貫通するビア孔２８０，２８５、及び前記ビア孔２８０，２８５の内部に形成されたメタルコンタクト３００を備える。
前記イメージ感知部２００は、第１ドーピング層２１０、真性層２２０及び第２ドーピング層２３０が積層されて形成され、前記トレンチ２５０の底面は、前記第１ドーピング層２１０を露出させることができる。
前記バッファ層２６０は、ポリマーから形成されることができる。例えば、前記バッファ層２６０は、前記トレンチ２５０のエッチング副産物であるポリマーでありうる。
前記バリアパターン２７５は、ＯＮＯ膜から形成されることができる。
前記トレンチ２５０の側壁に前記バッファ層２６０が形成されているので、前記イメージ感知部２００と前記バリアパターン２７５との界面ストレスが減少して、素子の電気的特性を向上させることができる。
また、前記トレンチ２５０の側壁にのみバリアパターン２７５が形成されているので、前記イメージ感知部２００のＰＩＮ隔離を行うことができるようになるから、光電荷の正常な信号出力が正常に行われることができる。
図１及び図１１の図面符号のうち、説明していない図面符号は、以下の製造方法で説明する。
以下、図１〜図１１を参照して、実施の形態によるイメージセンサの製造方法について説明する。
図１に示すように、リードアウト回路１２０を含む半導体基板１００上に配線１５０及び層間絶縁層１６０が形成される。
前記半導体基板１００は、単結晶又は多結晶のシリコン基板であり、ｐ型不純物又はｎ型不純物のドーピングされた基板でありうる。前記半導体基板１００に素子分離膜１１０が形成されて、アクティブ領域が画定される。そして、前記アクティブ領域に単位画素別にトランジスタを含むリードアウト回路１２０が形成される。
前記リードアウト回路１２０は、トランスファートランジスタＴｘ１２１、リセットトランジスタＲｘ１２３、ドライブトランジスタＤｘ１２５、セレクトトランジスタＳｘ１２７を含んで形成できる。以後、フローティングディフュージョン領域ＦＤ１３１、前記各トランジスタに対するソース／ドレン領域１３３、１３５、１３７を含むイオン注入領域１３０を形成することができる。一方、前記リードアウト回路１２０は、３Ｔｒ又は５Ｔｒ構造にも適用可能である。
前記半導体基板１００にリードアウト回路１２０を形成するステップは、前記半導体基板１００に電気接合領域１４０を形成するステップ、及び前記電気接合領域１４０の上部に前記配線１５０に接続する第１導電型接続領域１４７を形成するステップを含むことができる。
例えば、前記電気接合領域１４０は、ＰＮジャンクション（ｊｕｎｃｔｉｏｎ）１４０でありうるが、これに限定されるものではない。例えば、前記電気接合領域１４０は、第２導電型ウェル１４１又は第２導電型エピタキシャル層上に形成された第１導電型イオン注入層１４３、前記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含むことができる。例えば、前記ＰＮジャンクション１４０は、図１のようにＰ０１４５／Ｎ−１４３／Ｐ−１４１ジャンクションでありうるが、これに限定されるものではない。また、前記半導体基板１００は、第２導電型に導電されうるが、これに限定されるものではない。
実施の形態によれば、トランスファートランジスタＴｘの両端のソース／ドレン間に電圧差があるように素子設計して、フォトチャージ（Ｐｈｏｔｏ Ｃｈａｒｇｅ）の完全なダンピング（Ｆｕｌｌｙ Ｄｕｍｐｉｎｇ）が可能になることができる。これにより、フォトダイオードから発生したフォトチャージがフローティングディフュージョン領域にダンピングされることによって、出力イメージの感度を高めることができる。
すなわち、前記リードアウト回路１２０の形成された前記半導体基板１００に電気接合領域１４０を形成させることによって、トランスファートランジスタＴｘ１２１の両端のソース／ドレン間に電圧差があるようにして、フォトチャージの完全なダンピングが可能になりうる（図２参照）。
したがって、一般的な技術において単純にフォトダイオードがＮ＋ジャンクションに接続された場合とは異なり、実施の形態によれば、サチュレイション（Ｓａｔｕｒａｔｉｏｎ）の低下及び感度の下落などの問題を避けることができる。
次に、実施の形態によれば、フォトダイオードとリードアウト回路１２０との間に第１導電型接続領域１４７を形成して、フォトチャージの円滑な移動通路を作ることによって、暗電流ソースを最小化し、サチュレイションの低下及び感度の下落が防止できる。
このために、実施の形態は、Ｐ０／Ｎ−／Ｐ−ジャンクション１４０の表面にオームコンタクト（Ｏｈｍｉｃ Ｃｏｎｔａｃｔ）のための第１導電型接続領域１４７としてＮ＋ドーピング領域を形成することができる。前記Ｎ＋接続領域１４７は、前記Ｐ０１４５を貫通してＮ−１４３に接触するよう形成できる。
一方、このような第１導電型接続領域１４７が漏れソース（Ｌｅａｋａｇｅ Ｓｏｕｒｃｅ）になるのを最小化するために、第１導電型接続領域１４７の幅を最小化できる。
このために、実施の形態は、第１メタルコンタクト１５１ａをエッチした後プラグインプラント（Ｐｌｕｇ Ｉｍｐｌａｎｔ）を行うことができるが、これに限定されるものではない。例えば、イオン注入パターン（図示せず）を形成し、これをイオン注入マスクとして第１導電型接続領域１４７を形成することもできる。
すなわち、実施の形態のように、コンタクト形成部にのみ局部的にＮ＋ドーピングをした理由は、ダークシグナル（Ｄａｒｋ Ｓｉｇｎａｌ）を最小化しつつオームコンタクトの形成を円滑にするためである。従来の技術のように、全Ｔｘソース部をＮ＋ドーピングする場合、基板の表面ダングリングボンド（Ｓｉ Ｓｕｒｆａｃｅ Ｄａｎｇｌｉｎｇ Ｂｏｎｄ）によりダークシグナルが増加できる。
図３は、リードアウト回路１２０に対する他の構造を示したものである。図３に示すように、前記電気接合領域１４０の一側に第１導電型接続領域１４８が形成されることができる。
図３に示すように、Ｐ０／Ｎ−／Ｐ−ジャンクション１４０にオームコンタクトのためのＮ＋接続領域１４８を形成することができるが、このとき、Ｎ＋接続領域１４８及び第１メタルコンタクト１５１ａの形成工程は、漏れソースになることができる。それは、Ｐ０／Ｎ−／Ｐ−ジャンクション１４０に逆バイアスが印加されたままで動作するので、基板の表面（Ｓｉ Ｓｕｒｆａｃｅ）に電場（ＥＦ）が発生できるためである。このような電場の内部においてコンタクト形成工程中に発生する結晶欠陥は、漏れソースとなる。
また、Ｎ＋接続領域１４８をＰ０／Ｎ−／Ｐ−ジャンクション１４０の表面に形成させる場合、Ｎ＋／Ｐ０ジャンクション１４８／１４５による電場が追加されるので、これも漏れソースになりうる。
すなわち、Ｐ０層にドーピングされずにＮ＋接続領域１４８からなる活性（Ａｃｔｉｖｅ）領域に第１メタルコンタクト１５１ａを形成し、これをＮ−ジャンクション１４３に接続させるレイアウトを提示する。
すると、前記半導体基板１００の表面の電場が発生しなくなり、これは３次元集積（３−Ｄ Ｉｎｔｅｇｒａｔｅｄ）ＣＩＳの暗電流の減少に寄与できる。
再度、図１を参照して、前記半導体基板１００上に層間絶縁層１６０及び配線１５０を形成することができる。前記配線１５０は、第１メタルコンタクト１５１ａ、第１メタル１５１、第２メタル１５２、第３メタル１５３を含むことができるが、これに限定されるものではない。実施の形態では、前記第３メタル１５３を形成した後、前記第３メタル１５３が露出しないように絶縁膜を蒸着した後、平坦化工程を行うことによって、層間絶縁層１６０を形成することができる。したがって、前記半導体基板１００上には、均一な表面プロファイルを有する層間絶縁層１６０の表面が露出しうる。
図４を参照して、前記層間絶縁層１６０上にイメージ感知部２００が形成される。前記イメージ感知部２００は、第１ドーピング層２１０（Ｎ ｔｙｐｅ）、真性層（ｉｎｔｒｉｎｓｉｃ ｔｙｐｅ）及び第２ドーピング層２３０（Ｐ ｔｙｐｅ）からなるＰＩＮダイオードでありうる。
例えば、前記イメージ感知部２００は、結晶構造のキャリア基板（図示せず）の深い領域にｎ型不純物をイオン注入して第１ドーピング層２１０を形成し、浅い領域にｐ型不純物をイオン注入して第２ドーピング層２３０を形成することによって、前記第１ドーピング層２１０と第２ドーピング層２３０との間に真性層２２０を形成できる。
実施の形態において前記真性層２２０は、前記第１ドーピング層２１０及び第２ドーピング層２３０より広い領域を有するよう形成されることができる。すると、空乏領域が拡張されて光電子の生成を増加させることができる。
次に、前記層間絶縁層１６０の上部に前記キャリア基板（図示せず）の第１ドーピング層２１０を位置させた後ボンディング工程を行うことによって、前記半導体基板１００と前記キャリア基板とを結合させる。以後、前記層間絶縁層１６０上にボンディングされた前記イメージ感知部２００が露出するように、水素層（図示せず）の形成された前記キャリア基板を熱処理又は機械的衝撃等によって除去することによって、前記第２ドーピング層２３０の表面を露出させる。
したがって、前記イメージ感知部２００が前記リードアウト回路１２０の上側に形成されてフィルファクターを高めつつ前記イメージ感知部２００のディファクターを防止できる。また、均一な表面プロファイルを有する前記層間絶縁層１６０上に前記イメージ感知部２００がボンディングされるので、物理的ボンディング力が向上することができる。
次に、前記イメージ感知部２００上にハードマスク層２４０が形成される。前記ハードマスク層２４０は、前記イメージ感知部２００の表面を保護することができる。例えば、前記ハードマスク層２４０は、酸化膜又は窒化膜で形成されることができる。
図５に示すように、前記ハードマスク層２４０上にフォトレジストパターン１０が形成される。前記フォトレジストパターン１０は、前記第３メタル１５３に対応する前記ハードマスク層２４０を選択的に露出させることができる。
前記フォトレジストパターン１０をエッチングマスクとして使用するエッチング工程を行って、ハードマスク２４５を形成する。前記ハードマスク２４５は、前記第３メタル１５３に対応する前記イメージ感知部２００を露出させることができる。前記ハードマスク２４５と前記フォトレジストパターン１０とのエッチング比によって、前記ハードマスク２４５が形成されても前記フォトレジストパターン１０は残っているようになる。
次に、前記フォトレジストパターン１０及びハードマスク２４５をエッチングマスクとして使用するエッチング工程を行って、前記イメージ感知部２００にトレンチ２５０を形成する。例えば、前記トレンチ２５０は、ＨＢｒ及びＣｌ２をエッチングガスとして使用するエッチング工程によって形成されることができる。
前記トレンチ２５０の底面は、前記イメージ感知部２００の内部の前記第１ドーピング層２１０を選択的に露出させることができる。
すなわち、前記トレンチ２５０の底面によって前記第３メタル１５３に対応する前記第１ドーピング層２１０が選択的に露出する。前記トレンチ２５０は、前記第１ドーピング層２１０の内部までエッチングされて形成されるので、前記トレンチ２５０の側壁によって前記第２ドーピング層２３０及び真性層２２０は完全に露出し、前記第１ドーピング層２１０は一定深さに露出しうる。
また、前記トレンチ２５０を形成するためのイメージ感知部２００のエッチング工程を行う際、前記トレンチ２５０の側壁にバッファ層２６０が形成される。前記バッファ層２６０は、前記トレンチ２５０が形成される時に発生したバイプロダクト（ｂｙｐｒｏｄｕｃｔ）であるポリマー（ｐｏｌｙｍｅｒ）で形成されることができる。例えば、前記ポリマーは、Ｃ−Ｃ、Ｃ−Ｈ、Ｃｌ−Ｃなどのような結合構造を有することができる。
前記バッファ層２６０は、前記フォトレジストパターン１０及びハードマスク２４５をエッチングマスクとして使用するエッチング工程時に発生したポリマーによって、前記トレンチ２５０の側壁にのみ付着できる。特に、前記トレンチ２５０の形成時にバイアス電圧を印加することによって、前記トレンチ２５０の側壁にのみポリマーを付着して前記バッファ層２６０を形成することができる。
上記のようにバッファ層２６０がトレンチ２５０の側壁にのみ選択的に形成されて、前記第１ドーピング層２１０、真性層２２０及び第２ドーピング層２３０の隔離のためのエッチング工程からのプラズマダメージ（ｐｌａｓｍａ ｄａｍａｇｅ）を最小化させることができる。また、前記バッファ層２６０は、後続工程であるバリア層２７０と前記イメージ感知部２００との接合ストレスを最小化させることができる。
図６に示すように、前記トレンチ２５０及びバッファ層２６０を含む前記イメージ感知部２００及びハードマスク２４５の表面に沿って、バリア層２７０が形成される。例えば、前記バリア層２７０は、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）から形成されることができる。前記バリア層２７０は薄い厚さに形成されて、前記トレンチ２５０の側壁のバッファ層２６０及びトレンチ２５０の底面、すなわち前記トレンチ２５０の段差に沿って形成されることができる。
前記トレンチ２５０の側壁に前記バッファ層２６０が形成されているので、前記バリア層２７０と前記イメージ感知部２００との界面ストレスを最小化することによって、電気的特性を向上させることができる。
図７に示すように、前記バッファ層２６０上にバリアパターン２７５が形成される。前記バリアパターン２７５は、前記バリア層２７０に対したブランケットエッチング（ｂｌａｎｋｅｔ ｅｔｃｈ）工程によって、前記トレンチ２５０の側壁に該当する前記バッファ層２６０上にのみ選択的に形成されることができる。また、前記ブランケットエッチング工程により、前記ハードマスク２４５の表面及びトレンチ２５０の底面上に形成されたバリア層２７０のみが選択的に除去されるようになる。
したがって、前記トレンチ２５０の側壁には、前記バッファ層２６０及びバリアパターン２７５が形成され、前記トレンチ２５０の底面である第１ドーピング層２１０は、選択的に露出しうる。
図８に示すように、前記イメージ感知部２００の第１ドーピング層２１０を貫通する第１ビア孔２８０が形成される。前記第１ビア孔２８０は、前記第３メタル１５３に対応する前記層間絶縁層１６０の表面を選択的に露出させることができる。例えば、前記第１ビア孔２８０は、前記ハードマスク２４５及びバリアパターン２７５をエッチングマスクとして使用したエッチング工程によって形成されることができる。
前記第１ビア孔２８０は、前記バリアパターン２７５をマスクとするエッチング工程によって露出した前記第１ドーピング層２１０を選択的に除去できる。したがって、前記バリアパターン２７５によって前記真性層２２０及び第２ドーピング層２３０は塞がり、前記第１ビア孔２８０によって前記第１ドーピング層２１０は露出しうる。
図９に示すように、前記第１ビア孔２８０の下部に延びて前記第３メタル１５３を露出させる第２ビア孔２８５が形成される。前記第２ビア孔２８５は、前記層間絶縁層１６０を貫通して前記第３メタル１５３の表面を選択的に露出させることができる。例えば、前記第２ビア孔２８５は、前記ハードマスク２４５及びバリアパターン２７５をエッチングマスクとして使用したエッチング工程によって形成されることができる。
したがって、前記バリアパターン２７５によって前記真性層２２０及び第２ドーピング層２３０は塞がり、前記第１ビア孔２８０及び第２ビア孔２８５によって前記第１ドーピング層２１０及び第３メタル１５３は露出しうる。
図１０及び図１１に示すように、前記トレンチ２５０、第１ビア孔２８０及び第２ビア孔２８５の内部にメタルコンタクト３００が形成される。前記第１ドーピング層２１０は、前記メタルコンタクト３００及び配線１５０を介して前記リードアウト回路１２０に電気的に接続されることができる。
前記メタルコンタクト３００は、前記トレンチ２５０、第１ビア孔２８０及び第２ビア孔２８５がギャップフィルされるように、前記イメージ感知部２００上に金属層２９０を形成した後、平坦化工程を行って形成されることができる。例えば、前記メタルコンタクト３００は、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、Ｔｉ／ＴｉＮ及び銅（Ｃｕ）のような金属材料のうちの何れか一つからなることができる。
前記メタルコンタクト３００は、前記第１ビア孔２８０及び第２ビア孔２８５の内部に形成されて、前記第３メタル１５３及び前記イメージ感知部２００の第１ドーピング層２１０と電気的に接続されることができる。また、前記メタルコンタクト３００は、前記バッファ層２６０及びバリアパターン２７５によって前記イメージ感知部２００の真性層２２０及び第２ドーピング層２３０とは電気的に分離されるようになる。
前記イメージ感知部２００から生成された光電荷を前記リードアウト回路１２０に伝達するための前記メタルコンタクト３００は、前記第１ドーピング層２１０にのみ物理的、電気的に接触しているので、前記イメージセンサは、正常な信号を出力できるようになる。これは、前記メタルコンタクト３００が前記真性層２２０及び第２ドーピング層２３０と前記バリアパターン２７５によって物理的に分離され、前記第１ドーピング層２１０にのみ接続されているので、前記フォトダイオードが短絡されるのを防止することができるためである。
図示していないが、前記イメージ感知部２００は、ピクセル分離膜によって単位ピクセル別に分離され、前記イメージ感知部上には、上部電極、カラーフィルター及びマイクロレンズが形成されることができる。
実施の形態によれば、リードアウト回路の形成された半導体基板上にイメージ感知部が形成されて、フィルファクターを高めることができる。
また、前記イメージ感知部を貫通するトレンチ及びビア孔を形成し、前記ビア孔の内部にメタルコンタクトを形成して、前記イメージ感知部の電子をリードアウト回路に伝達することによって、光電荷の信号出力が正常になされるようになった。
また、前記トレンチの側壁にバリアパターンが形成されて、前記メタルコンタクトが前記イメージ感知部の第１ドーピング層にのみ電気的に接続されて、前記イメージ感知部がフォトダイオードとして動作が可能になる。
また、前記イメージ感知部のＰＩＮ隔離（ｉｓｏｌａｔｉｏｎ）のためのトレンチを形成する際、前記トレンチの側壁にバッファ層が形成されて前記バリアパターンと前記イメージ感知部との界面ストレスを最小化することによって、リーケージ及び抵抗のような電気的特性を向上させることができる。
また、前記バリアパターンをマスクとして使用するエッチング工程によって、前記リードアウト回路に接続した配線を露出させうるので、別途のマスクが要らなくなって、工程を単純化させることができる。
１０ フォトレジストパターン
１００ 半導体基板
１１０ 素子分離膜
１２０ リードアウト回路
１２１ トランスファートランジスタ（Ｔｘ）
１２３ リセットトランジスタ（Ｒｘ）
１２５ ドライブトランジスタ（Ｄｘ）
１２７ セレクトトランジスタ（Ｓｘ）
１３０ イオン注入領域
１３１ フローティングディフュージョン領域（ＦＤ）
１３３、１３５、１３７ ソース／ドレン領域
１４０ 電気接合領域（ＰＮジャンクション）
１４１ 第２導電型ウェル（Ｐ−ジャンクション、電気接合領域）
１４３ 第１導電型イオン注入層（Ｎ−ジャンクション、電気接合領域）
１４５ 第２導電型イオン注入層（Ｐ０ジャンクション、電気接合領域）
１４７ 第１導電型接続領域（Ｎ＋領域領域、Ｎ＋ドーピング領域）
１４８ 第１導電型接続領域（Ｎ＋領域接続）
１５０ 配線
１５１ 第１メタル（Ｍ１）
１５１ａ 第１メタルコンタクト
１５２ 第２メタル（Ｍ２）
１５３ 第３メタル（Ｍ３）
１６０ 層間絶縁層
２００ イメージ感知部
２１０ 第１ドーピング層
２２０ 真性層
２３０ 第２ドーピング層
２４０ ハードマスク層
２４５ ハードマスク
２５０ トレンチ
２６０ バッファ層
２７０ バリア層
２７５ バリアパターン
２８０ 第１ビア孔（ビア孔）
２８５ 第２ビア孔（ビア孔）
２９０ 金属層
３００ メタルコンタクト

Claims (10)

  1. リードアウト回路を含む半導体基板と、
    前記リードアウト回路に接続されるように、前記半導体基板上に形成された配線及び層間絶縁層と、
    前記層間絶縁層上に形成されたイメージ感知部と、
    前記配線に対応するように、前記イメージ感知部に形成されたトレンチと、
    前記トレンチの側壁に形成されたバッファ層と、
    前記バッファ層上に形成され、前記トレンチの底面を選択的に露出させるバリアパターンと、
    前記配線が露出するように、前記バリアパターンの下部の前記イメージ感知部及び層間絶縁層を貫通するビア孔と、
    前記ビア孔の内部に形成されたメタルコンタクトとを備えるイメージセンサ。
  2. 前記イメージ感知部は、第１ドーピング層、真性層及び第２ドーピング層が積層されて形成され、前記トレンチの底面は、前記第１ドーピング層を露出させることを特徴とする請求項１に記載のイメージセンサ。
  3. 前記バッファ層は、ポリマーから形成されたことを特徴とする請求項１に記載のイメージセンサ。
  4. 前記バリアパターンは、ＯＮＯ膜から形成されたことを特徴とする請求項１に記載のイメージセンサ。
  5. 半導体基板にリードアウト回路を形成するステップと、
    前記リードアウト回路に接続されるように、前記半導体基板上に配線及び層間絶縁層を形成するステップと、
    前記層間絶縁層上にイメージ感知部を形成するステップと、
    前記イメージ感知部上に前記配線に対応する前記イメージ感知部を露出させるマスクを形成するステップと、
    前記マスクをエッチングマスクとして使用して、前記イメージ感知部にトレンチを形成するステップと、
    前記トレンチを形成する時に発生したポリマーによって、前記トレンチの側壁にバッファ層を形成するステップと、
    前記バッファ層上にバリアパターンを形成するステップと、
    前記バリアパターンをエッチングマスクとして使用して、前記配線を露出させるビア孔を形成するステップと、
    前記ビア孔の内部にメタルコンタクトを形成するステップとを含むイメージセンサの製造方法。
  6. 前記トレンチ及びバッファ層を形成するステップは、
    前記イメージ感知部上にハードマスク層を形成するステップと、
    前記ハードマスク層上に前記配線に対応する前記ハードマスク層が露出するようにフォトレジストパターンを形成するステップと、
    前記フォトレジストパターンをエッチングマスクとして使用して、前記イメージ感知部を選択的に露出させるハードマスクを形成するステップと、
    前記フォトレジストパターン及びハードマスクをエッチングマスクとして使用して、前記イメージ感知部をエッチングするステップとを含み、
    前記トレンチを形成する時に発生したバイプロダクトであるポリマーを前記トレンチの側壁に付着させて前記バッファ層が形成されることを特徴とする請求項５に記載のイメージセンサの製造方法。
  7. 前記バッファ層を形成するためのエッチング工程時にバイアス電圧が印加されることを特徴とする請求項５に記載のイメージセンサの製造方法。
  8. 前記バリアパターンを形成するステップは、
    前記バッファ層の形成されたトレンチの段差によって、前記イメージ感知部上にバリア層を形成するステップと、
    前記バリア層に対するブランケットエッチング工程を行って、前記イメージ感知部の上部表面及び前記トレンチの底面を露出させるステップとを含む請求項５に記載のイメージセンサの製造方法。
  9. 前記バリアパターンは、ＯＮＯ膜から形成されたことを特徴とする請求項５に記載のイメージセンサの製造方法。
  10. 前記イメージ感知部は、第１ドーピング層、真性層及び第２ドーピング層が積層されて形成され、
    前記トレンチの底面は、前記第１ドーピング層を露出させることを特徴とする請求項５に記載のイメージセンサの製造方法。
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