CN108630713B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供包括像素区的衬底，像素区包括相邻感光区域和浮置扩散区域；在感光区域衬底内形成深掺杂区；在浮置扩散区域衬底内形成浮置扩散区；在感光区域和浮置扩散区域交界处衬底上形成栅极结构；形成保形覆盖栅极结构和衬底的侧墙膜；去除浮置扩散区域的栅极结构顶部和衬底上的侧墙膜，剩余侧墙膜作为侧墙；以侧墙为掩膜在栅极结构一侧的浮置扩散区内形成第一源漏掺杂区；在第一源漏掺杂区上形成金属连接层；在衬底上形成层间介质层；在层间介质层内形成与金属连接层电连接的源漏接触孔插塞。本发明避免对感光区域造成等离子体损伤以及衬底电荷残留问题，还避免由第一源漏掺杂区过刻蚀所引起的漏电流问题。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
图像传感器分为互补金属氧化物图像传感器(CMOS Image Sensor，CIS)和电荷耦合器件(Charge Coupled Device，CCD)图像传感器，通常用于将光学信号转化为相应的电信号。CCD图像传感器具有对图像敏感度较高、噪声小等优点，但是CCD图像传感器难以实现与其他器件的集成，且CCD图像传感器的功耗较大。相比之下，CIS具有工艺简单、易于其他器件集成、体积小、重量轻、功耗小、成本低等优点。目前，CIS已经广泛应用于静态数码相机、照相手机、数码摄像机、医疗用摄像装置(例如胃镜)、车用摄像装置等。
CIS的基本感光单元称之为像素(Pixel)，所述像素包括一个光电二极管、以及3个或4个晶体管，称之为3T或4T。常用的CIS为4T型，所述4个晶体管分别为复位晶体管、放大晶体管、选择晶体管和传输晶体管。其中，每个像素包括感光区域与读取区域。对于常用的像素(例如4T像素)，传输晶体管将感光区域输出的信号传输到浮置扩散(FloatingDiffusion)区，然后信号保持在所述浮置扩散区，直至被像素的读取部分读出。
但是，现有技术所形成CIS的像素结构的性能较差。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高CIS的像素结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括用于形成像素结构的像素区，所述像素区包括相邻的感光区域和浮置扩散区域，其中所述衬底内具有第一掺杂离子；在所述感光区域的衬底内形成深掺杂区，所述深掺杂区内具有第二掺杂离子，且所述第二掺杂离子类型与所述第一掺杂离子类型不同；在所述浮置扩散区域的衬底内 形成浮置扩散区，所述浮置扩散区内具有第三掺杂离子，且所述第三掺杂离子类型与所述第一掺杂离子类型不同；在所述感光区域和浮置扩散区域交界处的衬底上形成栅极结构；形成保形覆盖所述栅极结构和衬底的侧墙膜；去除位于所述浮置扩散区域的栅极结构顶部、以及所述浮置扩散区域衬底上的所述侧墙膜，保留位于所述感光区域的衬底上、所述栅极结构的侧壁上、以及所述感光区域的栅极结构顶部上的所述侧墙膜，且剩余所述侧墙膜作为侧墙；以所述侧墙为掩膜，在所述栅极结构一侧的浮置扩散区内形成第一源漏掺杂区，所述第一源漏掺杂区内具有第四掺杂离子，且所述第四掺杂离子类型与所述第一掺杂离子类型不同；在所述第一源漏掺杂区上形成金属连接层；形成所述金属连接层后，在所述栅极结构露出的衬底上形成层间介质层，所述层间介质层覆盖所述栅极结构；在所述层间介质层内形成与所述金属连接层电连接的源漏接触孔插塞。
相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底包括具有像素结构的像素区，所述像素区包括相邻的感光区域和浮置扩散区域，其中所述衬底内具有第一掺杂离子；位于所述感光区域衬底内的深掺杂区，所述深掺杂区内具有第二掺杂离子，且所述第二掺杂离子类型与所述第一掺杂离子类型不同；位于所述浮置扩散区域衬底内的浮置扩散区，所述浮置扩散区内具有第三掺杂离子，且所述第三掺杂离子类型与所述第一掺杂离子类型不同；栅极结构，位于所述感光区域和浮置扩散区域交界处的衬底上；侧墙，位于所述感光区域的衬底上、所述栅极结构的侧壁上、以及所述感光区域的栅极结构顶部上；第一源漏掺杂区，位于所述栅极结构一侧的浮置扩散区内，所述第一源漏掺杂区内具有第四掺杂离子，且所述第四掺杂离子类型与所述第一掺杂离子类型不同；金属连接层，位于所述第一源漏掺杂区上；层间介质层，位于所述栅极结构露出的衬底上，所述层间介质层覆盖所述栅极结构；源漏接触孔插塞，位于所述层间介质层内且与所述金属连接层电连接。
与现有技术相比，本发明的技术方案具有以下优点：
本发明所提供的半导体结构形成方法的技术方案中，一方面，在形成侧墙的过程中，保留位于所述感光区域衬底上的所述侧墙膜，即未对所述感光区域衬底上的所述侧墙膜进行刻蚀，从而可以避免对所述感光区域造成等离 子体损伤(plasma damage)以及在所述感光区域衬底内出现电荷残留(charge remaining)的问题，进而避免出现坏像素的问题；另一方面，所述衬底上形成层间介质层之前，在所述第一源漏掺杂区上形成金属连接层，所述金属连接层用于在后续源漏接触孔插塞形成过程中作为刻蚀工艺的刻蚀停止位置，从而避免对所述第一源漏掺杂区所对应衬底造成过刻蚀(over etch，OE)，进而避免出现由过刻蚀所引起的暗电流(Dark Current)问题，例如漏电流问题；综合上述两个方面，通过本发明所述技术方案，可以使所形成CIS的像素结构的性能得到改善。
可选方案中，形成所述金属连接层的步骤包括：形成保形覆盖所述侧墙、栅极结构和衬底的金属膜；在所述第一源漏掺杂区上方的金属膜上形成第二图形层；以所述第二图形层为掩膜，刻蚀所述金属膜，形成金属连接层；去除所述第二图形层；其中，刻蚀所述金属膜的工艺为湿法刻蚀工艺。相比采用干法刻蚀工艺刻蚀所述金属膜的方案，本发明通过采用湿法刻蚀工艺，可以避免在所述像素区发生电荷残留的问题，从而可以减小所形成像素结构的暗电流。
附图说明
图1是一种半导体结构的俯视图；
图2是图1沿A1A2割线的剖面结构示意图；
图3至图13是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
具体实施方式
由背景技术可知，互补金属氧化物图像传感器的像素结构的性能较差。现结合一种半导体结构分析其性能较差的原因。结合参考图1和图2，图1是一种半导体结构的俯视图，图2是图1沿AA1割线的剖面结构示意图。
以所述半导体结构为N型的4T像素结构为例，所述半导体结构包括：衬底10(如图2所示)，所述衬底10的掺杂类型为P型，且所述衬底10包括相邻的感光区域10D和浮置扩散区域10F，所述感光区域10D用于形成光电二极管(photo diode，PD)；位于所述感光区域10D衬底10内的深掺杂区11， 所述深掺杂区11的掺杂类型为N型；位于所述浮置扩散区域10F衬底10内的浮置扩散区12，所述浮置扩散区12的掺杂类型为N型；用于形成传输晶体管(Tx)的第一栅极结构20，位于所述感光区域10D和浮置扩散区域10F交界处的衬底10上；用于形成复位晶体管(Reset)第二栅极结构30，位于所述浮置扩散区域10F的衬底10上；侧墙50，位于所述第一栅极结构20侧壁以及所述第二栅极结构30侧壁上；源漏掺杂区25，位于所述第一栅极结构20和第二栅极结构30之间的的浮置扩散区12内；层间介质层(图未示)，位于所述第一栅极结构20和第二栅极结构30所露出的衬底10上，且所述层间介质层覆盖所述第一栅极结构20和第二栅极结构30；源漏接触孔插塞40，位于所述层间介质层内且与所述源漏掺杂区25电连接。
侧墙50的形成工艺一般包括先形成保形覆盖所述第一栅极结构20、第二栅极结构30以及衬底10的侧墙膜，再采用干法刻蚀工艺去除所述第一栅极结构20顶部、第二栅极结构30顶部以及衬底10上的所述侧墙膜，保留所述第一栅极结构20侧壁、第二栅极结构30侧壁的侧墙膜作为所述侧墙50。在刻蚀所述侧墙膜的过程中，由于需去除所述感光区域10D衬底10上的所述侧墙膜，因此容易对所述感光区域10D造成等离子体损伤，或者导致所述感光区域10D衬底10内出现电荷残留的问题，从而出现坏像素的问题。
此外，由于像素结构的形成过程中未采用金属硅化物(silicide)工艺，因此在形成所述源漏接触孔插塞40的刻蚀工艺中，难以控制所述刻蚀工艺的过刻蚀量，容易出现过刻蚀严重的问题，从而引起晶体缺陷(crystal defect)的问题，甚至在过刻蚀更严重的情况下(例如刻穿所述源漏掺杂区25)，还容易引起N/P结型场(N/P junction field)(如图2中虚线框J所示区域，即所述源漏掺杂区25和所述衬底10之间)，从而导致所述像素结构出现暗电流问题，例如导致所述像素结构的漏电流增大。
所以，综合以上两个因素，CIS的像素结构的性能较差。
为了解决所述技术问题，本发明所提供的半导体结构形成方法的技术方案中，一方面，在形成侧墙的过程中，保留位于所述感光区域衬底上的所述侧墙膜，即未对所述感光区域衬底上的所述侧墙膜进行刻蚀，从而可以避免对所述感光区域造成等离子体损伤以及在所述感光区域衬底内出现电荷残留 的问题，进而避免出现坏像素的问题；另一方面，所述衬底上形成层间介质层之前，在所述第一源漏掺杂区上形成金属连接层，所述金属连接层用于在后续源漏接触孔插塞形成过程中作为刻蚀工艺的刻蚀停止位置，从而避免对所述第一源漏掺杂区所对应衬底造成过刻蚀，进而避免出现由过刻蚀所引起的暗电流问题，例如漏电流问题；综合上述两个方面，通过本发明所述技术方案，可以使所形成CIS的像素结构的性能得到改善。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图13是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
参考图3，提供衬底100，所述衬底100包括用于形成像素结构的像素区I，所述像素区I包括相邻的感光区域100D和浮置扩散区域100F，其中所述衬底100内具有第一掺杂离子。
所述像素结构作为互补金属氧化物图像传感器(CMOS Image Sensor，CIS)的一部分。所述衬底100为后续形成所述像素结构提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。
所述衬底100内具有第一掺杂离子，且根据所形成像素结构的类型，选择相应掺杂类型的所述衬底100。本实施例中，所形成的CIS的像素结构为N型，相应的，所述衬底100为P型衬底100，即所述第一掺杂离子类型为P型，例如硼离子、镓离子和铟离子中的一种或多种。
在其他实施例中，所形成的像素结构还可以为P型，相应的，所述衬底为N型衬底，即所述第一掺杂离子类型为N型，例如磷离子、砷离子和锑离子中的一种或多种。
需要说明的是，本实施例中，所述衬底100还包括用于形成逻辑器件(logicdevice)的逻辑区II。本实施例中，以所形成的逻辑器件为CMOS器件为例， 所述逻辑区II包括用于形成P型器件的PMOS区域100P、以及用于形成N型器件的NMOS区域100N。在其他实施例中，所述逻辑区还可以仅包括PMOS区域或仅包括NMOS区域。
本实施例中，所述PMOS区域100P和NMOS区域100N为相邻区域。在其他实施例中，所述PMOS区域和NMOS区域还可以相隔离。
继续参考图3，还需要说明的是，提供所述衬底100后，所述形成方法还包括：在所述浮置扩散区域100F和所述逻辑区II交界处的衬底100内、以及所述PMOS区域100P和NMOS区域100N交界处的衬底100内形成隔离结构101。
所述隔离结构101用于对相邻器件起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
继续参考图3，在所述感光区域100D的衬底100内形成深掺杂区110，所述深掺杂区110内具有第二掺杂离子，且所述第二掺杂离子类型与所述第一掺杂离子类型不同。
所述深掺杂区110作为后续所形成像素结构的光电二极管的一部分。
本实施例中，所述第一掺杂离子类型为P型，相应的，所述第二掺杂离子类型为N型，例如磷离子、砷离子和锑离子中的一种或多种。具体地，通过离子注入的方式，向所述感光区域100D的衬底100内掺杂N型离子。
继续参考图3，在所述浮置扩散区域100F的衬底100内形成浮置扩散区120，所述浮置扩散区120内具有第三掺杂离子，且所述第三掺杂离子类型与所述第一掺杂离子类型不同。
所述浮置扩散区120用于在CIS运作时累积信号电荷。
本实施例中，所述第一掺杂离子类型为P型，相应的，所述第三掺杂离子类型为N型，例如磷离子、砷离子和锑离子中的一种或多种。具体地，通过离子注入的方式，向所述浮置扩散区域100F的衬底100内掺杂N型离子。
继续参考图3，需要说明的是，所述衬底100还包括用于形成逻辑器件(logicdevice)的逻辑区II，因此形成所述隔离结构101后，所述形成方法还包括：在所述逻辑区II的衬底100内形成阱区(未标示)。
本实施例中，形成所述阱区的步骤包括：在所述PMOS区域100P的衬底100内形成第一阱区130；在所述NMOS区域100N的衬底100内形成第二阱区140。具体地，通过离子注入的方式，向所述PMOS区域100P衬底100内掺杂N型离子以形成所述第一阱区130，向所述NMOS区域100N衬底100内掺杂P型离子以形成所述第二阱区140。
需要说明的是，本实施例以先形成所述深掺杂区110和浮置扩散区120、后形成所述第一阱区130和第二阱区140为例进行说明。本发明对形成所述深掺杂区110、浮置扩散区120、第一阱区130和第二阱区140的顺序不做限定。
还需要说明的是，在其他实施例中，当所形成像素结构为P型时，相应的，所述第二掺杂离子类型为P型，所述第三掺杂离子类型为P型。
继续参考图3，在所述感光区域100D和浮置扩散区域100F交界处的衬底100上形成栅极结构150。
位于所述感光区域100D和浮置扩散区域100F交界处衬底100上的所述栅极结构150用于后续形成所述像素结构的传输晶体管(Tx)。
本实施例中，所述栅极结构150为叠层结构，所述栅极结构150包括栅氧化层151以及位于所述栅氧化层151上的栅极层152；其中，所述栅极层152的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述栅氧化层151的材料可以为氧化硅或氮氧化硅。本实施例中，所述栅氧化层151的材料为氧化硅，所述栅极层152的材料为多晶硅。
具体地，形成所述栅极结构150的步骤包括：形成所述隔离结构101、深掺杂区110、浮置扩散区120、第一阱区130和第二阱区140后，在所述衬底100上形成栅氧化层151；在所述栅氧化层151上形成栅极膜；在所述栅极膜上形成栅极掩膜层(图未示)；以所述栅极掩膜层为掩膜图形化所述栅极膜，剩余所述栅极膜作为所述栅极层152，且所述栅氧化层151和所述栅极层152 作为栅极结构150；去除所述栅极掩膜层。
在其他实施例中，所述栅极结构还可以为单层结构，相应的，所述栅极结构仅包括栅极层。
需要说明的是，本实施例中，在所述感光区域100D和浮置扩散区域100F交界处的衬底100上形成所述栅极结构150的步骤中，还在所述逻辑区II衬底100上形成所述栅极结构150。具体地，分别在所述PMOS区域100P的衬底100上、以及所述NMOS区域100N的衬底100上形成所述栅极结构150。
所述PMOS区域100P的栅极结构150用于控制所形成P型器件沟道的导通与截断，所述NMOS区域100N的栅极结构150用于控制所形成N型器件沟道的导通与截断。
继续参考图3，形成保形覆盖所述栅极结构150和衬底100的侧墙膜200。
所述侧墙膜200为后续形成侧墙提供工艺基础。
所述侧墙膜200的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙膜200可以为单层结构或叠层结构。本实施例中，所述侧墙膜200为ONO(Oxide-Nitride-Oxide)叠层结构，即所述侧墙膜200包括第一氧化硅膜、位于所述第一氧化硅膜上的氮化硅膜、以及位于所述氮化硅膜上的第二氧化硅膜。
本实施例中，所述侧墙膜200的形成工艺为原子层沉积工艺，所述侧墙膜200的台阶覆盖能力较好。相应的，所述侧墙膜200保形覆盖所述像素区I和逻辑区II的栅极结构150和衬底100。
需要说明的是，所述栅极结构150包括位于所述衬底100上的栅氧化层151以及位于所述栅氧化层151上的图形化的栅极层152，因此所述侧墙膜200保形覆盖所述栅氧化层151和所述栅极层152。
结合参考图4和图5，去除位于所述浮置扩散区域100F的栅极结构150顶部、以及所述浮置扩散区域100F衬底100上的所述侧墙膜200(如图4所示)，保留位于所述感光区域100D的衬底100上、所述栅极结构150的侧壁上、以及所述感光区域100D的栅极结构150顶部上的所述侧墙膜200，且剩余所述 侧墙膜200作为侧墙210(如图5所示)。
所述侧墙210用于定义后续所形成源漏掺杂区的位置，还用于对所述栅极结构150起到保护作用。
本实施例中，所述侧墙膜200为ONO(Oxide-Nitride-Oxide)叠层结构，相应的，所述侧墙210也为ONO叠层结构，即所述侧墙210包括第一氧化硅层、位于所述第一氧化硅层上的氮化硅层、以及位于所述氮化硅层上的第二氧化硅层。
具体地，形成所述侧墙210的步骤包括：在所述感光区域100D的侧墙膜200上形成第一图形层310(如图4所示)；以所述第一图形层310为掩膜，刻蚀位于所述浮置扩散区域100F的栅极结构150顶部、以及所述浮置扩散区域100F衬底100上的所述侧墙膜200，以剩余所述侧墙膜200作为侧墙210；形成所述侧墙210后，去除所述第一图形层310。
本实施例中，为了保留所述栅极结构150侧壁上的所述侧墙膜200，采用等离子体干法刻蚀工艺，去除位于所述浮置扩散区域100F的栅极结构150顶部、以及所述浮置扩散区域100F衬底100上的所述侧墙膜200。
需要说明的是，形成所述侧墙510的步骤中，还去除位于所述逻辑区II的栅极结构150顶部以及衬底100上的所述侧墙膜200；也就是说，所述侧墙210还位于所述逻辑区II的栅极结构150侧壁上，即位于所述NMOS区域100N的栅极结构150侧壁上以及所述PMOS区域100P的栅极结构150侧壁上。
还需要说明的是，形成所述侧墙210后，还去除所述侧墙210露出的所述栅氧化层151，所述栅极结构150露出部分所述衬底100。
参考图6，以所述侧墙210为掩膜，在所述栅极结构150一侧的浮置扩散区120内形成第一源漏掺杂区161，所述第一源漏掺杂区161内具有第四掺杂离子，且所述第四掺杂离子类型与所述第一掺杂离子类型不同。
所述第一源漏掺杂区161用于作为所形成传输晶体管的漏区(Drain)，用于在所形成传输晶体管开启后，提取光电二极管经光电效应所产生的电子。
本实施例中，所述第一掺杂离子类型为P型，相应的，所述第四掺杂离 子类型为N型，例如磷离子、砷离子和锑离子中的一种或多种。具体地，通过离子注入的方式，向所述栅极结构150一侧的浮置扩散区120内掺杂N型离子。在其他实施例中，当所形成的像素结构为P型时，相应的，所述第四掺杂离子类型为P型，例如硼离子、镓离子和铟离子中的一种或多种。
还需要说明的是，形成所述侧墙210后，所述形成方法还包括：在所述逻辑区II栅极结构150两侧的衬底100内形成第二源漏掺杂区162。其中，所述PMOS区域100P的第二源漏掺杂区162用于作为所形成P型器件的源区(Source)或漏区，所述NMOS区域100N的第二源漏掺杂区162用于作为所形成N型器件的源区或漏区。
具体地，通过离子注入的方式，向所述PMOS区域100P栅极结构150两侧的衬底100内掺杂P型离子，向所述NMOS区域100N栅极结构150两侧的衬底100内掺杂N型离子。
结合参考图7和图8，在所述第一源漏掺杂区161上形成金属连接层450(如图8所示)。
所述金属连接层450用于在后续像素区I源漏接触孔插塞的形成过程中作为刻蚀工艺的刻蚀停止位置，从而避免对所述第一源漏掺杂区161所对应的衬底100造成过刻蚀，进而避免出现由过刻蚀所引起的暗电流问题，例如漏电流的问题。
本实施例中，所述金属连接层450的材料可以为Ti、TiN、W、Ta、TaN和Al中的一种或多种。
所述金属连接层450为导电材料，所述金属连接层450不仅用于起到刻蚀停止的作用，还用于实现后续源漏接触孔插塞和所述第一源漏掺杂区161的电连接用；相应的，所述金属连接层450的引入，仍旧可以实现所述源漏接触孔插塞与所述第一源漏掺杂区161的电连接。
需要说明的是，所述金属连接层450的厚度不宜过小，也不宜过大。如果所述金属连接层450的厚度过小，则在后续形成所述源漏接触孔插塞的刻蚀过程中，难以较好地起到刻蚀停止的作用，容易增加所述第一源漏掺杂区161所对应衬底100受到过刻蚀的风险；如果所述金属连接层450的厚度过大， 相应在沿所述衬底100表面法线的方向上，增加了后续所述源漏接触孔插塞与所述第一源漏掺杂区161的距离，容易对所形成像素结构的性能造成不良影响。为此，本实施例中，所述金属连接层450的厚度为
Figure BDA0001248269980000111
至
Figure BDA0001248269980000112
本实施例中，形成所述金属连接层450的工艺为物理气相沉积工艺。具体地，形成所述金属连接层450的步骤包括：形成保形覆盖所述侧墙210、栅极结构150和衬底100的金属膜400(如图7所示)；在所述第一源漏掺杂区161上方的金属膜400上形成第二图形层320(如图7所示)；以所述第二图形层320为掩膜，刻蚀所述金属膜400，形成金属连接层450；去除所述第二图形层320。
本实施例中，刻蚀所述金属膜400的工艺为湿法刻蚀工艺。其中，所述湿法刻蚀工艺所采用的刻蚀溶液根据所述金属膜400的材料而定，即根据所形成金属连接层450的材料而定。相比采用干法刻蚀工艺刻蚀所述金属膜的方案，通过采用湿法刻蚀工艺，可以避免在所述像素区I发生电荷残留的问题，从而可以减小所形成像素结构的暗电流。
本实施例中，所述金属连接层450覆盖所述第一源漏掺杂区161的部分表面。在其他实施例中，所述金属连接层还可以覆盖所述第一源漏掺杂区的整个表面。
结合参考图9至图13，形成所述金属连接层450后，在所述栅极结构150露出的衬底100上形成层间介质层102(如图13所示)，所述层间介质层102覆盖所述栅极结构150。
所述层间介质层102用于实现半导体结构之间的电隔离，还用于为后续形成源漏接触孔插塞提供工艺基础。
所述层间介质层102的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等介质材料。本实施例中，所述层间介质层102的材料为氧化硅。
结合参考图9至图11，需要说明的是，形成所述金属连接层450后，在所述衬底上形成层间介质层102之前，所述形成方法还包括：形成保形覆盖所述侧墙210、栅极结构150、第一源漏掺杂区161、第二源漏掺杂区162和 金属连接层450的金属硅化物阻挡层(SilicideBlock，SAB)250(如图9所示)；在所述像素区I的金属硅化物阻挡层250上形成第三图形层330(如图9所示)；以所述第三图形层330为掩膜，去除所述逻辑区II的金属硅化物阻挡层250；去除所述第三图形层330；去除所述第三图形层330后，在所述逻辑区II的栅极结构150顶部以及所述第二源漏掺杂区162上形成金属硅化物层155。
本实施例中，所述第三图形层330的材料为光刻胶。去除所述第三图形层330的工艺为湿法去胶或灰化工艺。
所述金属硅化物阻挡层250用于防止在所述像素区I形成所述金属硅化物层155。所述金属硅化物阻挡层250的材料可以为氧化硅和氮化硅中的一种或两种。本实施例中，所述金属硅化物阻挡层250的材料为富硅氧化硅(Silicon Rich Oxide，SRO)。其中，富硅氧化硅指的是硅含量较高的氧化硅材料。
本实施例中，形成所述金属硅化物层155的步骤中，所述栅极结构150顶部的金属硅化物层155由部分厚度的所述栅极结构150转化而成，所述第二源漏掺杂区162上的金属硅化物层155由部分厚度的所述第二源漏掺杂区162所对应的衬底100转化而成。
所述金属硅化物层155用于减小接触电阻。本实施例中，所述金属硅化物层155的材料可以为TiSi或NiSi。
结合参考图12，还需要说明的是，形成所述金属硅化物层155后，形成所述层间介质层102之前，所述形成方法还包括：形成保形覆盖所述金属硅化物阻挡层250、隔离结构101、金属硅化物层155和侧墙210的刻蚀停止层260。
所述刻蚀停止层260用于在后续源漏接触孔插塞形成过程中作为刻蚀工艺的刻蚀停止位置，从而可以避免出现各区域因刻蚀速率不一致而引起刻蚀不足或刻蚀过量的问题。本实施例中，所述刻蚀停止层260的材料为氮化硅。
因此，在所述衬底100上形成层间介质层102的步骤中，在所述刻蚀停止层260上形成所述层间介质层102。
继续参考图13，在所述层间介质层102内形成与所述金属连接层450电 连接的源漏接触孔插塞510。
所述像素区I的源漏接触孔插塞510通过所述金属连接层450与所述第一源漏掺杂区161实现电连接，用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。
需要说明的是，在所述层间介质层102内形成与所述金属连接层450电连接的源漏接触孔插塞510的步骤中，所述源漏接触孔插塞510还形成于所述逻辑区II的层间介质层102内，且所述逻辑区II的源漏接触孔插塞510与所述第二源漏掺杂区162电连接。
还需要说明的是，形成所述层间介质层102后，所述形成方法还包括：在所述层间介质层102内形成与所述栅极结构150电连接的栅极接触孔插塞520。所述栅极接触孔插塞520分别与所述像素区I和逻辑区II的栅极结构150实现电连接，用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。
本实施例中，在同一工艺步骤中形成所述源漏接触孔插塞510和栅极接触孔插塞520。
具体地，形成所述源漏接触孔插塞510和栅极接触孔插塞520的步骤包括：刻蚀所述层间介质层102，在所述第一源漏掺杂区161上方以及所述第二源漏掺杂区162上方的所述层间介质层102内形成露出所述刻蚀停止层260的第一接触开口(图未示)，并在所述栅极结构150上方的所述层间介质层102内形成露出所述刻蚀停止层260的第二接触开口(图未示)；沿所述像素区I的第一接触开口刻蚀所述刻蚀停止层260和金属硅化物阻挡层250以露出所述金属连接层450、沿所述逻辑区II的第一接触开口刻蚀所述刻蚀停止层260以露出所述金属硅化物层155，同时沿所述像素区I的第二接触开口刻蚀所述刻蚀停止层260和金属硅化物阻挡层250以露出所述栅极结构150、沿所述逻辑区II的第二接触开口刻蚀所述刻蚀停止层260以露出所述金属硅化物层155；所述第一接触开口露出所述金属连接层450和金属硅化物层155、所述第二接触开口露出所述栅极结构150和金属硅化物层155后，向所述第一接触开口和第二接触开口内填充导电材料，所述导电材料还位于所述层间介质层102 顶部；去除位于所述层间介质层102顶部的导电材料，所述第一接触开口内的剩余导电材料作为源漏接触孔插塞510，所述第二接触开口内的剩余导电材料作为栅极接触孔插塞520。
继续参考图13，示出了本发明半导体结构一实施例的结构示意图。相应的，本发明还提供一种半导体结构，所述半导体结构包括：
衬底100，所述衬底100包括具有像素结构的像素区I，所述像素区I包括相邻的感光区域100D和浮置扩散区域100F，其中所述衬底100内具有第一掺杂离子；位于所述感光区域100D衬底100内的深掺杂区110，所述深掺杂区110内具有第二掺杂离子，且所述第二掺杂离子类型与所述第一掺杂离子类型不同；位于所述浮置扩散区域100F衬底100内的浮置扩散区120，所述浮置扩散区120内具有第三掺杂离子，且所述第三掺杂离子类型与所述第一掺杂离子类型不同；栅极结构150，位于所述感光区域100D和浮置扩散区域100F交界处的衬底100上；侧墙210，位于所述感光区域100D的衬底100上、所述栅极结构150的侧壁上、以及所述感光区域100D的栅极结构150顶部上；第一源漏掺杂区161，位于所述栅极结构150一侧的浮置扩散区120内，所述第一源漏掺杂区161内具有第四掺杂离子，且所述第四掺杂离子类型与所述第一掺杂离子类型不同；金属连接层450，位于所述第一源漏掺杂区161上；层间介质层102，位于所述栅极结构150露出的衬底100上，所述层间介质层102覆盖所述栅极结构150；源漏接触孔插塞510，位于所述层间介质层102内且与所述金属连接层450电连接。
所述衬底100上具有互补金属氧化物图像传感器(CMOS Image Sensor，CIS)，所述像素结构作为CIS的一部分。所述衬底100为所述像素结构的形成提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。
所述衬底100内具有第一掺杂离子，且根据所述像素结构的类型，选择 相应掺杂类型的所述衬底100。本实施例中，所述像素结构为N型，相应的，所述衬底100为P型衬底100，即所述第一掺杂离子类型为P型，例如硼离子、镓离子和铟离子中的一种或多种。
在其他实施例中，所述像素结构还可以为P型，相应的，所述衬底为N型衬底，即所述第一掺杂离子类型为N型，例如磷离子、砷离子和锑离子中的一种或多种。
需要说明的是，所述衬底100还包括具有逻辑器件(logic device)的逻辑区II。本实施例中，以所述逻辑器件为CMOS器件为例，所述逻辑区II包括具有P型器件的PMOS区域100P、以及具有N型器件的NMOS区域100N。在其他实施例中，所述逻辑区还可以仅包括PMOS区域或仅包括NMOS区域。
本实施例中，所述PMOS区域100P和NMOS区域100N为相邻区域。在其他实施例中，所述PMOS区域和NMOS区域还可以相隔离。
还需要说明的是，所述半导体结构还包括隔离结构101，所述隔离结构101位于所述浮置扩散区域100F和所述逻辑区II交界处的衬底100内、以及所述PMOS区域100P和NMOS区域100N交界处的衬底100内。
所述隔离结构101用于对相邻器件起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
所述深掺杂区110作为所述像素结构的光电二极管的一部分。本实施例中，所述第一掺杂离子类型为P型，相应的，所述第二掺杂离子类型为N型，例如磷离子、砷离子和锑离子中的一种或多种。
所述浮置扩散区120用于在所述CIS运作时累积信号电荷。本实施例中，所述第一掺杂离子类型为P型，相应的，所述第三掺杂离子类型为N型，例如磷离子、砷离子和锑离子中的一种或多种。
需要说明的是，所述半导体结构还包括：位于所述逻辑区II衬底100内的阱区(未标示)。具体地，所述阱区包括：位于所述PMOS区域100P衬底100内的第一阱区130、以及位于所述NMOS区域100N衬底100内的第二阱区140。本实施例中，所述第一阱区130内的掺杂离子为N型离子，所述第 二阱区140内的掺杂离子为P型离子。
还需要说明的是，在其他实施例中，当所述像素结构为P型时，相应的，所述第二掺杂离子类型为P型，所述第三掺杂离子类型为P型。
位于所述感光区域100D和浮置扩散区域100F交界处衬底100上的栅极结构150用于作为所述像素结构的传输晶体管(Tx)的一部分。
本实施例中，所述栅极结构150为叠层结构，所述栅极结构150包括栅氧化层151以及位于所述栅氧化层151上的栅极层152；其中，所述栅极层152的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述栅氧化层151的材料可以为氧化硅或氮氧化硅。本实施例中，所述栅氧化层151的材料为氧化硅，所述栅极层152的材料为多晶硅。
在其他实施例中，所述栅极结构还可以为单层结构，相应的，所述栅极结构仅包括栅极层。
需要说明的是，所述栅极结构150还位于所述逻辑区II的衬底100上。具体地，所述栅极结构150位于所述PMOS区域100P的衬底100上，还位于所述NMOS区域100N的衬底100上。所述PMOS区域100P的栅极结构150用于控制所述P型器件沟道的导通与截断，所述NMOS区域100N的栅极结构150用于控制所述N型器件沟道的导通与截断。
所述侧墙210用于定义所述第一源漏掺杂区161的位置，还用于对所述栅极结构150起到保护作用。
所述侧墙210的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙210可以为单层结构或叠层结构。本实施例中，所述侧墙210为ONO(Oxide-Nitride-Oxide)叠层结构，即所述侧墙210包括第一氧化硅层、位于所述第一氧化硅层上的氮化硅层、以及位于所述氮化硅层上的第二氧化硅层。
需要说明的是，本实施例中，所述侧墙210还位于所述逻辑区II的栅极结构150侧壁上，即位于所述NMOS区域100N的栅极结构150侧壁上以及所述PMOS区域100P的栅极结构150侧壁上。
所述第一源漏掺杂区161作为所述传输晶体管的漏区，用于在所述传输晶体管开启后，提取光电二极管经光电效应所产生的电子。本实施例中，所述第一掺杂离子类型为P型，相应的，所述第四掺杂离子类型为N型，例如磷离子、砷离子和锑离子中的一种或多种。在其他实施例中，当所述像素结构为P型时，相应的，所述第四掺杂离子类型为P型，例如硼离子、镓离子和铟离子中的一种或多种。
本实施例中，所述半导体结构还包括：位于所述逻辑区II栅极结构150两侧衬底100内的第二源漏掺杂区162。具体地，所述PMOS区域100P的第二源漏掺杂区162位于所述PMOS区域100P栅极结构150两侧的衬底100内，所述NMOS区域100N的第二源漏掺杂区162位于所述NMOS区域100N栅极结构150两侧的衬底100内。所述PMOS区域100P第二源漏掺杂区162用于作为所述P型器件的源区或漏区，所述NMOS区域100N第二源漏掺杂区162用于作为所述N型器件的源区或漏区。本实施例中，所述PMOS区域100P第二源漏掺杂区162的掺杂离子类型为P型，所述NMOS区域100N第二源漏掺杂区162的掺杂离子类型为N型。
所述金属连接层450用于在所述像素区I第一源漏掺杂区161的形成过程中作为刻蚀工艺的刻蚀停止位置，从而避免对所述像素区I的第一源漏掺杂区161所对应衬底100造成过刻蚀，进而避免出现由过刻蚀所引起的暗电流问题，例如漏电流的问题。本实施例中，所述金属连接层450的材料可以为Ti、TiN、W、Ta、TaN和Al中的一种或多种。
所述金属连接层450为导电材料，因此所述金属连接层450不仅可以起到刻蚀停止的作用，还用于实现所述第一源漏掺杂区161和所述源漏接触孔插塞510的电连接用；相应的，所述金属连接层450的引入，仍旧可以实现所述第一源漏掺杂区161与所述源漏接触孔插塞510的电连接。
需要说明的是，所述金属连接层450的厚度不宜过小，也不宜过大。如果所述金属连接层450的厚度过小，则在形成所述源漏接触孔插塞510的刻蚀过程中，难以较好地起到刻蚀停止的作用，容易增加所述像素区I第一源漏掺杂区161所对应衬底100受到过刻蚀的风险；如果所述金属连接层450的厚度过大，相应在沿所述衬底100表面法线的方向上，增加了所述源漏接触 孔插塞510与所述第一源漏掺杂区161的距离，容易对所述像素结构的性能造成不良影响。为此，本实施例中，所述金属连接层450的厚度为
Figure BDA0001248269980000181
至
Figure BDA0001248269980000182
本实施例中，所述金属连接层450覆盖所述第一源漏掺杂区161的部分表面。在其他实施例中，所述金属连接层还可以覆盖所述第一源漏掺杂区的整个表面。
所述层间介质层102用于实现半导体结构之间的电隔离，还用于为所述第一源漏掺杂区161的形成提供工艺基础。所述层间介质层102的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等介质材料。本实施例中，所述层间介质层102的材料为氧化硅。
所述源漏接触孔插塞510通过所述金属连接层450与所述第一源漏掺杂区161实现电连接，用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。
需要说明的是，所述源漏接触孔插塞510还位于所述逻辑区II的层间介质层102内，且所述逻辑区II的源漏接触孔插塞510与所述第二源漏掺杂区162实现电连接。
还需要说明的是，所述半导体结构还包括：位于所述层间介质层102内且与所述像素区I栅极结构150电连接的栅极接触孔插塞520。本实施例中，所述栅极接触孔插塞520还与所述逻辑区II的栅极结构150实现电连接，用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。
此外，所述半导体结构还包括：金属硅化物阻挡层250，所述金属硅化物阻挡层250位于所述像素区I的侧墙210、栅极结构150顶部、第一源漏掺杂区161和金属连接层450上；金属硅化物层155，位于所述逻辑区II栅极结构150的顶部以及所述第二源漏掺杂区162上。
所述金属硅化物阻挡层250用于防止在所述像素区I形成所述金属硅化物层155。所述金属硅化物阻挡层250的材料可以为氧化硅和氮化硅中的一种或两种。本实施例中，所述金属硅化物阻挡层250的材料为富硅氧化硅。其中，富硅氧化硅指的是硅含量较高的氧化硅材料。
本实施例中，所述栅极结构150顶部的金属硅化物层155由部分厚度的所述栅极结构150转化而成，所述第二源漏掺杂区162上的金属硅化物层155由部分厚度的所述第二源漏掺杂区162所对应的衬底100转化而成。所述金属硅化物层155用于减小接触电阻。本实施例中，所述金属硅化物层155的材料可以为TiSi或NiSi。
本实施例中，所述半导体结构还包括：位于所述层间介质层102与所述金属硅化物阻挡层250之间、所述层间介质层102与所述隔离结构101之间、所述层间介质层102与所述金属硅化物层155之间、所述层间介质层102与所述侧墙210之间的刻蚀停止层260。
所述刻蚀停止层260用于在所述源漏接触孔插塞510和所述栅极接触孔插塞520的形成过程中作为刻蚀工艺的刻蚀停止位置，从而可以避免出现各区域因刻蚀速率不一致而引起刻蚀不足或刻蚀过量的问题。本实施例中，所述刻蚀停止层260的材料为氮化硅。
通常侧墙的形成过程包括刻蚀工艺，本发明所述侧墙210位于所述感光区域100D的衬底100上，即形成所述侧墙210所采用的刻蚀工艺未对所述感光区域100D进行刻蚀，因此可以避免对所述感光区域100D造成等离子体损伤以及在所述感光区域100D衬底100内出现电荷残留的问题，进而避免出现坏像素的问题；此外，所述第一源漏掺杂区161上具有所述金属连接层450，因此通过所述金属连接层450，可以避免在所述源漏接触孔插塞510形成过程中对所述第一源漏掺杂区161所对应衬底100造成过刻蚀，从而避免出现由过刻蚀所引起的暗电流问题，例如漏电流问题。所以，相比感光区域衬底上不具有侧墙、以及第一源漏掺杂区上不具有金属连接层的半导体结构，本发明所述CIS的像素结构的性能较高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括用于形成像素结构的像素区，所述像素区包括相邻的感光区域和浮置扩散区域，其中所述衬底内具有第一掺杂离子；
在所述感光区域的衬底内形成深掺杂区，所述深掺杂区内具有第二掺杂离子，且所述第二掺杂离子类型与所述第一掺杂离子类型不同；
在所述浮置扩散区域的衬底内形成浮置扩散区，所述浮置扩散区内具有第三掺杂离子，且所述第三掺杂离子类型与所述第一掺杂离子类型不同；
在所述感光区域和浮置扩散区域交界处的衬底上形成栅极结构；
形成保形覆盖所述栅极结构和衬底的侧墙膜；
去除位于所述浮置扩散区域的栅极结构顶部、以及所述浮置扩散区域衬底上的所述侧墙膜，保留位于所述感光区域的衬底上、所述栅极结构的侧壁上、以及所述感光区域的栅极结构顶部上的所述侧墙膜，且剩余所述侧墙膜作为侧墙；
以所述侧墙为掩膜，在所述栅极结构一侧的浮置扩散区内形成第一源漏掺杂区，所述第一源漏掺杂区内具有第四掺杂离子，且所述第四掺杂离子类型与所述第一掺杂离子类型不同；
在所述第一源漏掺杂区上形成金属连接层；
形成所述金属连接层后，在所述栅极结构露出的衬底上形成层间介质层，所述层间介质层覆盖所述栅极结构；
在所述层间介质层内形成与所述金属连接层电连接的源漏接触孔插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述侧墙的步骤包括：在所述感光区域的侧墙膜上形成第一图形层；
以所述第一图形层为掩膜，刻蚀位于所述浮置扩散区域的栅极结构顶部、以及所述浮置扩散区域衬底上的所述侧墙膜，以剩余所述侧墙膜作为侧墙；形成所述侧墙后，去除所述第一图形层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述侧墙的步骤中，采用等离子体干法刻蚀工艺，去除位于所述浮置扩散区域的栅极结构顶部、以及所述浮置扩散区域衬底上的所述侧墙膜。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙包括第一氧化硅层、位于所述第一氧化硅层上的氮化硅层、以及位于所述氮化硅层上的第二氧化硅层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属连接层的材料为Ti、TiN、W、Ta、TaN和Al中的一种或多种。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属连接层的厚度为
Figure FDA0002596140610000021
至
Figure FDA0002596140610000022
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述金属连接层的工艺为物理气相沉积工艺。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述金属连接层的步骤包括：形成保形覆盖所述侧墙、栅极结构和衬底的金属膜；
在所述第一源漏掺杂区上方的金属膜上形成第二图形层；
以所述第二图形层为掩膜，刻蚀所述金属膜，形成金属连接层；
去除所述第二图形层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，刻蚀所述金属膜的工艺为湿法刻蚀工艺。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一源漏掺杂区上形成金属连接层的步骤中，所述金属连接层覆盖所述第一源漏掺杂区的部分表面；或者，所述金属连接层覆盖所述第一源漏掺杂区的整个表面。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述像素结构的类型为N型，所述第一掺杂离子类型为P型，所述第二掺杂离子类型为N型，所述第三掺杂离子类型为N型，所述第四掺杂离子类型为N型；
或者，
所述像素结构的类型为P型，所述第一掺杂离子类型为N型，所述第二掺杂离子类型为P型，所述第三掺杂离子类型为P型，所述第四掺杂离子类型为P型。
12.如权利要求2所述的半导体结构的形成方法，其特征在于，提供衬底的步骤中，所述衬底还包括用于形成逻辑器件的逻辑区；
提供所述衬底后，在所述感光区域和浮置扩散区域交界处的衬底上形成栅极结构之前，所述形成方法还包括：在所述逻辑区衬底内形成阱区；
在所述感光区域和浮置扩散区域交界处的衬底上形成栅极结构的步骤中，还在所述逻辑区衬底上形成所述栅极结构；
以所述第一图形层为掩膜，去除位于所述浮置扩散区域的栅极结构顶部、以及所述浮置扩散区域衬底上的所述侧墙膜的步骤中，还去除所述逻辑区的栅极结构顶部以及衬底上的所述侧墙膜，所形成侧墙还位于所述逻辑区栅极结构的侧壁上；
形成所述侧墙后，在所述第一源漏掺杂区上形成金属连接层之前，所述形成方法还包括：在所述逻辑区栅极结构两侧的衬底内形成第二源漏掺杂区；
在所述层间介质层内形成与所述金属连接层电连接的源漏接触孔插塞的步骤中，所述源漏接触孔插塞还形成于所述逻辑区的层间介质层内，且所述逻辑区的源漏接触孔插塞与所述第二源漏掺杂区电连接。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述金属连接层后，在所述衬底上形成层间介质层之前，所述形成方法还包括：形成保形覆盖所述侧墙、栅极结构、第一源漏掺杂区、第二源漏掺杂区和金属连接层的金属硅化物阻挡层；
在所述像素区的金属硅化物阻挡层上形成第三图形层；
以所述第三图形层为掩膜，去除所述逻辑区的金属硅化物阻挡层；
去除所述第三图形层；
去除所述第三图形层后，在所述逻辑区的栅极结构顶部以及所述第二源漏掺杂区上形成金属硅化物层。
14.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括具有像素结构的像素区，所述像素区包括相邻的感光区域和浮置扩散区域，其中所述衬底内具有第一掺杂离子；
位于所述感光区域衬底内的深掺杂区，所述深掺杂区内具有第二掺杂离子，且所述第二掺杂离子类型与所述第一掺杂离子类型不同；
位于所述浮置扩散区域衬底内的浮置扩散区，所述浮置扩散区内具有第三掺杂离子，且所述第三掺杂离子类型与所述第一掺杂离子类型不同；
栅极结构，位于所述感光区域和浮置扩散区域交界处的衬底上；
侧墙，位于所述感光区域的衬底上、所述栅极结构的侧壁上、以及所述感光区域的栅极结构顶部上；
第一源漏掺杂区，位于所述栅极结构一侧的浮置扩散区内，所述第一源漏掺杂区内具有第四掺杂离子，且所述第四掺杂离子类型与所述第一掺杂离子类型不同；
金属连接层，位于所述第一源漏掺杂区上；
层间介质层，位于所述栅极结构露出的衬底上，所述层间介质层覆盖所述栅极结构；
源漏接触孔插塞，位于所述层间介质层内且与所述金属连接层电连接。
15.如权利要求14所述的半导体结构，其特征在于，所述金属连接层的材料为Ti、TiN、W、Ta、TaN和Al中的一种或多种。
16.如权利要求14所述的半导体结构，其特征在于，所述金属连接层的厚度为
Figure FDA0002596140610000041
至
Figure FDA0002596140610000042
17.如权利要求14所述的半导体结构，其特征在于，所述金属连接层覆盖所述第一源漏掺杂区的部分表面；或者，所述金属连接层覆盖所述第一源漏掺杂区的整个表面。
18.如权利要求14所述的半导体结构，其特征在于，所述像素结构的类型为N型，所述第一掺杂离子类型为P型，所述第二掺杂离子类型为N型，所述第三掺杂离子类型为N型，所述第四掺杂离子类型为N型；
或者，
所述像素结构的类型为P型，所述第一掺杂离子类型为N型，所述第二掺杂离子类型为P型，所述第三掺杂离子类型为P型，所述第四掺杂离子类型为P型。
19.如权利要求14所述的半导体结构，其特征在于，所述衬底还包括具有逻辑器件的逻辑区；
所述栅极结构还位于所述逻辑区衬底上；
所述侧墙还位于所述逻辑区栅极结构的侧壁上；
所述半导体结构还包括：位于所述逻辑区衬底内的阱区；位于所述逻辑区栅极结构两侧衬底内的第二源漏掺杂区；
所述源漏接触孔插塞还位于所述逻辑区的层间介质层内，且所述逻辑区的源漏接触孔插塞与所述第二源漏掺杂区电连接。
20.如权利要求19所述的半导体结构，其特征在于，所述半导体结构还包括：金属硅化物阻挡层，所述金属硅化物阻挡层位于所述像素区的侧墙、栅极结构顶部、第一源漏掺杂区和金属连接层上；
金属硅化物层，位于所述逻辑区栅极结构的顶部以及所述第二源漏掺杂区上。
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