CN104051423A - 互连装置和方法 - Google Patents

Abstract

本发明提供互连装置和方法，其中，该方法包括：将第一芯片接合在第二芯片上；在第一芯片的非接合面上方沉积第一硬掩模层；在第一硬掩模层上方沉积第二硬掩模层；将第二硬掩模层用作第一蚀刻掩模来蚀刻第一半导体芯片的第一衬底；以及将第一硬掩模层用作第二蚀刻掩模来蚀刻第一芯片和第二芯片的IMD层。

Description

互连装置和方法

相关申请的交叉引用

本申请涉及并且要求于2013年03月13日提交的标题为“InterconnectApparatus and Method”的美国临时专利申请61/780,465号的优先权，其全部内容结合于此作为参考。

技术领域

本发明总的来说涉及半导体领域，更具体地，涉及互连装置和方法。

背景技术

由于各种电子元件（例如，晶体管、二极管、电阻器、电容器等）的集成度不断提高，半导体产业已经历了快速的发展。在大多数情况下，这种集成度的提高源自最小部件尺寸的不断减小（例如，将半导体工艺节点朝着亚20nm节点缩小），这使得更多部件能集成在给定区域中。随着近来对微型化、更高速度、更大带宽以及更低功耗和延迟的需求，对于更小和更具创造性的半导体管芯的封装技术的需求也正在增长。

随着半导体技术的进一步发展，堆叠式半导体器件已作为有效替代出现来进一步降低半导体器件的物理尺寸。在堆叠式半导体器件中，在不同的半导体晶圆上制造诸如逻辑、存储器、处理器电路等的有源电路。可将两个或多个半导体晶圆安装在另一个半导体晶圆的顶部来进一步降低半导体器件的形成因数。

通过合适的接合技术可以将两个半导体晶圆接合在一起。常用的接合技术包括直接接合、化学活性接合、等离子体活性接合、阳极接合、共晶接合、玻璃介质接合、附着接合、热压缩接合、反应接合等。一旦两个半导体晶圆接合在一起，两个半导体晶圆之间的界面可以在堆叠式半导体晶圆之间提供导电路径。

堆叠式半导体器件的一个优势在于，通过使用堆叠式半导体器件可以实现更高的集成度。此外，堆叠式半导体器件可以实现更小的形成因数、更高的成本效益、增强的性能以及更低的功耗。

发明内容

根据本发明的一个方面，提供了一种装置，包括：第一半导体芯片，包括第一衬底、多个第一金属间介电层和多条第一金属线，多条第一金属线在第一衬底上方形成在第一金属间介电层中；第二半导体芯片，接合在第一半导体芯片上，第二半导体芯片包括第二衬底、多个第二金属间介电层和多条第二金属线，多条第二金属线在第二衬底上方形成在第二金属间介电层中；以及导电插塞，连接在第一金属线和第二金属线之间。其中，导电插塞包括：第一部分，形成在第一半导体芯片内所形成的硬掩模层的第一面的上方，第一部分具有第一宽度，并且导电插塞的第一部分通过第一介电层与第一金属间介电层和第二金属间介电层隔离；和第二部分，形成在硬掩模层的第二面的上方，第二部分具有的第二宽度大于或等于第一宽度，并且导电插塞的第二部分通过第二介电层与第一金属间介电层隔离。

优选地，硬掩模层由第一金属线形成。

优选地，硬掩模层由第一半导体芯片的再分布线形成。

优选地，硬掩模层由第一半导体芯片的接触件形成。

优选地，第一部分位于第一沟槽内，第一沟槽位于第一金属线和第二金属线之间，并且第一介电层沿着第一沟槽的侧壁而形成；以及第二部分位于第二沟槽内，第二沟槽位于第一金属线和第一衬底的背面之间，并且第二介电层沿着第二沟槽的侧壁而形成。

优选地，第一部分位于第一沟槽内，第一沟槽位于第一半导体芯片的接触件和第二金属线之间，并且第一介电层沿着第一沟槽的侧壁而形成；以及第二部分位于第二沟槽内，第二沟槽位于第一半导体芯片的接触件和第一衬底的背面之间，并且第二介电层沿着第二沟槽的侧壁而形成。

优选地，第一部分位于第一沟槽内，第一沟槽位于第一半导体芯片的再分布线和第二金属线之间，并且第一介电层沿着第一沟槽的侧壁而形成；以及第二部分位于第二沟槽内，第二沟槽位于第一半导体芯片的再分布线和第一衬底的背面之间，并且第二介电层沿着第二沟槽的侧壁而形成。

根据本发明的另一方面，提供了一种方法，包括：将第一半导体芯片接合在第二半导体芯片上，其中，第一半导体芯片包括第一衬底、多个第一金属间介电层和多个第一互连结构，多个第一互连结构在第一衬底上方形成在第一金属间介电层中，并且第二半导体芯片包括第二衬底、多个第二金属间介电层和多个第二互连结构，多个第二互连结构在第二衬底上方形成在第二金属间介电层中；在第一半导体芯片的非接合面上方沉积第一硬掩模层；在第一硬掩模层上方沉积第二硬掩模层；将第二硬掩模层用作第一掩模来蚀刻第一衬底；蚀刻第一金属间介电层和第二金属间介电层从而形成多个开口，其中，将第一硬掩模层和第一互连结构用作第二掩模；以及在开口中镀导电材料。

优选地，该方法还包括：在开口中镀导电材料从而形成导电插塞，其中，导电插塞的第一部分与第一半导体芯片的接合面相邻，并且导电插塞的第二部分与第一半导体芯片的非接合面相邻，并且第一部分的宽度大于或等于导电插塞的第二部分的宽度。

优选地，该方法还包括：蚀刻第一金属间介电层和第二金属间介电层从而形成开口，其中，将第一硬掩模层和形成在第一金属间介电层中的多条第一金属线用作第二掩模。

优选地，该方法还包括：蚀刻第一金属间介电层和第二金属间介电层从而形成开口，其中，将第一硬掩模层和形成在第一金属间介电层中的多个接触件用作第二掩模。

优选地，该方法还包括：蚀刻第一金属间介电层和第二金属间介电层从而形成开口，其中，将第一硬掩模层和形成在第一金属间介电层中的多条再分布线用作第二掩模。

优选地，第一硬掩模层由多晶硅形成。

优选地，第二硬掩模层由氧化物形成。

根据本发明的又一方面，提供了一种方法，包括：将第一半导体晶圆接合在第二半导体晶圆上，其中，第一半导体晶圆包括第一衬底、第一金属间介电层和第一互连结构，第一互连结构形成在第一金属间介电层中并且在第一衬底上方，并且第二半导体晶圆包括第二衬底、第二金属间介电层和第二互连结构，第二互连结构形成在第二金属间介电层中并且在第二衬底上方；在第一半导体晶圆的非接合面上沉积多晶硅层；在多晶硅层上方沉积氧化物层；使用第一蚀刻工艺并且将氧化物层用作第一硬掩模层，从而在第一衬底中形成第一开口；使用第二蚀刻工艺并且将多晶硅层和第一互连结构用作第二硬掩模层来形成第二开口，其中，形成的第二开口穿过第一金属间介电层并且部分地穿过第二金属间介电层；以及在第一开口和第二开口中镀导电材料。

优选地，该方法还包括：在第一半导体晶圆的背面上沉积底部抗反射涂层，底部抗反射涂层形成在多晶硅层下方。

优选地，该方法还包括：将多晶硅层和第一半导体晶圆的多条金属线用作第二硬掩模层来形成第二开口。

优选地，该方法还包括：将多晶硅层和第一半导体晶圆的多个接触件用作第二硬掩模层来形成第二开口。

优选地，该方法还包括：将多晶硅层和第一半导体晶圆的多条再分布线用作第二硬掩模层来形成第二开口。

优选地，导电材料为铜。

附图说明

为了更充分地理解本发明及其优点，现结合附图来参考以下描述，其中：

图1示出了根据本发明各个实施例的在接合工艺之前的堆叠式半导体器件的截面图；

图2示出了根据本发明各个实施例的图1所示半导体器件在第一半导体晶圆上方形成底部抗反射涂覆（BARC）层和多个硬掩模层之后的截面图；

图3示出了根据本发明各个实施例的图2所示半导体器件在将图案化工艺应用于第一半导体晶圆的硬掩模层和BARC层之后的截面图；

图4示出了根据本发明各个实施例的图3所示半导体器件在将蚀刻工艺应用于第一半导体晶圆的衬底之后的截面图；

图5示出了根据本发明各个实施例的图4所示半导体器件在将另一蚀刻工艺应用于第一半导体晶圆的衬底之后的截面图；

图6示出了根据本发明各个实施例的图5所示半导体器件在去除剩余的光刻胶层之后的截面图；

图7示出了根据本发明各个实施例的图6所示半导体器件在半导体器件上方沉积介电层之后的截面图；

图8示出了根据本发明各个实施例的图7所示半导体器件在将蚀刻工艺应用于介电层的一些部分之后的截面图；

图9示出了根据本发明各个实施例的图8所示半导体器件在将导电材料填充到开口中之后的截面图；

图10示出了根据本发明各个实施例的图9所示半导体器件在将化学机械抛光（CMP）工艺应用于半导体器件的顶面之后的截面图；

图11示出了根据本发明各个实施例的图10所示半导体器件在半导体器件上形成介电层之后的截面图；

图12示出了根据本发明各个实施例的另一个堆叠式半导体器件的截面图；

图13示出了根据本发明各个实施例的又一个堆叠式半导体器件的截面图；

图14示出了根据本发明各个实施例的包括堆叠式晶圆结构的背照式图像传感器的截面图；

图15示出了根据本发明各个实施例的硬掩模的俯视图；以及

图16示出了根据本发明各个实施例的另一个硬掩模的俯视图；

除非另有说明，不同附图中对应的数字和符号通常代表对应的部分。绘制附图以便清楚地说明各个实施例的相关方面，但是不必按照比例绘制。

具体实施方式

以下详细论述了本发明优选实施例的制造和使用。然而，应该理解，本发明的实施例提供了许多可以在各种具体环境中实现的可应用发明构思。所论述的具体实施例仅仅是制造和使用本发明的具体方式的示例性说明，但不用于限制本发明的范围。

本发明将参考具体环境下的优选实施例来描述用于形成堆叠式半导体器件的互连结构的方法。然而，本发明也可应用于各种半导体器件。在下文中，将参考附图来具体解释各个实施例。

图1示出了根据本发明各个实施例的在接合工艺之前的堆叠式半导体器件的截面图。第一半导体晶圆110和第二半导体晶圆210包括半导体衬底（例如，第一衬底102和第二衬底202）以及在半导体衬底上方形成的多个互连结构（例如，金属线106、108、206和208）。将第一半导体晶圆110用作实例来示出接合工艺之前的半导体晶圆的具体结构。

如图1所示，第一半导体晶圆110可以包括第一衬底102和形成在第一衬底102上方的多个金属间介电层104。此外，诸如金属线106和金属线108的多条金属线形成在金属间介电层104中。

可以由硅形成第一衬底102，然而，也可以由其他III族元素、IV族元素和/或V族元素形成，诸如硅、锗、镓、砷及它们的组合。第一衬底102也可表现为绝缘体上半导体（SOI）的形式。SOI衬底可以包括形成在绝缘层（例如，隐埋氧化物等）上方的半导体材料层（例如，硅、锗等），该绝缘层形成在硅衬底中。此外，其他可使用的衬底包括多层衬底、梯度衬底、混合取向衬底及它们的任意组合等。

第一衬底102还可以包括各种电路（未示出）。在第一衬底102上形成的电路可以是适合于特定应用的任何类型的电路。根据一些实施例，电路可以包括各种n型金属氧化物半导体（NMOS）器件和/或p型金属氧化物半导体（MOS）器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等。

可以将电路互连来执行一种或多种功能。功能可以包括存储结构、处理结构、传感器、放大器、功率分配、输入/输出电路等。本领域的技术人员应该理解以上提供的实例仅用于说明目的，但不用于将各个实施例限制于任何特定应用。

在第一衬底102上方形成金属间介电层104。如图1所示，金属间介电层104可以包括多条金属线，诸如金属线106和金属线108。

可以通过任何合适的形成工艺（例如，光刻和蚀刻、镶嵌、双镶嵌等）来制造金属线106和金属线108，并且可以使用合适的导电材料（诸如铜、铝、铝合金、铜合金等）来形成金属线106和金属线108。

如图1所示，第一半导体晶圆110将堆叠在第二半导体晶圆210上。在一些实施例中，在第一半导体晶圆110和第二半导体晶圆210中分别形成多个接合焊盘。此外，位于第二半导体晶圆210处的接合焊盘与位于第一半导体晶圆110处的对应接合焊盘以面对面的方式对齐。通过诸如直接接合的合适接合技术来将第一半导体晶圆110和第二半导体晶圆210接合在一起。

根据一些实施例，在直接合工艺中，可以通过金属-金属接合（例如，铜-铜接合）、电介质-电介质接合（例如，氧化物-氧化物接合）、金属-电介质接合（例如，氧化物-铜接合）及它们的任意组合等来实现第一半导体晶圆110和第二半导体晶圆210之间的连接。

应该指出，图1所示的接合可以处于晶圆级。在晶圆级接合中，晶圆110和晶圆210接合在一起，然后被锯切成管芯。可选地，可以在芯片级执行接合。

还应指出，第一半导体晶圆110可以是背照式传感器，并且第二半导体晶圆210可以是逻辑电路。可以在硅衬底上方的外延层中形成背照式图像传感器。根据背照式图像传感器的制造工艺，硅衬底在背面薄化工艺中已经被去除。一部分外延层保留。在保留的外延层中形成光有源区。

光有源区可以包括例如通过将杂质离子注入至外延层中而形成的光电二极管。此外，光有源区可以是PN结光电二级管、PNP光电晶体管、NPN光电晶体管等。根据一个实施例，光有源区可以包括在n型区上形成的p型层，其中，n型区形成在从p型半导体衬底生长的外延层上。

第二半导体晶圆210可以包括逻辑电路。逻辑电路可以是模数转换器。此外，逻辑电路可以是数据处理电路，各种实施方式还可以包括其他连接至背照式图像传感器的电路，诸如存储电路、偏置电路、基准电路等。

根据一个实施例，将第一半导体晶圆110接合在第二半导体晶片210上之后，可以将薄化工艺应用于第一半导体晶圆的背面。根据背照式图像传感器的制造工艺，薄化衬底直至外延层暴露。更具体地，可以将衬底的背面薄化至约2um至约2.15um的厚度范围。这种薄衬底层允许光穿过衬底并照射到嵌入在衬底中的光电二极管而不被该衬底吸收。

可通过使用诸如研磨、抛光和/或化学蚀刻的合适技术来实施薄化工艺。根据一个实施例，可通过使用化学机械抛光（CMP）工艺来实施薄化工艺。在CMP工艺中，蚀刻材料和研磨材料的组合物与衬底的背面接触，并且使用研磨垫（未示出）来研磨衬底的背面直至达到要求的厚度。

图2示出了根据本发明各个实施例的图1所示半导体器件在第一半导体晶圆上方形成底部抗反射涂覆（BARC）层和多个硬掩模层之后的截面图。在第一衬底102的背面上形成BARC层112。在整篇说明书中，与BARC层112相邻的第一衬底102的表面被称为第一衬底102的背面。

可以由氮化物材料、有机材料、氧化物材料等形成BARC层112。可以使用诸如化学汽相沉积（CVD）等的合适技术来形成BARC层112。

在BARC层112的上方形成第一硬掩模层113。在第一硬掩模层113的上方形成第二硬掩模层115。在一些实施例中，第一硬掩模层113可由多晶硅形成。第二硬掩模层115可由氧化物形成。在整篇说明书中，第一硬掩模层113可选地被称为多晶硅硬掩模层113。第二硬掩模层115可选地被称为氧化物硬掩模层115。可以使用诸如CVD等的合适技术来形成多晶硅硬掩模层和氧化物硬掩模层。

图3示出了根据本发明各个实施例的图2所示半导体器件在将图案化工艺应用于第一半导体晶圆的硬掩模层和BARC层之后的截面图。可使用合适的沉积和光刻技术在氧化物硬掩模层115的上方形成诸如光刻胶掩模等的图案化掩模。可以将合适的蚀刻工艺（诸如反应离子蚀刻（RIE）或其他干蚀刻、各向异性湿蚀刻或其他任何合适的各向异性蚀刻或图案化工艺）应用于硬掩模层和BARC层。结果，在硬掩模层和BARC层中形成多个开口301和303。

在形成开口301和开口303之后，可通过使用诸如化学溶剂清洗、等离子灰化、干法剥离等合适的光刻胶剥离技术来去除剩余的光刻胶层（例如，掩模302）。光刻胶剥离技术是公知的，因此本发明不再进一步详细论述以避免重复。

图4示出了根据本发明各个实施例的图3所示半导体器件在将蚀刻工艺应用于第一半导体晶圆的衬底之后的截面图。在使用合适的去除工艺将光刻胶掩模去除之后，可以将合适的蚀刻工艺（诸如干蚀刻、湿蚀刻或其他任何合适的图案化工艺）应用于第一半导体晶圆110的第一衬底102。在蚀刻工艺期间，氧化物层115可以充当硬掩模层。如图4所示，在第一衬底102中形成多个开口114和开口116。可对衬底102实施蚀刻工艺直至第一金属间介电层104露出。随后，可通过合适的去除工艺将氧化物硬掩模层115去除。

图5示出了根据本发明各个实施例的图4所示半导体器件在将另一蚀刻工艺应用于半导体器件之后的的截面图。可对半导体器件实施合适的蚀刻工艺（诸如干蚀刻、各向异性湿蚀刻、其他任何合适的各向异性蚀刻或图案化工艺）来形成开口504和开口506。在蚀刻工艺期间，多晶硅层113和金属线106、108、206可以充当硬掩模层。

开口504和开口506分别是图4所示开口114和开口116的延伸。具体地，开口504和开口506延伸穿过金属间介电层104和金属间介电层204以及两个堆叠式晶圆的接合界面。如图5所示，在形成开口504和开口506之后，露出金属线106、108、206和208。

还应指出，可以由诸如铜的合适的金属材料来形成金属线106和金属线108，这种材料具有与金属间介电层（例如，金属间介电层104和204）不同的蚀刻速率（选择性）。因此，金属线106和金属线108可以充当用于金属间介电层104和204的蚀刻工艺的硬掩模层。可以应用选择性蚀刻工艺来快速地蚀刻金属间介电层104和204而只蚀刻金属线106和金属线108的一部分。如图5所示，将硬掩模层的露出部分（例如，金属线106和金属线108）部分地蚀刻掉，从而形成凹槽（诸如图5所示的凹槽502）。凹槽502的深度可根据各种应用和设计的需要而变化。

图6示出了根据本发明各个实施例的图5所示半导体器件在去除剩余的多晶硅层之后的截面图。在如图5所示的蚀刻过程中，可将多晶硅层113部分或完全地蚀刻掉。在蚀刻工艺之后，可应用合适的去除工艺来去除多晶硅层113的剩余部分。如图6所示，在去除多晶硅层113之后，露出BARC层112的顶面。

图7示出了根据本发明各个实施例的图6所示半导体器件在半导体器件上方沉积介电层之后的截面图。如图7所示，在开口701和开口703的底部和侧壁上方形成介电层702。此外，在如图7所示的半导体器件的顶面上方形成介电层702。

介电层702可由集成电路制造工艺中常用的各种介电材料形成。例如，介电层702可以由二氧化硅、氮化硅或诸如硼硅酸盐玻璃的掺杂玻璃层等形成。可选地，介电层可以是氮化硅层、氮氧化硅层、聚酰胺层、低介电常数绝缘体等。此外，上述介电材料的组合也可用来形成介电层702。根据一些实施例，可以使用诸如溅射、氧化、CVD等的合适技术来形成介电层702。

图8示出了根据本发明各个实施例的图7所示半导体器件在将蚀刻工艺应用于介电层的一些部分之后的截面图。可以图案化介电层702并且去除部分介电层702。如图8所示，剩余的介电层可以包括两部分。第一部分沿着底部沟槽的侧壁而形成。第二部分沿着上部沟槽的侧壁而形成。在整篇说明书中，第一部分可选地被称为第一介电层801。第二部分可选地被称为第二介电层803。

对介电层702的一些部分进行的去除工艺可以是诸如湿蚀刻、干蚀刻等的蚀刻工艺。湿蚀刻工艺或干蚀刻工艺的具体操作在本领域内都是公知的，因此，在本发明中不再进行讨论以避免重复。

图9示出了根据本发明各个实施例的图8所示半导体器件在将导电材料填充到开口中之后的截面图。在一些实施例中，在镀工艺之前可以沉积诸如晶种层的多个辅助层，从而将导电材料填充至开口中。

晶种层（未示出）可以由铜、镍、金及它们的任意组合等形成。可以通过诸如PVD、CVD等的合适沉积工艺来形成晶种层。

一旦晶种层沉积在开口中，包括钨、钛、铝、铜及它们的任意组合等的导电材料被填充至开口中，形成导电插塞902和导电插塞904。在一些实施例中，可以通过合适的电镀工艺将导电材料填充至开口中。

图10示出了根据本发明各个实施例的图9所示半导体器件在将CMP工艺应用于半导体器件顶面之后的截面图。可进行诸如CMP、回蚀步骤等的平坦化工艺来平坦化半导体器件的顶面。如图10所示，结果移除了部分导电材料。如图10所示，在对半导体器件进行CMP工艺之后，可在半导体器件中形成两个导电插塞902和904。

如图10所示，每一个导电插塞（例如，导电插塞902和导电插塞904）都可以包括两部分。第一部分是从金属线206至由金属线106和金属线108所形成的硬掩模层。如图10所示，第一部分的宽度为W1。第二部分是从硬掩模层至第一衬底102的背面。如图10所示，第二部分的宽度是W2。在一些实施例中，W2大于或等于W1。

图11示出了根据本发明各个实施例的图10所示半导体器件在半导体器件上形成介电层之后的截面图。介电层1102可以包括常用的介电材料，诸如氮化硅、氮氧化硅、碳氧化硅、碳化硅、它们的组合和它们的多层。可通过诸如溅射、CVD等的合适的沉积技术在半导体器件上方沉积介电层1102。

如以上参考图10所述，导电插塞（例如，导电插塞902）包括两部分。在整篇说明书中，从硬掩模层（例如，金属线106）至金属线206的部分可选地被称为三维结构1115。

具有如图11所示的导电插塞902和导电插塞904的堆叠式晶圆的一个优势在于，通过单个导电插塞（例如，导电插塞902）使两个半导体晶圆的有源电路互相连接。这种单个导电插塞有助于进一步减小形成因数。此外，与通过多个导电插塞连接的堆叠式半导体器件相比，图11所示的连接在两个半导体晶圆之间的单个导电插塞有助于减小功耗和防止寄生干扰。

应该指出，尽管图11示出了堆叠在一起的两个半导体晶圆，但是本领域的技术人员应理解，图11所示的堆叠式半导体器件仅仅是实例。可以有多种替代、变化和修改。例如，堆叠式半导体器件可以容纳多于两个的半导体晶圆。

图12示出了根据本发明各个实施例的另一个堆叠式半导体器件的截面图。除了由与第一衬底102和金属间介电层104之间的界面相邻的接触件来形成硬掩模层以外，堆叠式半导体器件1200类似于图11所示的堆叠式半导体器件100。

可以在层间介电层中形成接触件（未示出）。层间介电层可以包括诸如硼磷硅玻璃（BPSG）的材料，尽管任何合适的电介质可用于任一层。可以使用诸如PECVD的工艺来形成层间介电层，尽管可选择使用其他工艺。

可穿过层间介电层以及合适的光刻和蚀刻技术来形成接触件1006和1008。通常，这些光刻技术涉及沉积光刻胶材料，然后对光刻胶材料进行掩蔽、曝光和显影，以露出层间介电层中将要去除的的部分。剩余的光刻胶材料保护下面的材料免受诸如蚀刻的后续工艺步骤的影响。

接触件1006和1008可以包括阻挡/粘合层（未示出）来防止扩散并且向接触件1006和接触件1008提供更好的粘合。在一些实施例中，接触件1006和1008可由诸如具有高导电性且低阻性的金属、金属元素、过渡金属等的任何合适的导电材料形成。根据一个实施例，接触件1006和1008可由钨形成，尽管可选择使用诸如铜、铝等的其他材料。在接触件1006和接触件1008由钨形成的一个实施例中，可通过本领域已知的CVD技术来沉积接触件1006和接触件1008，尽管可选择使用任何形成方法。

如图12所示，导电插塞（例如，导电插塞1202和1204）包括两部分。在整篇说明书中，从硬掩模层（例如，接触件1006）至金属线206的部分可选地被称为三维结构1214。

图13示出了根据本发明各个实施例的又一个堆叠式半导体器件的截面图。除了蚀刻硬掩模是由与两个半导体晶圆的界面相邻的的再分布线形成以外，堆叠式半导体器件1300类似于图11所示的堆叠式半导体器件100。

再分布线1306和1308可以是单个材料层或者多层结构，并且可以由诸如钛、氮化钛、铝、钽、铜及它们的组合的金属形成。可以通过本领域已知的诸如物理汽相沉积（PVD）、溅射、CVD、电镀等任何合适的方法来形成再分布线1306和再分布线1308。

导电插塞（例如，导电插塞1302和1304）包括两部分。在整篇说明书中，从硬掩模层（例如，再分布线1306和1308）至金属线206的部分可选地被称为三维结构1314。

应该指出，可通过诸如铜-氮氧化硅(Cu-SiON)接合工艺的适合的金属-电介质接合技术将第一半导体晶圆110接合在第二晶圆210上。

还应指出，尽管图11、图12和图13示出了分别由金属线、接触件、再分布线形成的硬掩模层，但是本领域技术人员会认识到图11至图13所示的硬掩模层仅仅是实例。可以有多种替代、变化和修改。例如，可以通过多个隔离区、多晶硅区及它们的任意组合等形成硬掩模层。

图14示出根据本发明的各个实施例的包括堆叠式晶圆结构的背照式图像传感器的截面图。背照式图像传感器1400包括两个半导体晶圆，即传感器晶圆1201和专用集成电路（ASIC）晶圆1203。如图14所示，传感器晶圆1201堆叠在ASIC晶圆1203上。在一些实施例中，传感器晶圆1201与ASIC1203通过合适的三维结构（诸如图11所示的三维结构1115、图12所示的三维结构1214、图13所示的三维结构1314及它们的任何组合）而相互连接。

ASIC晶圆1203可以包括诸如逻辑电路1206和1208的多个逻辑电路。在一些实施例中，逻辑电路可以是模数转换器。然而，逻辑电路可以是可在背照式图像传感器中使用的其他功能电路。例如，逻辑电路1206和1208可以是数据处理电路、存储电路、偏置电路、基准电路及它们的任意组合等。

ASIC晶圆1203还可以包括多个互连层和嵌入在互连层中的多条金属线1220、1222、1224以及1226。金属线1220、1222、1224以及1226可以充当互连结构。如图14所示的箭头指示，金属线1220、1222、1224以及1226提供逻辑电路1206和1208与传感器晶圆1201之间的信号路径。

可以通过任何合适的形成工艺（例如，光刻和蚀刻、镶嵌、双镶嵌等）制造金属线1220、1222、1224和1226，并且可使用合适的导电材料（诸如铜、铝、铝合金、铜合金等）来形成金属线1220、1222、1224和1226。

通过本领域内已知的CMOS工艺技术来制备传感器晶圆1201。具体地，传感器晶圆1201包括位于硅衬底上方的外延层。根据背面照明图像传感器的制作工艺，在背面薄化工艺中去除硅衬底直至露出外延层。可以保留外延层的一部分。在保留的外延层中形成p型光有源区和n型光有源区（未分别示出）。

诸如p型光有源区和n型光有源区的光有源区可以形成充当光电二极管的PN结。如图14所示，图像传感器1110可以包括多个光电二极管。

传感器晶圆1201可以包括晶体管（未示出）。具体地，晶体管可以产生与照射在光有源区的光的强度或亮度相关的信号。根据一个实施例，晶体管可以是转移晶体管。然而，晶体管可以是可用在背照式图像传感器中的多种类型的功能性晶体管的实例。例如，晶体管可以包括位于背照式图像传感器中的其他晶体管，诸如复位晶体管、源极跟随器晶体管或选择晶体管。可用于图像传感器的所有合适的晶体管和配置都完全包括在本实施例的范围内。

传感器晶圆1201可以包括多个互连层和嵌入在互连层中的金属线。金属线1120、1122、1124和1126可以提供传感器晶圆1201和ASIC晶圆1203之间的信号路径。具体地，如图14所示箭头指示，外部信号可以通过铝铜焊盘1112进入背照式图像传感器1400，然后通过诸如通孔（未示出）的互连结构到达金属布线（例如，金属线1120）。外部信号还可以穿过三维结构1210。三维结构1210可以是图11所示的三维结构1115、图12所示的三维结构1214、图13所示的三维结构1314和/或它们的任意组合。

在外部信号通过三维结构1210后，外部信号可通过ASIC晶圆1203的金属布线（例如，金属线1220）而到达逻辑电路1206。

当信号离开逻辑电路1206时，其通过由ASIC晶圆1203的金属布线（例如，金属线1222）、三维结构1210、传感器晶圆1201的金属布线（例如，金属线1122）形成的导电路径而到达图像传感器1110。

在图像传感器1110产生信号后，信号通过由传感器晶圆1201的金属布线（例如，金属线1124）、三维结构1210、ASIC晶圆1203的金属布线（例如，金属线1224）形成的路径而发送至逻辑电路1208。此外，信号可以从逻辑电路1208开始，通过由ASIC晶圆1203的金属线（例如，金属线1226）、三维结构1210、传感器晶圆1201的金属线（例如，金属线1126）以及铝铜焊盘1114形成的路径发送至背照式图像传感器1400的外部。

逻辑电路1206和1208可连接至铝铜焊盘1112和1114。如图14所示，可在传感器晶圆1201的背面上形成铝铜焊盘1112和1114。

应当指出，图14所示的铝铜焊盘1112和1114的位置仅仅是实例。本领域的技术人员将会认识到，可以有多种替代、修改和变化。例如，可以在ASIC晶圆1203的非接合面上形成铝铜焊盘1112和铝铜焊盘1114。通过在ASIC晶圆1203的非接合面上形成铝铜焊盘1112和1114可以减小背照式图像传感器的形成因数。

具有形成在ASIC晶圆1203的非接合面上的输入/输出端的一个优势在于，作为结果可以提高背照式图像传感器1400的集成度和量子效率。

图15示出根据本发明各个实施例的硬掩模的俯视图。如以上参考图11、图12、图13所述，可以分别通过金属线、接触件和再分布线来形成硬掩模层。截面图1501示出了硬掩模层包括两部分（例如，金属线106和金属线108），这两部分可以形成如俯视图1502所示的连续环形区。硬掩模层的俯视图1502示出硬掩模层是环形的。环形硬掩模层的内径以W1表示。

应该指出，环形硬掩模层的内圆可以被其他合适的形状（诸如俯视图1504所示的正方形）来取代。硬掩模层的俯视图可以包括其他形状（诸如但不限于椭圆形、三角形、多边形等），这是在本发明各个实施例的范围和精神内。

图16示出了根据本发明的各个实施例的硬掩模的另一个俯视图。除了以具有开口的正方形取代环形之外，图16的俯视图类似于图15所示的俯视图。俯视图1602示出了具有正方形开口的正方形。俯视图1604示出了具有圆形开口的正方形。

根据一个实施例，一种装置包括：第一半导体芯片，其包括第一衬底、多个第一金属间介电层以及形成在第一衬底上方的第一金属间介电层中的多条第一金属线；第二半导体芯片，接合在第一半导体芯片上，其中第二半导体芯片包括第二衬底、多个第二金属间介电层以及形成在第二衬底上方的第二金属间介电层中的多条第二金属线；以及导电插塞。

导电插塞连接在第一金属线和第二金属线之间，其中，导电插塞包括：第一部分，形成在硬掩模层的第一面上方，第一部分具有第一宽度，并且导电插塞的第一部分通过第一介电层与第一金属间介电层和第二金属间介电层隔离；第二部分，形成在硬掩模层的第二面上方，第二部分具有的第二宽度大于或等于第一宽度，并且导电插塞的第二部分通过第二介电层与第一金属间介电层隔离。

根据一个实施例，一种方法包括：将第一半导体芯片接合在第二半导体芯片上，其中，第一半导体芯片包括第一衬底、多个第一金属间介电层和形成在第一衬底上方的第一金属间介电层中的多个第一互连结构，并且第二半导体芯片包括第二衬底、多个第二金属间介电层和形成在第二衬底上方的第二金属间介电层中的多个第二互连结构。

该方法还包括：在第一半导体芯片的非接合面上方沉积第一硬掩模层；在第一硬掩模层上方沉积第二硬掩模层；将第二硬掩模层作为第一掩模来蚀刻第一衬底；蚀刻第一金属间介电层和第二金属间介电层以形成多个开口，其中，将第一硬掩模层和第一互连结构用作第二掩模；以及在开口中镀导电材料。

根据一个实施例，一种方法包括：将第一半导体晶圆接合在第二半导体晶圆上，其中，第一半导体晶圆包括第一衬底、第一金属间介电层和形成在第一金属间介电层中并且位于第一衬底上方的第一互连结构，并且第二半导体晶圆包括第二衬底、第二金属间介电层和形成在第二金属间介电层中并且位于第二衬底上方的第二互连结构。

该方法还包括：在第一半导体晶圆的非接合面上方沉积多晶硅层；在多晶硅层上方沉积氧化物层；使用第一蚀刻工艺并且将氧化物层用作第一硬掩模层从而在第一衬底中形成第一开口；使用第二蚀刻工艺并且将多晶硅层和第一互连结构用作第二硬掩模层来形成第二开口，其中，形成的第二开口穿过第一金属间介电层并且部分地穿过第二金属间介电层；以及在第一开口和第二开口中镀导电材料。

尽管具体描述了本发明的实施例及其优点，但是应当理解，可以作出各种变化、替代和更改而不背离所附权利要求限定的本发明的精神和范围。

此外，本申请的范围不旨在限于本说明书所述的工艺，机器装置、制造、物质组成、工具、方法和步骤的特定实施例。本领域的技术人员从本发明公开的内容很容易理解，根据本发明可以利用与本发明所述的相应实施例执行基本相同功能或实现基本相同结果的、目前现有或今后将被开发的工艺、机器装置、制造、物质组成、工具、方法或步骤。因此，所附权利要求旨在将这些工艺、机器装置、制造、物质组成、工具、方法或步骤包括在它们的范围内。

Claims (10)

1.一种装置，包括：

第一半导体芯片，包括第一衬底、多个第一金属间介电层和多条第一金属线，所述多条第一金属线在所述第一衬底上方形成在所述第一金属间介电层中；

第二半导体芯片，接合在所述第一半导体芯片上，所述第二半导体芯片包括第二衬底、多个第二金属间介电层和多条第二金属线，所述多条第二金属线在所述第二衬底上方形成在所述第二金属间介电层中；以及

导电插塞，连接在所述第一金属线和所述第二金属线之间，其中，所述导电插塞包括：

第一部分，形成在所述第一半导体芯片内所形成的硬掩模层的第一面的上方，所述第一部分具有第一宽度，并且所述导电插塞的第一部分通过第一介电层与所述第一金属间介电层和所述第二金属间介电层隔离；和

第二部分，形成在所述硬掩模层的第二面的上方，所述第二部分具有的第二宽度大于或等于所述第一宽度，并且所述导电插塞的第二部分通过第二介电层与所述第一金属间介电层隔离。

2.根据权利要求1所述的装置，其中：

所述硬掩模层由所述第一金属线形成。

3.根据权利要求1所述的装置，其中：

所述硬掩模层由所述第一半导体芯片的再分布线形成。

4.根据权利要求1所述的装置，其中：

所述硬掩模层由所述第一半导体芯片的接触件形成。

5.根据权利要求1所述的装置，其中：

所述第一部分位于第一沟槽内，所述第一沟槽位于所述第一金属线和所述第二金属线之间，并且所述第一介电层沿着所述第一沟槽的侧壁而形成；以及

所述第二部分位于第二沟槽内，所述第二沟槽位于所述第一金属线和所述第一衬底的背面之间，并且所述第二介电层沿着所述第二沟槽的侧壁而形成。

6.根据权利要求1所述的装置，其中：

所述第一部分位于第一沟槽内，所述第一沟槽位于所述第一半导体芯片的接触件和所述第二金属线之间，并且所述第一介电层沿着所述第一沟槽的侧壁而形成；以及

所述第二部分位于第二沟槽内，所述第二沟槽位于所述第一半导体芯片的接触件和所述第一衬底的背面之间，并且所述第二介电层沿着所述第二沟槽的侧壁而形成。

7.根据权利要求1所述的装置，其中：

所述第一部分位于第一沟槽内，所述第一沟槽位于所述第一半导体芯片的再分布线和所述第二金属线之间，并且所述第一介电层沿着所述第一沟槽的侧壁而形成；以及

所述第二部分位于第二沟槽内，所述第二沟槽位于所述第一半导体芯片的再分布线和所述第一衬底的背面之间，并且所述第二介电层沿着所述第二沟槽的侧壁而形成。

8.一种方法，包括：

将第一半导体芯片接合在第二半导体芯片上，其中：

所述第一半导体芯片包括第一衬底、多个第一金属间介电层和多个第一互连结构，所述多个第一互连结构在所述第一衬底上方形成在第一金属间介电层中；并且

所述第二半导体芯片包括第二衬底、多个第二金属间介电层和多个第二互连结构，所述多个第二互连结构在所述第二衬底上方形成在第二金属间介电层中；

在所述第一半导体芯片的非接合面上方沉积第一硬掩模层；

在所述第一硬掩模层上方沉积第二硬掩模层；

将所述第二硬掩模层用作第一掩模来蚀刻所述第一衬底；

蚀刻所述第一金属间介电层和所述第二金属间介电层从而形成多个开口，其中，将所述第一硬掩模层和所述第一互连结构用作第二掩模；以及

在所述开口中镀导电材料。

9.根据权利要求8所述的方法，还包括：

在所述开口中镀所述导电材料从而形成导电插塞，其中：

所述导电插塞的第一部分与所述第一半导体芯片的接合面相邻；并且

所述导电插塞的第二部分与所述第一半导体芯片的非接合面相邻，并且：

所述第一部分的宽度大于或等于所述导电插塞的第二部分的宽度。

10.一种方法，包括：

将第一半导体晶圆接合在第二半导体晶圆上，其中：

所述第一半导体晶圆包括第一衬底、第一金属间介电层和第一互连结构，所述第一互连结构形成在所述第一金属间介电层中并且在所述第一衬底上方；并且

第二半导体晶圆包括第二衬底、第二金属间介电层和第二互连结构，所述第二互连结构形成在所述第二金属间介电层中并且在所述第二衬底上方；

在所述第一半导体晶圆的非接合面上沉积多晶硅层；

在所述多晶硅层上方沉积氧化物层；

使用第一蚀刻工艺并且将所述氧化物层用作第一硬掩模层，从而在所述第一衬底中形成第一开口；

使用第二蚀刻工艺并且将所述多晶硅层和所述第一互连结构用作第二硬掩模层来形成第二开口，其中，形成的所述第二开口穿过所述第一金属间介电层并且部分地穿过所述第二金属间介电层；以及

在所述第一开口和所述第二开口中镀导电材料。