CN1947236A - 在半导体互连结构上沉积金属层的方法 - Google Patents
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Abstract
本发明公开了一种用于在半导体晶片的互连结构上沉积金属层的方法。在该方法中，金属导体由介电层覆盖。构图介电层以暴露金属导体。然后衬里层沉积在图形上。然后氩溅射刻蚀该衬里层以去除衬里层并露出金属导体。在氩溅射刻蚀工艺中，衬里层重新沉积在图形的侧壁上。最后，附加层沉积在图形中并且覆盖重新沉积的衬里层。
Description
相关申请的交叉引用
本申请涉及美国专利申请序列号10/318,606，标题为“在具有帽层的半导体互连结构的上沉积金属层的方法”的专利，与本申请在同一日期提交。
技术领域
本发明涉及半导体工艺，更特别地涉及包括有使用有色冶金学的先进互连结构的半导体晶片工艺。
背景技术
使用有色冶金学的先进互连结构关于功能特性提出多个技术挑战。其中最重要的是获得在热循环下稳定的低接触电阻，以及在电迁移和应力迁移下良好的可靠性。
电迁移是在诸如铜的导体内响应于通过其中电流的离子的移动，并且最终能导致半导体的开路失败。
各种现有技术方法已经发展到可以阻止或限制电迁移，特别是对在铜金属线和互连中的电迁移。因此，在这里其内容通过参考引入本申请的发明人为Hsiao等的美国专利6,191,029公开了一种制造金属互连的方法，该方法包括在沟槽里沉积势垒金属层，沉积诸如铜的导电金属以填充沟槽，蚀刻掉部分铜以便在沟槽中形成凹陷，并且用顶势垒层然后再用介电材料填充该凹陷。铜上方的保形顶势垒层改善了电迁移阻抗。
其内容通过参考引入本申请的发明人为Chen的美国专利6,200,890公开了一种制造金属互连的方法，该方法包括在铜线形成以后刻蚀掉部分介电层以使该铜线从介电层的表面突出，然后在突出的铜线上方形成顶势垒层以防止电迁移和电流泄露。
其内容通过参考引入本申请的发明人为Nagami的美国专利6,214,731公开了一种制造金属互连的工艺，该工艺包括在沟槽里沉积势垒金属层，用硅烷处理该势垒金属层以形成硅层，以及在硅层上沉积铜以填充沟槽，由此铜和硅反应以在势垒金属层和沉积的铜之间形成硅化铜层。该硅化铜层改善了界面缺陷密度和电迁移阻抗。
尽管存在各种用于解决已知的电迁移问题的现有技术方法，现有技术还是没有能够通过常规使用的金属层沉淀步骤满意地解决电迁移问题。无法解决的这些难题在使用有机介电膜的情况下变得特别尖锐。因此，用诸如有机介电材料中的沟槽和通孔等的互连结构观察到的侧壁和底切剖面(undercut profiles)存在没有先例的困难，即，在金属填充之前在获得这些沟槽和通孔的高集成度的衬里和种子层覆盖方面存在困难。有机介电膜的另一个问题是所谓的经时电介质击穿(TDDB)，其中例如铜穿透不完全的侧壁层并且污染介电材料。因此，仍然需要用于制造具有增加的电迁移阻抗和降低的应力迁移并能避免TDDB的金属互连并且特别是铜互连的方法。
现在已知金属势垒方案在其他方面包括对形成有图形的电介质进行氩溅射清洁。相反地，本发明人知道的电迁移和TDDB问题的所有现有解决方案都包括金属层的沉积，或金属层的排序，而没有试图在连续的金属层沉积之间采用任何溅射步骤。实际上，沉积工具的销售者明确反对在金属层上采用氩溅射，这是因为担心防护层的短路，也因为覆盖溅射室的圆顶的金属材料粘附不好，并且最终剥落到随后的晶片上，从而由于过量的异质材料而导致收益损失。
发明内容
根据本发明的第一方面，提供一种用于在半导体晶片的互连结构上沉淀金属层的方法，该方法包括以下步骤：
(a)提供一种互连结构，该互连结构包括由介电层覆盖的金属导体；
(b)构图介电层以形成暴露金属导体的开口；
(c)在开口的壁和底部沉积衬里层；
(d)溅射刻蚀衬里层以便暴露金属导体并且至少部分地在开口的侧壁重新沉积衬里层；以及
(e)在开口的壁上沉积至少一个附加层并且覆盖该重新沉积的衬里层。
根据本发明的第二方面，提供了一种用于在半导体晶片的互连结构上沉积金属层的方法，该方法包括以下步骤：
(a)提供一种互连结构，该互连结构包括由帽层和介电层覆盖的金属导体；
(b)构图该介电层和帽层以形成暴露金属导体的开口；
(c)在开口的壁和底部上沉积衬里层；
(d)溅射刻蚀衬里层以暴露金属导体并且至少部分地在开口的侧壁上重新沉积衬里层；以及
(e)在开口的壁上沉积至少一个附加层并且覆盖所述重新沉积的衬里层。
附图说明
在所附的权利要求书中详细地描述了认为具有新颖性的本发明的特征和本发明的元件特性。这些附图只用于说明而不是按比例画的。然而，该发明本身关于组织结构和操作方法可以最好参照结合附图的以下详细说明来理解，在该附图中：
图1A到1D是半导体晶片的横截面侧视图，说明根据用于沉积金属层的本发明的工艺的第一实施例。
图2A到2D是半导体晶片的横截面侧视图，说明根据用于沉积金属层的本发明的工艺的第二实施例。
具体实施方式
更详细的参考附图，并且特别地参考图1A到1D，说明了根据本发明的工艺的第一实施例。首先参考图1A，显示了半导体晶片10的两个层。第一层包括夹层电介质(ILD)层12。为了清楚，没有表示出底层硅。在下一层，使用常规技术将ILD 18沉积在ILD 12上。
任何介电材料都可以用来制作ILD 12和ILD 18。然而，现在的亚微米高密度集成电路的要求需要IDL 12和18优选地构成有机介电层，并且更佳地为低k有机介电层，即，具有通常定义为大约3.0或更少的低介电常数的有机介电材料。这样的低k有机介电材料的一个优选的例子是SiLK(Dow Chemical公司的聚(亚芳醚))。ILD 12和18的成分不限于有机低k电介质。更确切地，它们可以由本领域技术人员知道的可用作ILD的任何电介质构成。金属导线14可以包含铜、钨或铝。如果金属导线14是第一金属层，那么优先选用钨并且优选地将铜用在接下来的层中。
现在参考图1B，然后电路图形20构图在ILD 18上并通过ILD 18，优选地使用常规的平版印刷和刻蚀技术(例如反应离子刻蚀(RIE))。电路图形包括例如沟槽20a和通孔20b的互连结构，用于形成到金属导线14的金属导电互连。示出的互连结构是双镶嵌结构，但是该特殊结构在本发明中不是必需的。电路图形可以包括根据所制造的多层半导体的预先设计需要通常设置在这样的半导体晶片内的线(沟槽结构)、通孔(互连)和例如焊盘及FETs器件的其它结构的所需图形。超大规模集成电路(VLSI)技术可以包括五层或六(或可能更多)层的集成互连电路元件的图形，它们各自具有亚微米量级的特征。
又如图1B所示，一个衬里层(或多层)24沉积在电路开口20中。优选地，常规地沉积(例如，化学气相沉积(CVD)，等离子体气相沉积(PVD)或其他工艺)TaN，Ta，Ti，Ti(Si)N或W的衬里层24。
根据本发明，利用溅射刻蚀(示例为如图1B所示的氩溅射刻蚀)来去除金属导线14上方的衬里层24。示出氩是为了说明而不是为了限制，任何诸如Ar，He，Ne，Xe，N2，H2，NH3，N2H2的纯气体或其混合都能够用于溅射刻蚀工艺。如果需要，也可以溅射刻蚀金属导线14，以背面刻蚀金属导线14，如图1C所示。背面刻蚀金属导线是可选步骤。本发明人发现当氩溅射刻蚀衬里层24时，部分衬里层24在电路图形20的侧壁上重新沉积22，更特别地沉积在通孔20b上，如图1C所示。这样的重新沉积在电路图形20，特别是通孔20b的底部的附近提供一些额外的材料(当铜是通孔/沟槽金属时，作为额外的铜扩散势垒材料特别地有用)，并且减轻了电迁移和以后会引起的TDDB问题。
作为沉积工艺的通常结果，在ILD18的顶部和沟槽20a内部的衬里层24的水平部分通常要比通孔20b的底部的衬里层24的水平部分厚很多。因此，在溅射刻蚀后，在ILD18的顶部和沟槽20a内部的衬里层24的水平部分可能部分地保留下来，尽管变薄了一些，也可能完全刻蚀掉了。图1C显示了这样的部分剩余的衬里层24的水平部分。
溅射刻蚀是这样一种工艺：晶片被支持在真空室的两个电偏置电极之间，然后将合适的气体供入真空室以产生等离子体，该等离子体轰击晶片的表面。离子化的气体颗粒引起晶片表面的刻蚀。在溅射刻蚀期间使用氩气，本发明人发现氩溅射刻蚀的优选操作条件如下：20sccm的氩气流，温度为20℃，顶电极的偏置为400KHz和750W，表偏置(table bias)为13.56MHz和400W，并且工艺压力大约在0.6mTorr。这些操作条件是大约的而且本领域技术人员可以理解为能依据溅射刻蚀室的制造商的不同而改变。
现在参照图1D，在晶片从溅射刻蚀室去除并且放回沉积室之后，一个附加层(或多层)26可以沉积在电路开口20中。优选地，常规沉积(例如化学气相沉积(CVD)，等离子气相沉积(PVD)或其他工艺)TaN，Ta，Ti，Ti(Si)N，W或Cu的附加层26。如果铜是金属导线14的材料，那么可以将铜种子层(未示出)沉积在附加层26的顶部。在优选实施例中，衬里层是TaN，紧接着有铜种子层的附加层26的是Ta。
沉积附加层26可以在可选的露空工序(airbreak sequence)之后进行，在该露空工序中半导体晶片10暴露于气体中或气体的部分压力中。而且露空工序既可以在溅射刻蚀之前也可以在溅射刻蚀之后进行。这与常规工艺群形成对比，在该工艺群中，晶片可以移到真空的沉积工具之间，而还没有暴露于气体中。这种露空有望提高衬里层24和附加层26之间的粘附力。
然后常规地沉积填充冶金(fill metallurgy)28，随后进行诸如化学机械抛光等的平坦化工艺，以形成图1D所示的结构。如果填充冶金28是铜，则从沉积室上去除晶片并且常规地镀上铜填充冶金28。如果填充冶金28是W或Al，则可以在同一个沉积室沉积W或Al或者更多地按常规习惯，移到特别为处理W或A1填充冶金28而设立的室。
现在参考图2A到2D，描述根据本发明的工艺的第二实施例。图2A与前述图1A一样包括可以用作各种层的材料，除了现在在ILD12和ILD18之间有帽层16。帽层16保护金属导线14以防在下一层半导体晶片10的处理中氧化、受潮以及污染。另外，帽层16用来防止不希望的导线14向ILD18中的扩散。帽层16可以由任何适合的帽层材料制成，例如氮化硅、碳化硅、碳氧化硅，氢化碳化硅、二氧化硅、有机硅酸盐玻璃以及其他低k电介质。
如图2B所示，帽层16覆盖ILD12以及导线14。然而，帽层16也可以由选择性金属帽(例如，CoWP、Ta或W)构成，该选择性金属帽只覆盖金属线14而不覆盖ILD12。
现在参考图2B，然后在ILD18和帽层16上并且通过ILD18和帽层16构图电路图形20，优选地使用关于图1B中描述的常规平版印刷和刻蚀技术，以便形成沟槽20a和通孔20b.现在电路图形20露出金属导线14。
仍参考图2C，常规沉积TaN，Ta，Ti，Ti(Si)N或W的衬里层24。现在溅射刻蚀半导体晶片10’，再次使用上述气体中的一种(或其混合)。说明氩溅射刻蚀是为了说明而不是为了限制。操作参数与前述的类似。在本发明的这个实施例中，溅射刻蚀衬里层24以得到图2C所示的结构。同样，如果需要，可以继续溅射刻蚀过去的衬里层24以便背面刻蚀金属导线14。衬里层24在通孔20b的侧壁上重新沉积22。
同样，作为沉积工艺的正常结果，在ILD18的顶部和沟槽20a内的衬里层24的水平部分通常比通孔20b的底部衬里层24的水平部分厚很多。因此，溅射刻蚀之后，ILD18的顶部和沟槽20a内的衬里层24的水平部分可能部分地保留下来，尽管变薄了一些，也可能完全刻蚀掉了。图2C示出了部分剩余的衬里层24的水平部分。
其后，如图2D所示，常规地沉积TaN，Ta，Ti，Ti(Si)N，W或Cu的附加层26。然后晶片从沉积室移开，接着进行填充冶金28的沉积，优选地镀铜，但是也可以镀W或Al。如果铜用作填充冶金28则通常会沉积在前面的铜种子层。然后半导体晶片10’由化学机械抛光或其他类似工艺来平坦化以得到图2D所示的结构。
同样，沉积附加层26可以在可选的露空工序之后进行，在该露空工序中晶片10暴露于气体中或气体的部分压力中。同样，露空工序既可以在溅射刻蚀步骤之前也可以在溅射刻蚀步骤之后进行。
对于注意到本公开的本领域技术人员来说，很明显可以做出不脱离本发明精神的，除这里特别描述的那些实施例以外的本发明的其他修改。因此，认为这些修改在只由所附的权利要求书限定的本发明的范围之内。
Claims (20)
1.一种用于在半导体晶片的互连结构上沉积金属层的方法，该方法包括以下步骤：
(a)提供一种互连结构，该互连结构包括由介电层覆盖的金属导体；
(b)构图所述介电层以形成暴露所述金属导体的开口；
(c)在所述开口的壁和底部沉积衬里层；
(d)溅射刻蚀所述衬里层以便暴露所述金属导体并且至少部分地在所述开口的侧壁重新沉积所述衬里层；以及
(e)在所述开口的所述壁上沉积至少一个附加层并且覆盖所述重新沉积的衬里层。
2.根据权利要求1所述的方法，其中所述衬里层从由TaN，Ta，Ti，Ti(Si)N和W构成的组中选取，而所述附加层从由TaN，Ta，Ti，Ti(Si)*N，W和Cu构成的组中选取。
3.根据权利要求1所述的方法还包括用铜填充所述开口的步骤。
4.根据权利要求1所述的方法，其中所述开口是通孔或沟槽。
5.根据权利要求1所述的方法，其中所述金属导体从由铜、钨和铝构成的组中选取。
6.根据权利要求1所述的方法，其中用于溅射刻蚀的气体从由Ar，He，Ne，Xe，N2，H2，NH3，N2H2以及其混合物构成的组中选取。
7.根据权利要求1所述的方法，其中在所述溅射刻蚀步骤中，所述溅射刻蚀在所述金属导体的顶表面上停止。
8.根据权利要求1所述的方法，其中在所述溅射刻蚀步骤中，所述溅射刻蚀在至少部分地溅射刻蚀所述金属导体之后停止。
9.根据权利要求1所述的方法，其中所述沉积衬里层的步骤和所述沉积至少一个附加层的步骤之间，所述晶片暴露到露空。
10.一种用于在半导体晶片的互连结构上沉积金属层的方法，该方法包括以下步骤：
(a)提供一种互连结构，该互连结构包括由帽层和介电层覆盖的金属导体；
(b)构图所述介电层和帽层以形成暴露所述金属导体的开口；
(c)在所述开口的壁和底部上沉积衬里层；
(d)溅射刻蚀所述衬里层以暴露所述金属导体并且至少部分地在所述开口的侧壁上重新沉积所述衬里层；以及
(e)在所述开口的所述壁上沉积至少一个附加层并且覆盖所述重新沉积的衬里层。
11.根据权利要求10所述的方法，其中所述帽层从由氮化硅、碳化硅、碳氧化硅，氢化碳化硅、二氧化硅、有机硅酸盐玻璃以及其他低k介电材料构成的组中选取。
12.根据权利要求10所述的方法，所述帽层在厚度上比所述介电层薄。
13.根据权利要求10所述的方法，其中所述衬里层从由TaN，Ta，Ti，Ti(Si)N和W构成的组中选取，而所述附加层从由TaN，Ta，Ti，Ti(Si)N，W和Cu构成的组中选取。
14.根据权利要求10所述的方法还包括用铜填充所述开口的步骤。
15.根据权利要求10所述的方法，其中所述开口是通孔或沟槽。
16.根据权利要求10所述的方法，其中所述金属导体从由铜、钨和铝构成的组中选取。
17.根据权利要求10所述的方法，其中用于溅射刻蚀的气体从由Ar，He，Ne，Xe，N2，H2，NH3，N2H2以及其混合物构成的组中选取。
18.根据权利要求10所述的方法，其中在所述溅射刻蚀步骤中，所述溅射刻蚀在所述金属导体的顶表面上停止。
19.根据权利要求10所述的方法，其中在所述溅射刻蚀步骤中，所述溅射刻蚀在至少部分地溅射刻蚀所述金属导体之后停止。
20.根据权利要求10所述的方法，其中所述沉积衬里层的步骤和所述沉积至少一个附加层的步骤之间，所述晶片暴露到露空。
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103890576A (zh) * | 2011-03-03 | 2014-06-25 | 国际商业机器公司 | 用于基于石墨烯和碳纳米管晶体管的集成的先多层互连集成方案 |
| CN104051423A (zh) * | 2013-03-13 | 2014-09-17 | 台湾积体电路制造股份有限公司 | 互连装置和方法 |
| CN104362139A (zh) * | 2014-09-23 | 2015-02-18 | 上海华力微电子有限公司 | 铜互连的扩散阻挡层、半导体器件及其制造方法 |
| CN104425453A (zh) * | 2013-09-06 | 2015-03-18 | 台湾积体电路制造股份有限公司 | 3dic互连装置和方法 |
| CN105098068A (zh) * | 2014-05-22 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
| CN106159086A (zh) * | 2015-05-15 | 2016-11-23 | 台湾积体电路制造股份有限公司 | Rram器件 |
| CN108063117A (zh) * | 2016-11-09 | 2018-05-22 | 中芯国际集成电路制造(上海)有限公司 | 互连结构及其形成方法 |
| US10163956B2 (en) | 2013-03-13 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect apparatus and method |
| CN109346436A (zh) * | 2018-09-20 | 2019-02-15 | 德淮半导体有限公司 | 制造半导体装置的方法 |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7122462B2 (en) * | 2003-11-21 | 2006-10-17 | International Business Machines Corporation | Back end interconnect with a shaped interface |
| KR100564801B1 (ko) * | 2003-12-30 | 2006-03-28 | 동부아남반도체 주식회사 | 반도체 제조 방법 |
| KR100573897B1 (ko) * | 2003-12-30 | 2006-04-26 | 동부일렉트로닉스 주식회사 | 반도체 제조 방법 |
| KR100538444B1 (ko) * | 2003-12-31 | 2005-12-22 | 동부아남반도체 주식회사 | 비아 홀 및 트렌치 형성 방법 |
| JP4393244B2 (ja) * | 2004-03-29 | 2010-01-06 | キヤノン株式会社 | インプリント装置 |
| JP4832807B2 (ja) * | 2004-06-10 | 2011-12-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4786680B2 (ja) * | 2004-06-10 | 2011-10-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US8432037B2 (en) | 2004-06-10 | 2013-04-30 | Renesas Electronics Corporation | Semiconductor device with a line and method of fabrication thereof |
| US7115522B2 (en) * | 2004-07-09 | 2006-10-03 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
| JP2006216787A (ja) * | 2005-02-03 | 2006-08-17 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP4830421B2 (ja) * | 2005-06-28 | 2011-12-07 | 東京エレクトロン株式会社 | 金属膜の成膜方法及び成膜装置 |
| JP2007109736A (ja) * | 2005-10-11 | 2007-04-26 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2007109894A (ja) * | 2005-10-13 | 2007-04-26 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7312531B2 (en) * | 2005-10-28 | 2007-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and fabrication method thereof |
| US20070126120A1 (en) * | 2005-12-06 | 2007-06-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device |
| KR100721620B1 (ko) | 2005-12-28 | 2007-05-23 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| US7528066B2 (en) * | 2006-03-01 | 2009-05-05 | International Business Machines Corporation | Structure and method for metal integration |
| JP2007311771A (ja) * | 2006-04-21 | 2007-11-29 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| DE102006035645B4 (de) * | 2006-07-31 | 2012-03-08 | Advanced Micro Devices, Inc. | Verfahren zum Ausbilden einer elektrisch leitfähigen Leitung in einem integrierten Schaltkreis |
| JP2008041700A (ja) * | 2006-08-01 | 2008-02-21 | Tokyo Electron Ltd | 成膜方法、成膜装置及び記憶媒体 |
| US7666781B2 (en) * | 2006-11-22 | 2010-02-23 | International Business Machines Corporation | Interconnect structures with improved electromigration resistance and methods for forming such interconnect structures |
| JP5103914B2 (ja) * | 2007-01-31 | 2012-12-19 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法及び半導体装置 |
| DE102007004860B4 (de) * | 2007-01-31 | 2008-11-06 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer Kupfer-basierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein verbessertes Integrationsschema |
| US20090001584A1 (en) * | 2007-06-26 | 2009-01-01 | Sang-Chul Kim | Semiconductor device and method for fabricating the same |
| KR100870271B1 (ko) * | 2007-06-28 | 2008-11-25 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 및 그의 형성 방법 |
| US7892968B2 (en) * | 2008-01-21 | 2011-02-22 | International Business Machines Corporation | Via gouging methods and related semiconductor structure |
| JP2010040772A (ja) * | 2008-08-05 | 2010-02-18 | Rohm Co Ltd | 半導体装置の製造方法 |
| US8337675B2 (en) | 2009-01-26 | 2012-12-25 | Spts Technologies Limited | Method of plasma vapour deposition |
| US8487386B2 (en) * | 2009-06-18 | 2013-07-16 | Imec | Method for forming MEMS devices having low contact resistance and devices obtained thereof |
| CN102376632B (zh) * | 2010-08-19 | 2013-10-30 | 中芯国际集成电路制造(上海)有限公司 | 形成半导体器件结构的方法 |
| DE102010063294B4 (de) * | 2010-12-16 | 2019-07-11 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verfahren zur Herstellung von Metallisierungssystemen von Halbleiterbauelementen, die eine Kupfer/Silizium-Verbindung als ein Barrierenmaterial aufweisen |
| CN102361006B (zh) * | 2011-10-25 | 2016-08-24 | 上海集成电路研发中心有限公司 | 一种低应力钽氮薄膜的制备方法 |
| US9305886B2 (en) * | 2013-12-18 | 2016-04-05 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits having crack-stop structures and methods for fabricating the same |
| US9536826B1 (en) | 2015-06-15 | 2017-01-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor (finFET) device structure with interconnect structure |
| US10332790B2 (en) | 2015-06-15 | 2019-06-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor (FinFET) device structure with interconnect structure |
| US9786603B1 (en) * | 2016-09-22 | 2017-10-10 | International Business Machines Corporation | Surface nitridation in metal interconnects |
| TWI697032B (zh) * | 2016-10-24 | 2020-06-21 | 聯華電子股份有限公司 | 半導體元件的製程 |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5326427A (en) * | 1992-09-11 | 1994-07-05 | Lsi Logic Corporation | Method of selectively etching titanium-containing materials on a semiconductor wafer using remote plasma generation |
| US5366929A (en) * | 1993-05-28 | 1994-11-22 | Cypress Semiconductor Corp. | Method for making reliable selective via fills |
| JPH07130702A (ja) * | 1993-11-08 | 1995-05-19 | Fujitsu Ltd | 白金又はパラジウムよりなる金属膜のパターニング方法 |
| US5654232A (en) * | 1994-08-24 | 1997-08-05 | Intel Corporation | Wetting layer sidewalls to promote copper reflow into grooves |
| US5933753A (en) * | 1996-12-16 | 1999-08-03 | International Business Machines Corporation | Open-bottomed via liner structure and method for fabricating same |
| US5933758A (en) * | 1997-05-12 | 1999-08-03 | Motorola, Inc. | Method for preventing electroplating of copper on an exposed surface at the edge exclusion of a semiconductor wafer |
| TW417249B (en) * | 1997-05-14 | 2001-01-01 | Applied Materials Inc | Reliability barrier integration for cu application |
| US5985762A (en) * | 1997-05-19 | 1999-11-16 | International Business Machines Corporation | Method of forming a self-aligned copper diffusion barrier in vias |
| US6214731B1 (en) | 1998-03-25 | 2001-04-10 | Advanced Micro Devices, Inc. | Copper metalization with improved electromigration resistance |
| US6287977B1 (en) * | 1998-07-31 | 2001-09-11 | Applied Materials, Inc. | Method and apparatus for forming improved metal interconnects |
| US6174800B1 (en) * | 1998-09-08 | 2001-01-16 | Taiwan Semiconductor Manufacturing Company | Via formation in a poly(arylene ether) inter metal dielectric layer |
| US6080669A (en) * | 1999-01-05 | 2000-06-27 | Advanced Micro Devices, Inc. | Semiconductor interconnect interface processing by high pressure deposition |
| US6228754B1 (en) * | 1999-01-05 | 2001-05-08 | Advanced Micro Devices, Inc. | Method for forming semiconductor seed layers by inert gas sputter etching |
| JP2000216239A (ja) * | 1999-01-18 | 2000-08-04 | United Microelectronics Corp | 銅内部結線の形成方法 |
| US6221757B1 (en) * | 1999-01-20 | 2001-04-24 | Infineon Technologies Ag | Method of making a microelectronic structure |
| TW426980B (en) * | 1999-01-23 | 2001-03-21 | Lucent Technologies Inc | Wire bonding to copper |
| US6200890B1 (en) | 1999-08-10 | 2001-03-13 | United Microelectronics Corp. | Method of fabricating copper damascene |
| US6191029B1 (en) | 1999-09-09 | 2001-02-20 | United Silicon Incorporated | Damascene process |
| US6277249B1 (en) * | 2000-01-21 | 2001-08-21 | Applied Materials Inc. | Integrated process for copper via filling using a magnetron and target producing highly energetic ions |
| US6284657B1 (en) * | 2000-02-25 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Non-metallic barrier formation for copper damascene type interconnects |
| US6498091B1 (en) * | 2000-11-01 | 2002-12-24 | Applied Materials, Inc. | Method of using a barrier sputter reactor to remove an underlying barrier layer |
| US6624066B2 (en) * | 2001-02-14 | 2003-09-23 | Texas Instruments Incorporated | Reliable interconnects with low via/contact resistance |
| US6607977B1 (en) * | 2001-03-13 | 2003-08-19 | Novellus Systems, Inc. | Method of depositing a diffusion barrier for copper interconnect applications |
| US6777327B2 (en) * | 2001-03-28 | 2004-08-17 | Sharp Laboratories Of America, Inc. | Method of barrier metal surface treatment prior to Cu deposition to improve adhesion and trench filling characteristics |
| JP2004165336A (ja) * | 2002-11-12 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
2002
- 2002-12-11 US US10/318,605 patent/US6949461B2/en not_active Expired - Lifetime
-
2003
- 2003-11-27 TW TW092133341A patent/TWI236099B/zh not_active IP Right Cessation
- 2003-12-08 JP JP2004558112A patent/JP4767541B2/ja not_active Expired - Lifetime
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- 2003-12-08 WO PCT/EP2003/050958 patent/WO2004053926A2/en active Application Filing
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103890576B (zh) * | 2011-03-03 | 2015-11-25 | 国际商业机器公司 | 用于基于石墨烯和碳纳米管晶体管的集成的先多层互连集成方案 |
| CN103890576A (zh) * | 2011-03-03 | 2014-06-25 | 国际商业机器公司 | 用于基于石墨烯和碳纳米管晶体管的集成的先多层互连集成方案 |
| US10163956B2 (en) | 2013-03-13 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect apparatus and method |
| CN104051423A (zh) * | 2013-03-13 | 2014-09-17 | 台湾积体电路制造股份有限公司 | 互连装置和方法 |
| US10763292B2 (en) | 2013-03-13 | 2020-09-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect apparatus and method for a stacked semiconductor device |
| US10840287B2 (en) | 2013-09-06 | 2020-11-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3DIC interconnect apparatus and method |
| CN104425453A (zh) * | 2013-09-06 | 2015-03-18 | 台湾积体电路制造股份有限公司 | 3dic互连装置和方法 |
| CN104425453B (zh) * | 2013-09-06 | 2018-01-26 | 台湾积体电路制造股份有限公司 | 3dic互连装置和方法 |
| US9941320B2 (en) | 2013-09-06 | 2018-04-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3DIC interconnect apparatus and method |
| US10361234B2 (en) | 2013-09-06 | 2019-07-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3DIC interconnect apparatus and method |
| CN105098068A (zh) * | 2014-05-22 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
| CN104362139B (zh) * | 2014-09-23 | 2018-02-02 | 上海华力微电子有限公司 | 铜互连的扩散阻挡层、半导体器件及其制造方法 |
| CN104362139A (zh) * | 2014-09-23 | 2015-02-18 | 上海华力微电子有限公司 | 铜互连的扩散阻挡层、半导体器件及其制造方法 |
| CN106159086B (zh) * | 2015-05-15 | 2019-12-13 | 台湾积体电路制造股份有限公司 | Rram器件 |
| CN106159086A (zh) * | 2015-05-15 | 2016-11-23 | 台湾积体电路制造股份有限公司 | Rram器件 |
| CN108063117A (zh) * | 2016-11-09 | 2018-05-22 | 中芯国际集成电路制造(上海)有限公司 | 互连结构及其形成方法 |
| CN109346436A (zh) * | 2018-09-20 | 2019-02-15 | 德淮半导体有限公司 | 制造半导体装置的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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|---|---|---|
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| CX01 | Expiry of patent term |
Granted publication date: 20090211 |