CN1815708A - 具有低电阻值的铜－阻障层镶嵌内连线结构及其制作方法 - Google Patents

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Abstract

本发明提供一种铜－阻障层镶嵌内连线结构，包括一半导体衬底；一碳掺杂介电层，设于该半导体衬底之上；一镶嵌凹槽，形成在该碳掺杂介电层上；一阿尔法相钽金属(α－Ta)单层阻障层，溅镀沉积在该镶嵌凹槽的内壁以及底部上；以及一导电层，形成于该阿尔法相钽金属阻障层上，且该导电层填满该镶嵌凹槽。

Description

具有低电阻值的铜-阻障层镶嵌内连线结构及其制作方法
技术领域
本发明涉及一种具有低阻值铜-阻障层镶嵌内连线结构的半导体元件的制造方法，尤其涉及一种直接在碳掺杂硅氧(carbon-doped oxide，CDO)低介电常数(low-k)介电层的表面上以物理气相沉积技术形成阿尔法相(alpha-phase或α-Ta)低电阻率(low-resistivity)的钽(tantalum)阻障层的方法。
背景技术
随着半导体工艺进入到纳米技术等级，为了达到集成电路元件的高集成度以及高运算处理速度的要求，在工艺上利用铜来取代铝作为导线最主要的材料已经成为趋势，这是由于铜具有比铝低约40％的电阻率，也较不会有电迁移(electromigration)的问题发生。传统的铜双镶嵌内连线结构的制作方法，大致上是先在低介电常数材料薄膜上，例如碳掺杂硅氧(CDO)低介电常数介电层，蚀刻出电路图案凹槽，其包括导线沟渠图案以及连结上、下层导线的介层洞，然后再依序将金属(铜)填入这个电路图案凹槽中。
在铜工艺的应用上，首先必须克服的问题就是铜本身具有向周围的介电层扩散的特性，而为了避免铜扩散到介电层，目前的铜镶嵌工艺皆利用阻障材料，例如钽、氮化钽、钛以及氮化钛等导电金属，将铜金属包覆起来，使铜金属不与周围的介电层直接接触，其中又以钽金属较受青睐，这是由于相比于其它的阻障材料，钽具有较高的热稳定性以及较佳的铜扩散阻挡能力。
如本领域技术人员所知，钽以及氮化钽金属皆可以物理气相沉积技术形成，而且已知钽金属存在有两种结晶相，分别是阿尔法相(αphase)以及贝塔相(βphase)，其中阿尔法相的钽金属具有较低的电阻率，约为25微欧姆-厘米(μΩ-cm)左右，而贝塔相的钽金属的电阻率则相对较高，约为200微欧姆-厘米(μΩ-cm)左右。在65纳米或45纳米工艺上，由于导线的线宽缩小，此时若能将阻障层的厚度尽量减少，电阻率提高，而同时又能够保持对铜扩散的阻挡能力，即能明显提升集成电路的整体操作效能。不幸的是，现有物理气相沉积技术所形成的钽金属阻障层皆为较高电阻率的贝塔相钽金属。
在相关的现有技艺中，美国专利第5,281,485号提供了一种形成阿尔法相钽金属的方法，其必须预先在介电层表面上溅镀沉积一掺杂氮的钽金属底层，接着在没有氮的环境中，于该掺杂氮的钽金属底层上溅镀一阿尔法相坦金属层，根据美国专利第5,281,485号所揭露的内容，该掺杂氮的钽金属底层至少需要有20埃(angstrom)。这种氮化钽/钽双层复合阻障结构仍是目前业界普遍采用的方法，但是其缺点在于氮化钽具有高电阻率。此外，氮化钽与低介电常数介电层或铜的黏合力也不如钽金属。
另一种可直接形成阿尔法相钽金属的方法是在超过400℃的衬底温度下进行钽金属的物理气相沉积，然而，这样高的温度显然并不适合应用在目前的半导体后段金属内连线工艺。
由此可知，氮化钽以及贝塔相钽金属皆具有高电阻率，因而影响到电路的操作速度，而在90纳米以下的工艺中，这些高电阻率的阻障材料显然有进一步改善的空间。因此，该行业中亟需一种形成低阻值内连线的方法，特别是形成在低介电常数材料层中的铜或铜合金导线，尤其是针对业界常用在90纳米或60纳米工艺上的碳掺杂硅氧(CDO)低介电常数介电层。
发明内容
本发明的主要目的是提供一种以物理气相沉积技术可直接在碳掺杂硅氧(carbon-doped oxide，CDO)或SiOCH低介电常数介电层的表面上形成阿尔法相(α-Ta)低电阻率(low-resistivity)的钽(tantalum)阻障层的方法。
根据本发明的优选实施例，本发明提供一种制作具有低阻值铜-阻障层镶嵌内连线结构的半导体元件的方法，首先提供一衬底；再于该衬底上沉积一碳掺杂介电层；接着蚀除部分该碳掺杂介电层，形成一镶嵌凹槽；再以还原气体等离子体处理该碳掺杂介电层的表面以及该镶嵌凹槽的内壁，持续至少一预定处理时间；于经过还原等离子体处理过的该碳掺杂介电层的表面以及该镶嵌凹槽内壁上溅镀沉积一阿尔法相钽金属阻障层；以及于该阿尔法相钽金属阻障层上形成一导电层，且该导电层填满该镶嵌凹槽。
根据本发明的另一优选实施例，本发明提供一种铜-阻障层镶嵌内连线结构，包括一半导体衬底；一碳掺杂介电层，设于该半导体衬底之上；一镶嵌凹槽，形成在该碳掺杂介电层上；一阿尔法相钽金属(α-Ta)单层阻障层，溅镀沉积在该镶嵌凹槽的内壁以及底部上；以及一导电层，形成于该阿尔法相钽金属阻障层上，且该导电层填满该镶嵌凹槽。
根据本发明的又一优选实施例，本发明提供一种制作具有低阻值铜-阻障层镶嵌内连线结构的半导体元件的方法，首先提供一衬底；再于该衬底上沉积一碳掺杂介电层；接着蚀除部分该碳掺杂介电层，形成一镶嵌凹槽；再以还原气体等离子体处理该碳掺杂介电层的表面以及该镶嵌凹槽的内壁，持续至少一预定处理时间；于经过还原等离子体处理过的该碳掺杂介电层的表面以及该镶嵌凹槽内壁上溅镀沉积一阿尔法相钽金属-氮化钽金属-阿尔法相钽金属复合阻障层；以及于该阿尔法相钽金属-氮化钽金属-阿尔法相钽金属复合阻障层上形成一导电层，且该导电层填满该镶嵌凹槽。
根据本发明的又一优选实施例，本发明提供一种铜-阻障层镶嵌内连线结构，包括一半导体衬底；一碳掺杂介电层，设于该半导体衬底之上；一镶嵌凹槽，形成在该碳掺杂介电层上；一阿尔法相钽金属-氮化钽金属-阿尔法相钽金属复合阻障层，溅镀沉积在该镶嵌凹槽的内壁以及底部上；以及一导电层，形成于该阿尔法相钽金属-氮化钽金属-阿尔法相钽金属复合阻障层上，且该导电层填满该镶嵌凹槽。
为了使本领域技术人员能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。
附图说明
图1至图6绘示的是本发明直接在碳掺杂硅氧低介电常数介电层的表面上以物理气相沉积技术形成阿尔法相钽阻障层的剖面示意图；
图7绘示的是本发明直接在碳掺杂硅氧低介电常数介电层的表面上以物理气相沉积技术形成阿尔法相钽阻障层的方法流程图；
图8显示的是以不同还原等离子体处理时间，在碳掺杂硅氧低介电常数介电层上形成低电阻率的阿尔法相钽金属层所测得的电阻率对时间的实验数据作图；
图9绘示的是以其它作为对照的未掺杂碳低介电常数介电层经过不同的还原等离子体处理时间之后，于处理表面上形成钽金属层所测得的电阻率对还原等离子体处理时间的作图。
主要元件符号说明
10  半导体结构               11  金属层
12  介电层                   13  介电层
20  双镶嵌凹槽               22  导线沟渠
24  介层洞                   30  表面活性层
42  阿尔法相钽金属层         50  铜金属层
60  铜-阻障层镶嵌结构        112 铜芯部分
114 阻障层
具体实施方式
本发明是有关于直接在碳掺杂硅氧(carbon-doped oxide，CDO)的表面上，例如SiOCH、SiON、SiCN或SiC等低介电常数介电层，以物理气相沉积技术直接形成阿尔法相(α-Ta)低电阻率(low-resistivity)的钽(tantalum)阻障层的方法。
如前所述，当工艺线宽缩小至65纳米甚至45内米时，阻障层的阻值也需要随之降低，但是却又不能影响其铜扩散阻挡能力。藉由直接在介电层的表面上形成低电阻率的阿尔法相钽金属层，取代现有的TaN/Ta复合结构，可以达到这一目的。本发明的另一优点在于由于使用阿尔法相钽金属作为阻障层材料，因此阻障层与下层铜导线之间的黏合得以改善。
请先参阅图7，其绘示的是本发明直接在碳掺杂硅氧低介电常数介电层的表面上以物理气相沉积技术形成阿尔法相钽阻障层的方法流程图。如图7所示，步骤71，本发明首先在半导体衬底上沉积碳掺杂硅氧低介电常数介电层。半导体衬底可以是硅衬底或者其它合适的衬底，例如锗、砷化镓、硅锗、硅覆绝缘衬底等。
接着，进行步骤72，在碳掺杂硅氧低介电常数介电层上形成光致抗蚀剂层，并以光刻工艺在光致抗蚀剂层中形成开口，暴露出部分的碳掺杂硅氧低介电常数介电层，再利用干蚀刻工艺经由开口将暴露出来的碳掺杂硅氧低介电常数介电层蚀除，藉此于碳掺杂硅氧低介电常数介电层中形成一镶嵌导线凹槽。随后，去除光致抗蚀剂层。
接着，进行步骤73，在去除光致抗蚀剂层之后，对已形成的镶嵌导线凹槽表面以及碳掺杂硅氧低介电常数介电层的表面进行一还原等离子体处理，在5％氢气以及载气为氦气(5％氢气/氦气)的等离子体环境下进行约300秒左右，或者甚至更久。接着，进行步骤74，进行物理气相沉积工艺，在经过还原等离子体处理过的镶嵌导线凹槽表面以及碳掺杂硅氧低介电常数介电层的表面上溅镀沉积一阿尔法相钽金属层。最后，进行步骤75，在阿尔法相钽金属层上沉积铜金属，且使铜金属填满前述的镶嵌导线凹槽。在沉积铜金属之前，也可以先在阿尔法相钽金属层上沉积铜晶种层。
请参阅图1至图6，其绘示的是本发明直接在碳掺杂硅氧低介电常数介电层的表面上以物理气相沉积技术形成阿尔法相钽阻障层的剖面示意图。如图1所示，半导体结构10包括一金属层11，其被介电层12所覆盖，而金属层11上可以另有一氮化硅或碳化硅盖层(图未示)。金属层11可以是具有多层金属内连线的半导体元件的其中的一金属内连线层。
根据本发明的优选实施例，介电层12包括含碳的低介电常数材料，例如碳掺杂硅氧低介电常数介电层。这类的含碳低介电常数材料可以利用等离子体增强化学气相沉积(PECVD)技术形成。此外，介电层12可以是单一材料或者不同材料所构成，也可以包括有一中间蚀刻停止层(图未示)。
镶嵌在介电层12内的金属层11包括有一铜芯部分112以及包围铜芯部分112的阻障层114。在介电层12下方的介电层13其材质并非本发明的重点。此外，本领域技术人员应理解图中结构10仅为半导体晶片许多集成电路结构中与本发明相关的部分。
如图2所示，利用现有双镶嵌工艺，在介电层12中形成一双镶嵌凹槽20，其包括一导线沟渠22以及一介层洞24，连通到下方的金属层11。图2中的双镶嵌凹槽20可以利用各种不同的现有工艺形成，例如沟渠优先(trench-first)双镶嵌工艺、介层洞优先(via-first)双镶嵌工艺或部分介层洞优先(via-flrst)双镶嵌工艺等等。在蚀刻双镶嵌凹槽20过程中，通常是蚀刻至下方的金属层11的铜芯部分112为止。
如图3所示，接着对介电层12的表面，包括先前形成的双镶嵌凹槽20内壁进行一还原等离子体处理，将介电层12的表面，包括先前形成的双镶嵌凹槽20内壁暴露在含有浓度1％-25％，优选为5％的氢气/氦气、氢气/氮气或氢气/氩气等离子体中至少60秒，优选超过200秒，而最优选超过300秒。前述的还原等离子体处理可以在PVD机台中进行，例如美商应用材料公司的Endura系统，但不限于此。根据本发明，在完成还原等离子体处理之后，介电层12的表面，包括先前形成的双镶嵌凹槽20内壁上会形成一表面活性层30，其具有增加的硅-碳(Si-C)键结，而原先的硅-氧(Si-O)键结则相对地减少许多。
如图4所示，接着继续在PVD机台中(不同反应室)利用现有的直流电磁控等离子体沉积(DC magnetron plasma deposition)技术，于表面活性层30上沉积低电阻率的阿尔法相钽金属层42。根据本发明的优选实施例，阿尔法相钽金属层42的厚度约介于10至100埃，优选介于25至50埃之间。
根据X-ray衍射(X-ray diffraction，XRD)实验的验证结果发现，在介电层12以还原等离子体处理超过300秒的例子当中，最后沉积在介电层12表面的钽金属为包括<110>晶格排列以及<211>晶格排列的纯阿尔法相，而侦测不到任何的贝塔相钽金属在其中。经推论，这样的现象应该是形成在介电层12表面上具有足够硅-碳键结的表面活性层30所导致，相信是由于硅-碳键结帮助了纯阿尔法相钽金属层42的物理气相沉积。
如图5所示，接着进行铜沉积工艺，利用现有的电镀沉积方法或者非电镀沉积方法在前述的双镶嵌凹槽20内填满铜金属或铜合金50，其中本发明铜金属或铜合金50是直接形成在阿尔法相钽金属层42上。在其它实施例中，也可以预先在阿尔法相钽金属层42上形成铜晶种层。
如图6所示，接着进行化学机械抛光(chemical mechanical polishing，CMP)工艺，将双镶嵌凹槽20外的多余铜金属层50以及阻障层42抛光掉，仅留下嵌在双镶嵌凹槽20内的铜金属层50以及阻障层42。前述的化学机械抛光工艺通常包括有两个阶段，第一个阶段是先以抛光铜的第一抛光垫，例如IC 1000或者IC 1010抛光掉铜金属层50，停在阻障层42上，接着进行第二个阶段，将晶片放置在抛光阻障层的第二抛光垫上，例如Politex，抛光到介电层12被暴露出来为止。在其它实施例中，抛光掉阻障层42之后，可以再继续抛光一小段时间，此步骤通常又称作过抛(over-polish)，其目的在确保晶片表面上的残余铜金属被完全去除。完成前述的化学机械抛光工艺后，即在介电层12中形成铜-阻障层镶嵌结构60。最后，再于铜-阻障层镶嵌结构60表面上形成氮化硅或碳化硅盖层(图未示)。
根据本发明，前述在进行阿尔法相钽金属层42溅镀沉积之前的还原等离子体处理，其处理时间长短非常重要，关系到钽金属中的阿尔法相纯度。请参阅图8，其显示的是以不同还原等离子体处理时间，在碳掺杂硅氧低介电常数介电层上形成低电阻率的阿尔法相钽金属层所测得的电阻率对时间的实验数据作图，由图中可看出当以5％H2/He还原等离子体处理时间超过200秒，钽金属层42的电阻率已可降低至约40微欧姆-厘米(μΩ-cm)左右，而当以浓度1％-25％的氢气/氦气、氢气/氮气或氢气/氩气还原等离子体处理时间超过300秒，钽金属层42的电阻率可降低至约25微欧姆-厘米(μΩ-cm)。
请参阅图9，其绘示的是以其它作为对照的未掺杂碳低介电常数介电层经过不同的还原等离子体处理时间之后，于处理表面上形成钽金属层所测得的电阻率对还原等离子体处理时间的作图。这些作为对照的未掺杂碳的低介电常数介电层同样以等离子体增强化学气相沉积方法形成，包括含氟硅氧层(图中以“PEFSG”表示)、等离子体增强硅氧层(图中以“PEOX”表示)以及等离子体增强硅氮氧层(图中以“PESION”表示)。
前述作为对照的未掺杂碳的低介电常数介电层同样以浓度1％-25％，优选为5％的氢气/氦气、氢气/氮气或氢气/氩气还原等离子体处理之后(0至300秒)，随后在处理表面上形成钽金属层，然后进行电阻率的量测。实验结果发现所沉积的钽金属层均为高电阻率的贝塔相钽金属(β-Ta)，而与还原等离子体处理时间的长短无关连。这也间接证实了本发明在碳掺杂硅氧低介电常数介电层表面上所形成具有较多硅-碳键结的表面活性层30能够帮助纯阿尔法相钽金属层的形成。
在本发明另一优选实施例中，也可以在沉积阿尔法相钽金属层之后，继续在阿尔法相钽金属层上沉积一氮化钽金属层，然后再于氮化钽金属层沉积第二层的阿尔法相钽金属层，形成一阿尔法相钽金属-氮化钽金属-阿尔法相钽金属复合阻障层。最后，再于阿尔法相钽金属-氮化钽金属-阿尔法相钽金属复合阻障层上沉积铜金属层。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (30)

1.一种制作具有低阻值铜-阻障层镶嵌内连线结构的方法，包括：
提供一衬底；
于该衬底上沉积一介电层；
蚀除部分该介电层，形成一镶嵌凹槽；
以还原气体等离子体处理该碳掺杂介电层的表面以及该镶嵌凹槽的内壁，持续至少一预定处理时间；
于经过还原等离子体处理过的该介电层的表面以及该镶嵌凹槽内壁上溅镀沉积一阿尔法相钽金属阻障层；以及
于该阿尔法相钽金属阻障层上形成一导电层，且该导电层填满该镶嵌凹槽。
2.如权利要求1所述的制作具有低阻值铜-阻障层镶嵌内连线结构的方法，其中该介电层为一碳掺杂介电层。
3.如权利要求2所述的制作具有低阻值铜-阻障层镶嵌内连线结构的方法，其中该碳掺杂介电层包括SiOCH、SiON、SiCN或SiC。
4.如权利要求1所述的制作具有低阻值铜-阻障层镶嵌内连线结构的方法，其中该还原气体等离子体包括浓度1％-25％的氢气/氦气、氢气/氮气或氢气/氩气。
5.如权利要求1所述的制作具有低阻值铜-阻障层镶嵌内连线结构的方法，其中该阿尔法相钽金属阻障层的电阻率小于40微欧姆-厘米。
6.如权利要求1所述的制作具有低阻值铜-阻障层镶嵌内连线结构的方法，其中于该阿尔法相钽金属阻障层上形成该导电层后，该方法还包括下列步骤：
进行一化学机械抛光工艺，以去除该镶嵌凹槽以外的该导电层。
7.如权利要求1所述的制作具有低阻值铜-阻障层镶嵌内连线结构的方法，其中该导电层包括铜及其合金。
8.如权利要求1所述的制作具有低阻值铜-阻障层镶嵌内连线结构的方法，其中该预定处理时间至少为60秒。
9.如权利要求1所述的制作具有低阻值铜-阻障层镶嵌内连线结构的方法，其中该预定处理时间至少为300秒。
10.一种铜-阻障层镶嵌内连线结构，包括：
一半导体衬底；
一介电层，设于该半导体衬底之上；
一镶嵌凹槽，设于该介电层上；
一阿尔法相钽金属单层阻障层，设于该镶嵌凹槽的一内壁以及一底部上；以及
一导电层，设于该阿尔法相钽金属阻障层上，且该导电层填满该镶嵌凹槽。
11.如权利要求10所述的铜-阻障层镶嵌内连线结构，其中该介电层为一碳掺杂介电层。
12.如权利要求11所述的铜-阻障层镶嵌内连线结构，其中该碳掺杂介电层包括SiOCH、SiON、SiCN或SiC。
13.如权利要求10所述的铜-阻障层镶嵌内连线结构，其中该阿尔法相钽金属单层阻障层的电阻率小于40微欧姆-厘米。
14.如权利要求10所述的铜-阻障层镶嵌内连线结构，其中该阿尔法相钽金属单层阻障层的电阻率为25微欧姆-厘米。
15.如权利要求10所述的铜-阻障层镶嵌内连线结构，其中该导电层包括铜及其合金。
16.如权利要求10所述的铜-阻障层镶嵌内连线结构，其中该阿尔法相钽金属单层阻障层的厚度为10至100埃。
17.一种制作具有低阻值铜-阻障层镶嵌内连线结构的方法，包括：
提供一衬底；
于该衬底上沉积一介电层；
蚀除部分该介电层，形成一镶嵌凹槽；
以还原气体等离子体处理该介电层的表面以及该镶嵌凹槽的内壁，持续至少一预定处理时间；
于经过还原等离子体处理过的该介电层的表面以及该镶嵌凹槽内壁上溅镀沉积一阿尔法相钽金属-氮化钽金属-阿尔法相钽金属复合阻障层；以及
于该阿尔法相钽金属-氮化钽金属-阿尔法相钽金属复合阻障层上形成一导电层，且该导电层填满该镶嵌凹槽。
18.如权利要求17所述的制作具有低阻值铜-阻障层镶嵌内连线结构的方法，其中该介电层为一碳掺杂介电层。
19.如权利要求18所述的制作具有低阻值铜-阻障层镶嵌内连线结构的方法，其中该碳掺杂介电层包括SiOCH、SiON、SiCN或SiC。
20.如权利要求17所述的制作具有低阻值铜-阻障层镶嵌内连线结构的方法，其中该还原气体等离子体包括浓度1％-25％，优选为5％的氢气/氦气、氢气/氮气或氢气/氩气。
21.如权利要求17所述的制作具有低阻值铜-阻障层镶嵌内连线结构的方法，其中各该阿尔法相钽金属阻障层的电阻率均小于40微欧姆-厘米。
22.如权利要求17所述的制作具有低阻值铜-阻障层镶嵌内连线结构的方法，其中于该阿尔法相钽金属阻障层上形成该导电层后，该方法还包括下列步骤：
进行一化学机械抛光工艺，以去除该镶嵌凹槽以外的该导电层。
23.如权利要求17所述的制作具有低阻值铜-阻障层镶嵌内连线结构的方法，其中该导电层包括铜及其合金。
24.如权利要求17所述的制作具有低阻值铜-阻障层镶嵌内连线结构的方法，其中该预定处理时间至少为60秒。
25.如权利要求17所述的制作具有低阻值铜-阻障层镶嵌内连线结构的方法，其中该预定处理时间至少为300秒。
26.一种铜-阻障层镶嵌内连线结构，包括：
一半导体衬底；
一碳掺杂介电层，设于该半导体衬底之上；
一镶嵌凹槽，设于该碳掺杂介电层上；
一阿尔法相钽金属-氮化钽金属-阿尔法相钽金属复合阻障层，设于该镶嵌凹槽的一内壁以及一底部上；以及
一导电层，设于该阿尔法相钽金属-氮化钽金属-阿尔法相钽金属复合阻障层上，且该导电层填满该镶嵌凹槽。
27.如权利要求26所述的铜-阻障层镶嵌内连线结构，其中该介电层为一碳掺杂介电层。
28.如权利要求27所述的铜-阻障层镶嵌内连线结构，其中该碳掺杂介电层包括SiOCH、SiON、SiCN或SiC。
29.如权利要求26所述的铜-阻障层镶嵌内连线结构，其中该导电层包括铜及其合金。
30.如权利要求26所述的铜-阻障层镶嵌内连线结构，其中各该阿尔法相钽金属阻障层的电阻率均小于40微欧姆-厘米。
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