CN104425453B - 3dic互连装置和方法 - Google Patents

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Abstract

本发明提供了一种互连装置及其形成方法。将两个衬底（诸如晶圆、管芯、或晶圆和管芯）接合在一起。使用第一掩模形成部分地延伸至形成在第一晶圆上的互连件的第一开口。形成介电衬层，然后使用相同的掩模实施另一个蚀刻工艺。继续蚀刻工艺以暴露出形成在第一衬底和第二衬底上的互连件。用导电材料填充开口以形成导电插塞。本发明还公开了3DIC互连装置和方法。

Description

3DIC互连装置和方法
技术领域
本发明涉及半导体技术领域，更具体地，涉及3DIC互连装置和方法。
背景技术
由于各种电子部件（例如，晶体管、二极管、电阻器、电容器等）的集成度的不断提高，因此半导体产业经历了快速发展。在大多数情况下，集成度的提高来自于最小部件尺寸（例如，将半导体工艺节点朝着亚20nm节点缩减）的不断变小，这使得更多的部件被集成在给定区域内。近年来，随着对微型化、更高速度、更大带宽以及更低功耗和延迟的需求的不断提高，已经产生了对半导体管芯的更小和更具创造性的封装技术的需要。
由于半导体技术的进一步发展，因此堆叠式半导体器件（例如，3D集成电路（3DIC））作为有效替代物已出现从而进一步降低半导体器件的物理尺寸。在堆叠式半导体器件中，在不同的半导体晶圆上制造诸如逻辑电路、存储器电路、处理器电路等有源电路。两个或多个半导体晶圆可安装在另一个晶圆的顶部，以进一步降低半导体器件的形状因数。
通过合适的接合技术可将两个半导体晶圆接合在一起。常用的接合技术包括直接接合、化学活化接合、等离子体活化接合、阳极接合、共晶接合、玻璃熔块接合、粘合接合、热压缩接合、反应接合等。可在堆叠式半导体晶圆之间提供电连接。堆叠式半导体器件可提供更高的密度和更小的形状因数，并且能够增强性能和降低功耗。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种装置，包括：
第一半导体芯片，包括第一衬底、多个第一金属间介电层、和形成在所述第一衬底上方的所述第一金属间介电层中的多条第一金属线；
第二半导体芯片，具有接合至所述第一半导体芯片的第一表面的表面，其中，所述第二半导体芯片包括第二衬底、多个第二金属间介电层、和形成在所述第二衬底上方的所述第二金属间介电层中的多条第二金属线；以及
导电插塞，从所述第一半导体芯片的第二表面延伸穿过所述第一半导体芯片，并到达所述第二半导体芯片中的所述多条第二金属线中的一条，所述导电插塞具有从所述第一半导体芯片的第二表面至所述第一半导体芯片中的所述多条金属线中的一条的连续垂直侧壁。
在可选实施例中，所述导电插塞在所述第一半导体芯片中的多条金属线中的两条金属线之间延伸。
在可选实施例中，所述装置还包括：位于所述导电插塞和所述多个第一金属间介电层中的一个或多个之间的介电衬层。
在可选实施例中，所述介电衬层未延伸至所述第一半导体芯片中的多条金属线中的一条。
在可选实施例中，所述导电插塞将所述第一半导体芯片中的多条金属线中的一条电连接至所述第二半导体芯片中的多条第二金属线中的一条。
在可选实施例中，所述第一半导体芯片中的多条金属线中的一条具有凹槽。
在可选实施例中，所述导电插塞的宽度为1.3μm。
根据本发明的另一个方面，还提供了一种方法，包括：
将第一半导体芯片的第一表面接合至第二半导体芯片的表面；
形成第一开口，所述第一开口从所述第一半导体芯片的第二表面部分延伸至所述第一半导体芯片中的导电部件；
在所述第一开口中形成衬层；
形成第二开口，所述第二开口从所述第一开口的底部延伸至所述第二半导体芯片中的导电部件，所述第二开口暴露出所述第一半导体芯片的导电部件的至少一部分；以及
在所述第一开口和所述第二开口中形成导电材料。
在可选实施例中，形成所述第一开口包括定时蚀刻工艺。
在可选实施例中，所述第二开口在所述第一半导体芯片中的导电部件之间延伸，并且，形成所述第二开口暴露出所述第一半导体芯片中的导电部件。
在可选实施例中，所述方法还包括：对所述第一半导体芯片中的导电部件开凹槽。
在可选实施例中，所述方法还包括：在所述导电材料上方形成介电覆盖层。
在可选实施例中，形成所述导电材料包括：在介电衬层上方形成所述导电材料，所述介电衬层未延伸至所述第一半导体芯片中的导电部件。
根据本发明的又一方面，还提供了一种方法，包括：
提供第一衬底，所述第一衬底具有上覆的一个或多个第一介电层和位于所述一个或多个第一介电层中的第一导电互连件；
提供第二衬底，所述第二衬底具有上覆的一个或多个第二介电层和位于所述一个或多个第二介电层中的第二导电互连件；
接合所述第一衬底和所述第二衬底，使所述第一介电层和所述第二介电层相对；
形成第一开口，所述第一开口延伸穿过所述第一衬底并且部分地延伸穿过所述第一介电层，所述第一开口未延伸至所述第一导电互连件；
形成第二开口，所述第二开口从所述第一开口的底部延伸至所述第二导电互连件，所述第二开口暴露出所述第一导电互连件的一部分和所述第二导电互连件的一部分；以及
在所述第一开口和所述第二开口中形成导电插塞。
在可选实施例中，在形成所述第二开口期间，将所述第一导电互连件用作掩模。
在可选实施例中，形成所述第二开口包括在所述第一导电互连件中形成凹槽。
在可选实施例中，所述第一开口的宽度为1.3μm。
在可选实施例中，所述方法还包括：在形成所述第一开口之后和在形成所述第二开口之前，在所述第一开口中形成介电衬层。
在可选实施例中，形成所述导电插塞包括：在所述介电衬层上方形成导电材料。
在可选实施例中，所述方法还包括：在所述导电材料上方形成介电覆盖层。
附图说明
为了更全面地理解实施例及其优势，现将结合附图所进行的描述作为参考，其中：
图1至图7是根据一个实施例的在制造互连件期间的各种工艺步骤的截面图；以及
图8是示出根据一个实施例的形成互连件的方法的流程图。
除非另有说明，否则不同图中的相应标号和字符通常表示相应的部件。绘制附图以清楚地说明各种实施例的相关方面并且不必按比例绘制。
具体实施方式
下面详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所论述的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
将结合具体环境中的实施例来描述本发明，即，形成用于堆叠式半导体器件的互连结构的方法。但是，其他实施例可应用于各种半导体器件中。在下文中，参考附图来详细描述各个实施例。
首先参考图1，根据不同的实施例，在进行接合工艺之前，示出第一晶圆100和第二晶圆200。在一个实施例中，第二晶圆200和第一晶圆100具有相似的部件，并且为了下面的论述，第二晶圆200的形式为“2xx”的参考标号的部件与第一晶圆100的形式为“1xx”的参考标号的部件相似，“xx”对第一衬底102和第二衬底202来说是相同标号。第一晶圆100和第二晶圆200的各种元件分别表示为“第一<元件>1xx”和“第二<元件>2xx”。
在一个实施例中，第一晶圆100包括第一衬底102，具有形成在其上的第一电路（由第一电路104整体示出）。第一衬底102可包括例如掺杂或非掺杂的块状硅、或绝缘体上半导体（SOI）衬底的有源层。通常，SOI衬底包括形成在绝缘层上的半导体材料（诸如硅）层。例如，绝缘层可以是埋氧层（BOX）或氧化硅层。在衬底（通常为硅或玻璃衬底）上提供绝缘层。也可使用其他衬底，诸如多层或梯度衬底。
在第一衬底102上形成的第一电路104可以是适用于特定应用的任何类型的电路。在一个实施例中，电路包括形成在衬底上的电器件，并且一个或多个介电层覆盖电器件。可在介电层之间形成金属层，以在电器件之间路由电信号。也可在一个或多个介电层中形成电器件。
例如，第一电路104可包括各种互连的N型金属氧化物半导体（NMOS）和/或P型金属氧化物半导体（PMOS）器件（诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等）以实施一种或多种功能。这些功能可包括存储结构、处理结构、传感器、放大器、配电（powerdistribution）、输入/输出电路等。本领域普通技术人员应该认识到，提供上述实例以仅用于说明的目的，从而进一步解释本发明的应用，并且不打算以任何方式限制本发明。在给定应用下，可适合地使用其他电路。
如图1所示，示出了第一层间介电（ILD）层106。例如，可以通过本领域已知的任何合适的方法（诸如涂覆、化学汽相沉积（CVD）以及等离子体增强CVD（PECVD）），由低K介电材料（诸如磷硅酸盐玻璃（PSG）、硼磷硅酸盐玻璃（BPSG）、氟化硅酸盐玻璃（FSG）、SiOxCy、旋涂玻璃、旋涂聚合物、碳化硅材料、它们的化合物、它们的复合材料、它们的组合等）形成第一ILD层106。值得注意的是，第一ILD层106可包括多个介电层。
穿过第一ILD层106形成第一接触件108，以提供到第一电路104的电接触。例如，可通过使用光刻胶技术在第一ILD层106上沉积和图案化光刻胶材料，以暴露出第一ILD层106中将要成为第一接触件108的部分，从而形成第一接触件108。蚀刻工艺（诸如各向异性干蚀刻工艺）可用于在第一ILD层106中生成开口。开口可以以扩散阻挡层和/或粘合层（未示出）为内衬并且用导电材料填充。扩散阻挡层包括TaN、Ta、TiN、Ti、CoW等的一层或多层，并且导电材料包括铜、钨、铝、银、和它们的组合等，从而形成如图1所示的第一接触件108。
在第一ILD层106上方形成一个或多个第一金属间介电（IMD）层110和金属化层中的第一互连线112a-112d（共同被称为第一互连线112）。通常，一个或多个第一IMD层110和相关联的金属化层用于使电路彼此互连且提供外部电连接。可通过PECVD技术或高密度等离子体化学汽相沉积（HDPCVD）等，由低K介电材料（诸如氟硅酸盐玻璃（FSG））形成第一IMD层110，并且第一IMD层110可包括中间蚀刻停止层。在最上层中可形成外部接触件（未示出）。
还应当注意的是，可在相邻的介电层（诸如第一ILD层106和第一IMD层110）之间设置一个或多个蚀刻停止层（未示出）。通常，当形成通孔和/或接触件时，蚀刻停止层提供了停止蚀刻工艺的机制。优选地，由与邻近层（例如，下面的第一衬底102、上面的第一ILD层106和上面的第一IMD层110）具有不同的蚀刻选择性的介电材料形成蚀刻停止层。在一个实施例中，可通过CVD或PECVD技术沉积SiN、SiCN、SiCO、CN、它们的组合等，来形成蚀刻停止层。
在一个实施例中，第一晶圆100是背照式传感器（BIS），并且第二晶圆200是逻辑电路，诸如ASIC器件。在该实施例中，电路104包括光电有源区（photo active region），诸如通过将杂质离子注入外延层中形成的光电二极管。此外，光电有源区可以是PN结光电二极管、PNP光电晶体管、NPN光电晶体管等。可在硅衬底上方的外延层中形成BIS传感器。
第二晶圆200可包括逻辑电路、模拟-数字转换器、数据处理电路、存储电路、偏压电路、参考电路等。
在一个实施例中，如图1所示，第一晶圆100和第二晶圆200被布置为第一衬底102和第二衬底202的器件侧彼此相对。如以下更详细的论述，形成从第一晶圆100的背面（与器件侧相对）延伸到第二晶圆200的第二互连线212的选择部分的开口，使得也暴露出第一晶圆100的第一互连线112的部分。随后用导电材料填充开口，从而，在第一晶圆的背面上形成到第一晶圆100和第二晶圆200的互连线的电接触件。
图2示出了根据一个实施例的在接合之后并且在其上形成图案化的掩模302之后的第一晶圆100和第二晶圆200。如图1所示，第一晶圆100将堆叠和接合在第二晶圆200的顶部。例如，可使用直接接合工艺，诸如金属-金属接合（例如，铜-铜接合）、电介质-电介质接合（例如，氧化物-氧化物接合）、金属-电介质接合（例如，氧化物-铜接合）、它们的任何组合等，来接合第一晶圆100和第二晶圆200。
应该注意，可在晶圆级进行接合，其中，第一晶圆100和第二晶圆200接合在一起，然后分隔为单独的管芯。可选地，接合可在管芯-管芯级或管芯-晶圆级进行。
第一晶圆100与第二晶圆200接合之后，可对第一晶圆100的背面应用薄化工艺。在第一衬底102是BIS传感器的实施例中，薄化工艺用于使更多的光穿过第一衬底的背面到达光电有源区而不会被衬底吸收。在外延层中制造BIS传感器的实施例中，薄化第一晶圆100的背面直至暴露出外延层。通过使用合适的技术，诸如研磨、抛光、工艺、工艺、和/或化学蚀刻，来实施薄化工艺。
在一个实施例中，图案化掩模302是作为光刻工艺的一部分的已被掩蔽、曝光和显影的光刻胶掩模。通常，辐照（曝光）和显影光刻胶材料以去除光刻胶材料的一部分。剩余的光刻胶材料用来保护下面的材料免受后续工艺步骤（诸如蚀刻）的破坏。在图2中，对图案化掩模302进行图案化，以限定后续工艺步骤中将要形成的接触开口。
图2还示出了可选的抗反射涂（ARC）层304和一个或多个可选的硬掩模层（示出了一个硬掩模层306）。ARC层304降低了在光刻工艺期间用于对图案化掩模302进行图案化的曝光的反射，其中，反射可导致图案化中的不精确。可由氮化物材料（例如，氮化硅）、有机材料（例如，碳化硅）、氧化物材料、高k介电质等形成ARC层304。可使用诸如CVD等的合适的技术形成ARC层304。
在一个实施例中，硬掩模层306是氮氧化硅（SiON）层。通常，在蚀刻工艺除了需要图案化的掩模302提供的掩蔽之外还需要掩蔽的实施例中，一个或多个硬掩模层可以是有用的。在后续的图案化第一衬底102和第一ILD层106/IMD层110的蚀刻工艺中，虽然图案化掩模302的蚀刻速率可能不如第一衬底102和ILD层106/IMD层110的蚀刻速率高，但是也会蚀刻图案化掩模302。如果蚀刻工艺是使得蚀刻工艺完成之前图案化掩模302被耗尽，则可利用额外的硬掩模。选择一层或多层硬掩模层的材料，从而使得硬掩模层比下面的材料（诸如第一衬底102和ILD层106/IMD层110的材料）表现出更低的蚀刻速率。硬掩模层306的厚度介于约1μm至约2μm的范围内。可使用其他硬掩模材料，诸如一层或多层氮化硅、多晶硅、氧化物层、其他氮化物层等。虽然示出了单个硬掩模层306，但是在其他实施例中可使用多个硬掩模层。
图3示出了根据不同实施例的通过第一蚀刻工艺形成第一开口310之后的第一晶圆100和第二晶圆200。如图3所示，第一开口310部分地延伸至第二晶圆200。如以下更详细的论述，第一晶圆100的第一互连线112a和112b电连接至第二晶圆200的第二互连线212a。通常，将形成部分地延伸至第一互连线112a和112b的第一开口，也将形成穿过位于第一互连线112a和112b之间的开口并到达第二晶圆200的第二互连线212a的第二开口，从而形成从第一晶圆100的背面延伸至第二互连线212a的开口。
因此，第一开口310从第一晶圆100的表面（例如，这一实例中第一晶圆100的背面）向着第一晶圆100的第一互连线112a和112b延伸。第一蚀刻工艺可使用一个或多个蚀刻工艺穿过不同的层。例如，在由SiON形成硬掩模层306的实施例中，利用氟基蚀刻气体使用等离子体干蚀刻工艺可图案化硬掩模层306。
图案化硬掩模层306之后，可图案化第一衬底102和第一ILD层106/IMD层110以形成第一开口310。在第一衬底102包括硅且第一ILD层106/IMD层110包括一层或多层氧化硅的实施例中，例如，可使用例如HBr/O2、HBr/Cl2/O2、或SF6/Cl2等离子体来蚀刻第一衬底102，并且使用在衬底102和第一ILD层106/IMD层110之间具有高蚀刻选择性的蚀刻剂（诸如C4F8或C5F8），通过各向异性干蚀刻工艺来图案化ILD层106/IMD层110。在一个实施例中，形成第一开口的蚀刻工艺是一个定时蚀刻工艺，其中在该定时蚀刻工艺中，选择实施蚀刻工艺的时间，从而实现期望的深度。
在实施例中，在不同的第一ILD层106/IMD层110之间可形成蚀刻停止层。在这些实施例中，可使用多个蚀刻工艺以提供在不同层的材料类型之间的充分的蚀刻选择性。
形成第一开口310之后，如果存在剩余的光刻胶层，则可通过使用合适的光刻胶剥离技术，诸如化学溶剂清洗、等离子体灰化、干剥离等来去除剩余的光刻胶层（例如，图2中的图案化掩模302）。
在一个实施例中，第一开口310的宽度W1介于约0.5μm至约3μm的范围内，诸如约1.3μm。
诸如这样的宽度可实现比其他系统更小的互连件尺寸和更高的互连件密度，其中，其他系统中使用延伸穿过半导体晶圆的一种尺寸的开口和延伸穿过介电层的另一种尺寸的开口。此外，诸如本文论述的实施例允许使用单个掩模来形成接触插塞，然而，其他系统则使用多个掩模。
图4示出了根据一个实施例的在第一开口310中形成介电隔离层412之后的第一晶圆100和第二晶圆200。如图4所示，在第一开口310的底部和侧壁上方形成介电隔离层412。此外，如图4所示，介电隔离层412可延伸在半导体器件的顶面上方。
可由不同的介电材料形成介电隔离层412。在一个实施例中，由氮化硅形成介电隔离层412。可选地，介电隔离层412是二氧化硅层、掺杂的玻璃层（诸如硼硅酸盐玻璃等）、氮氧化硅层、聚酰胺层、低介电常数绝缘体等。此外，也可使用前述介电材料的组合形成介电隔离层412。根据一些实施例，可使用合适的工艺（诸如溅射、氧化、CVD等）形成厚度介于约0.5μm至约1μm范围内的介电隔离层412。
图5示出了根据不同实施例的实施一个或多个额外蚀刻工艺之后的图4所示的半导体器件。可在半导体器件上实施合适的蚀刻工艺，诸如干蚀刻、各向异性湿蚀刻、或任何其他合适的各向异性蚀刻或图案化工艺，以形成第二开口514。
如图5所示，第二开口514从第一开口310延伸至第一互连线112a和112b。在一个实施例中，第一互连线112a和112b由合适的金属材料（诸如铜）形成，其表现出与第一IMD层110不同的蚀刻速率（选择性）。从而，第一互连线112a和112b用作用于第一IMD层110的蚀刻工艺的硬掩模层。可使用选择性蚀刻工艺来快速地蚀刻第一IMD层110，同时只蚀刻第一互连线112a和112b的一部分。如图5所示，可部分地蚀刻掉第一互连线112a和112b的暴露部分，从而形成凹槽516。可以根据各种应用和设计需要来改变凹槽516的深度。
如图5所示，继续进行第二蚀刻工艺直到暴露出第二互连线212a，从而形成从第一晶圆100的背面延伸至第二晶圆200的第二互连线212a的合并开口。
图6示出了根据不同实施例的在第一开口310和第二开口514内形成的导电材料。在一个实施例中，通过沉积一个或多个扩散和/或阻挡层622以及沉积晶种层可形成导电材料。例如，沿着第一开口310和第二开口514的侧壁形成包括一层或多层Ta、TaN、TiN、Ti、CoW等的扩散阻挡层。可由铜、镍、金、它们的任何组合等形成晶种层（未示出）。可通过合适的沉积工艺（诸如PVD、CVD等）形成扩散阻挡层和晶种层。一旦在开口中沉积晶种层，就使用例如电化学镀工艺将导电材料（诸如钨、钛、铝、铜、它们的任何组合等）填充在第一开口310和第二开口514中，从而形成导电插塞620。
图6也示出了用导电材料填充第一开口310和第二开口514之后从硬掩模层306、ARC304和导电插塞620去除过量的材料。可使用平坦化工艺，诸如化学机械抛光（CMP）工艺、回蚀刻步骤等去除过量的材料。
图7示出了沿着第一晶圆100的背面形成介电覆盖层750。介电覆盖层750可包括常用的介电材料，诸如氮化硅、氮氧化硅、碳氧化硅、碳化硅、它们的组合、和它们的多层。可通过合适的沉积工艺（诸如溅射、CVD等）在半导体器件上方沉积介电覆盖层750。
如上述具有导电插塞的堆叠晶圆允许两个半导体晶圆的有源电路通过单个导电插塞（例如，导电插塞620）电连接在一起。单个导电插塞有助于进一步减小形状因数。此外，与通过多个导电插塞连接的堆叠式半导体器件相比，图7所示的在两个半导体晶圆之间连接的单个导电插塞有助于降低功耗且防止寄生干扰。
应该注意，图7示出了堆叠在一起的两个半导体晶圆，本领域普通技术人员应该认识到，图7中示出的堆叠式半导体器件仅为一个实例。可以有许多替换、变化和更改。例如，堆叠式半导体器件可容纳两个以上的半导体晶圆。
图8是根据一个实施例的示出形成堆叠芯片结构的方法的流程图。该方法开始于步骤810，提供要被接合的衬底。衬底可以是处理过的晶圆（诸如图1所示的晶圆）、管芯、晶圆和管芯等。在步骤812中，接合衬底并在其上形成图案化掩模，该图案化掩模限定了随后将形成的接触插塞的开口，诸如参考图2中论述的开口。可选地，形成ARC层和/或一个或多个硬掩模层。
之后，在步骤814中，诸如参考图3的以上描述，实施第一蚀刻工艺以蚀刻穿过一个晶圆并部分地进入上面的介电层，从而形成第一开口。诸如参考图4和图5的描述，在步骤816中，在第一开口内形成介电衬层，以及在步骤818中，实施第二蚀刻工艺。第二开口从第一开口延伸穿过接合界面并到达第二衬底中的互连线。第一衬底中的互连线用作蚀刻掩模。因此，第一掩模和第二掩模的组合形成从第一衬底的背面延伸穿过第一衬底并到达第二衬底的开口。
在步骤820中，诸如参考图6的以上描述，用导电材料填充开口。诸如参考图7的以上描述，可在导电材料上方形成介电覆盖层。
在一个实施例中，提供了一种装置。该装置包括具有第一衬底的第一半导体芯片、多个第一金属间介电层以及形成在第一衬底上方的第一金属间介电层中的多个第一金属线。第一半导体芯片的第一表面接合至第二芯片的表面，其中，第二半导体芯片具有第二衬底、多个第二金属间介电层以及形成在第二衬底上方的第二金属间介电层中的多个第二金属线。导电插塞从第一半导体芯片的第二表面延伸穿过第一半导体芯片并且到达第二半导体芯片中的多个第二金属线中的一个，导电插塞具有从第一半导体芯片的第二表面到第一半导体芯片中的多个金属线中的一个的连续垂直侧壁。
在另一个实施例中，提供了一种方法。该方法包括将第一半导体芯片的第一表面接合至第二半导体芯片的表面上。形成第一开口，第一开口从第一半导体芯片的第二表面部分地延伸至第一半导体芯片中的导电部件。在第一开口中形成衬层，且形成从第一开口的底部延伸至第二半导体芯片中的导电部件的第二开口，第二开口暴露出第一半导体芯片的导电部件的至少一部分。用导电材料填充第一开口和第二开口。
在又一个实施例中，提供了另一种方法。该方法包括接合第一衬底和第二衬底，从而使形成在每个衬底上的介电层彼此相对。介电层具有形成在其中的导电部件。形成延伸穿过第一衬底并部分地穿过第一衬底上的介电层的第一开口，从而使第一开口不会延伸至第一衬底上的导电互连件。形成从第一开口的底部延伸至第二衬底上的导电互连件的第二开口，第二开口暴露出第一和第二衬底上的导电互连件的一部分。用导电材料填充第一开口和第二开口。
尽管已经详细地描述了本发明及其优势，但应该理解，在不背离所附权利要求限定的本发明的精神和范围的情况下，可以对本发明做出各种不同的改变、替换和更改。
而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、物质组成、工具、方法和步骤的特定实施例。作为本领域普通技术人员应理解，根据本发明，可以使用现有的或今后将被开发的用于执行与本发明所述的相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、物质组成、工具、方法或步骤本发明。因此，所附权利要求旨在将这些工艺、机器、制造、物质组成、工具、方法或步骤包括在它们的范围内。

Claims (14)

1.一种半导体装置，包括：
第一半导体芯片，包括第一衬底、多个第一金属间介电层、和形成在所述第一衬底上方的所述第一金属间介电层中的多条第一金属线；
第二半导体芯片，具有接合至所述第一半导体芯片的第一表面的表面，其中，所述第二半导体芯片包括第二衬底、多个第二金属间介电层、和形成在所述第二衬底上方的所述第二金属间介电层中的多条第二金属线；以及
导电插塞，从所述第一半导体芯片的第二表面延伸穿过所述第一半导体芯片，并到达所述第二半导体芯片中的所述多条第二金属线中的一条，所述导电插塞具有从所述第一半导体芯片的第二表面至所述第一半导体芯片中的所述多条金属线中的一条的连续垂直侧壁；
介电衬层，位于所述导电插塞和所述多个第一金属间介电层中的一个或多个之间，所述介电衬层未延伸至所述第一半导体芯片中的多条金属线中的一条；
其中，所述第一半导体芯片中的多条金属线中的同一条在邻近边缘的水平表面处具有凹槽，并且所述连续垂直侧壁延伸至所述凹槽。
2.根据权利要求1所述的装置，其中，所述导电插塞在所述第一半导体芯片中的多条金属线中的两条金属线之间延伸。
3.根据权利要求1所述的装置，其中，所述导电插塞将所述第一半导体芯片中的多条金属线中的一条电连接至所述第二半导体芯片中的多条第二金属线中的一条。
4.根据权利要求1所述的装置，其中，所述导电插塞的宽度为1.3μm。
5.一种形成半导体装置的方法，包括：
将第一半导体芯片的第一表面接合至第二半导体芯片的表面；
形成第一开口，所述第一开口从所述第一半导体芯片的第二表面部分延伸至所述第一半导体芯片中的导电部件；
在所述第一开口中形成衬层，所述衬层未延伸至所述第一半导体芯片中的导电部件；
形成第二开口，所述第二开口从所述第一开口的底部延伸至所述第二半导体芯片中的导电部件，所述第二开口暴露出所述第一半导体芯片的导电部件的至少一部分；以及
在所述第一开口和所述第二开口中形成导电材料；
还包括：对所述第一半导体芯片中的导电部件在邻近边缘的水平表面处开凹槽，所述第一开口延伸至所述凹槽处。
6.根据权利要求5所述的方法，其中，形成所述第一开口包括定时蚀刻工艺。
7.根据权利要求5所述的方法，其中，所述第二开口在所述第一半导体芯片中的导电部件之间延伸，并且，形成所述第二开口暴露出所述第一半导体芯片中的导电部件。
8.根据权利要求5所述的方法，还包括：在所述导电材料上方形成介电覆盖层。
9.根据权利要求5所述的方法，其中，形成所述导电材料包括：在衬层上方形成所述导电材料。
10.一种形成半导体装置的方法，包括：
提供第一衬底，所述第一衬底具有上覆的一个或多个第一介电层和位于所述一个或多个第一介电层中的第一导电互连件；
提供第二衬底，所述第二衬底具有上覆的一个或多个第二介电层和位于所述一个或多个第二介电层中的第二导电互连件；
接合所述第一衬底和所述第二衬底，使所述第一介电层和所述第二介电层相对；
形成第一开口，所述第一开口延伸穿过所述第一衬底并且部分地延伸穿过所述第一介电层，所述第一开口未延伸至所述第一导电互连件；
形成第二开口，所述第二开口从所述第一开口的底部延伸至所述第二导电互连件，所述第二开口暴露出所述第一导电互连件的一部分和所述第二导电互连件的一部分，其中包括在形成所述第一开口之后和在形成所述第二开口之前，在所述第一开口中形成介电衬层；以及
在所述第一开口和所述第二开口中形成导电插塞；
其中，形成所述第二开口包括在所述第一导电互连件的邻近边缘的水平表面处形成凹槽，所述第一开口延伸至所述凹槽处。
11.根据权利要求10所述的方法，其中，在形成所述第二开口期间，将所述第一导电互连件用作掩模。
12.根据权利要求10所述的方法，其中，所述第一开口的宽度为1.3μm。
13.根据权利要求10所述的方法，其中，形成所述导电插塞包括：在所述介电衬层上方形成导电材料。
14.根据权利要求10所述的方法，还包括：在所述导电插塞上方形成介电覆盖层。
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