CN107068617A - 半导体器件及其制造方法以及分割半导体器件的方法 - Google Patents

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Abstract

本发明实施例公开了一种半导体器件及其制造方法以及分割半导体器件的方法。在一些实施例中，制造半导体器件的方法包括在衬底中形成沟槽，沟槽形成在衬底的第一侧内并且设置在部分衬底周围。在衬底的第一侧上方和沟槽上方形成第一绝缘材料，并且在第一绝缘材料上方形成第二绝缘材料。在第二绝缘材料和部分衬底上方的第一绝缘材料中形成孔。在孔中形成部件，并且载体连接至部件和第二绝缘材料。平坦化衬底的第二侧，衬底的第二侧衬底的第一侧相对。去除第二绝缘材料，并且去除载体。本发明实施例涉及半导体器件及其制造方法以及分割半导体器件的方法。

Description

半导体器件及其制造方法以及分割半导体器件的方法
技术领域
本发明实施例涉及半导体器件及其制造方法以及分割半导体器件的方法。
背景技术
半导体器件可以用在诸如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层，并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造半导体器件。
半导体产业通过最小部件尺寸的不断减小来持续地改进各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，其允许在给定的区域中集成更多的组件。
通常在单个半导体晶圆上制造几十或几百个集成电路。通过沿着切割线锯切集成电路来分割单独的管芯。然后，单独的管芯可以使用在最终应用或单独封装、多芯片模块、或封装的其它类型中。
发明内容
根据本发明的一个实施例，提供了一种制造半导体器件的方法，所述方法包括：在衬底中形成沟槽，所述沟槽形成在所述衬底的第一侧内并且设置在所述衬底的部分周围；在所述衬底的第一侧上方和所述沟槽上方形成第一绝缘材料；在所述第一绝缘材料上方形成第二绝缘材料；在位于所述衬底的所述部分上方的所述第二绝缘材料和所述第一绝缘材料中形成多个孔；在位于所述衬底的所述部分上方的所述第二绝缘材料和所述第一绝缘材料中的所述多个孔的每个中均形成部件；将载体连接至所述部件和所述第二绝缘材料；平坦化所述衬底的第二侧，所述衬底的所述第二侧与所述衬底的所述第一侧相对；去除所述第二绝缘材料；以及去除所述载体。
根据本发明的另一实施例，还提供了一种分割半导体器件的方法，所述方法包括：在衬底的第一侧内形成有源电路区；在所述有源电路区周围形成沟槽；在所述衬底的所述第一侧上方和所述沟槽上方形成第一绝缘材料，其中，所述第一绝缘材料内衬于所述沟槽；在所述第一绝缘材料上方形成第二绝缘材料，所述第二绝缘材料包括第一层和设置在所述第一层上方的第二层；在所述有源电路区上方的所述第二绝缘材料和所述第一绝缘材料中形成多个孔；在位于所述有源电路区上方的所述第二绝缘材料和所述第一绝缘材料中的所述多个孔的每个中均形成接触件；将载体连接至所述第二绝缘材料和所述接触件；平坦化所述衬底的所述第二侧，所述衬底的所述第二侧与所述衬底的所述第一侧相对；去除所述第二绝缘材料；以及去除所述载体，其中，平坦化所述衬底的所述第二侧去除设置在所述第二绝缘材料的位于所述沟槽内的表面上方的所述第一绝缘材料，并且其中，去除所述第二绝缘材料包括分割包括所述有源电路区的集成电路管芯。
根据本发明的又一实施例，还提供了一种半导体器件，包括：有源电路，形成在衬底内或所述衬底上方；多个接触焊盘，设置在所述有源电路上方；Al2O3层，设置在所述有源电路的侧壁和表面上方以及所述多个接触焊盘的部分上方；以及接触件，设置在所述多个接触焊盘的每个上方，其中，所述接触件的部分设置在所述Al2O3层内。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至图20是根据本发明一些实施例示出制造半导体器件的方法在各个阶段处的截面图。
图21A是根据一些实施例的图20中所示的集成电路管芯的仰视图。
图21B是根据一些实施例的图20中所示的集成电路管芯的俯视图。
图22、图23、图25以及图27至图29是根据本发明的一些实施例的示出制造半导体器件的方法在各个阶段处的截面图。
图24是根据一些实施例的图23中所示的部分半导体器件俯视图。
图26是根据一些实施例的图25中所示的部分半导体器件的更详细的截面图。
图30是根据本发明的一些实施例示出的制造半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
本发明公开了一种制造半导体器件的方法和分割半导体器件的方法。在一些实施例中不使用管芯锯(saw)或激光从晶圆形式分割集成电路管芯。在一些实施例中，在晶圆的分割区中形成沟槽，并且在沟槽内和晶圆的侧上方形成两种绝缘材料。在一些实施例中，在绝缘材料内形成接触件，并且载体附接至接触件。在一些实施例中，去除分割晶圆的一种绝缘材料。贯穿各种示图和说明性的实施例，类似的参考标号用于表示类似的元件。
图1至20是根据本发明一些实施例示出制造半导体器件100的方法在各个阶段处的截面图。首先参照图1，提供了衬底102。例如，衬底102可以是部分晶圆。作为实例，衬底102可以包括诸如硅衬底、碳化硅衬底、硅锗衬底或由其他半导体材料形成的衬底的半导体衬底。衬底102可以包括块状衬底、绝缘体上半导体(SOI)衬底或衬底的其它可接受类型。可以用p型或n型杂质轻掺杂衬底102。在一些实施例中，衬底102可以包括硅晶圆或半导体材料的另外类型组成的晶圆。
如图2所示，在一些实施例中，衬底102包括多个集成电路管芯区104。例如，在一些实施例中，集成电路管芯区104被部分衬底102彼此分离，衬底102可以包括分割区。例如，在衬底102的俯视图中集成电路管芯区104可以包括方形、矩形或其它形状。集成电路管芯区104可以在衬底102上形成为具有行和列的阵列。例如，数十或数百个集成电路管芯区104可以限定在衬底102上。其它数量的集成电路管芯区104可以限定在衬底102上，并且集成电路管芯区104可以形成为其它布置或配置。
如图3所示，在集成电路管芯区104的有源电路区106中形成有源电路。例如，在衬底102内或上方、有源电路区106中形成有源电路。例如，在图3所示的图中，有源电路区106中的有源电路设置在衬底102的上部中。在衬底102的集成电路管芯区104中形成的有源电路可以是适合于特定应用的任何类型的电路。作为实例，有源电路可以包括一个或多个逻辑器、存储器、处理器，或其他类型的器件。作为其它实例，在衬底102的有源电路区106内或上形成的有源电路可以包括诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等的各种N型金属氧化物半导体(NMOS)和/或P型金属氧化物半导体(PMOS)器件，将这些器件互连以实施一种或多种功能。该功能可以包括存储结构、逻辑结构、处理结构、传感器、放大器、电源布线、输入/输出电路和/或等。本领域的普通技术人员将理解，提供的以上实例用于说明性的目的以进一步解释一些说明性的实施例的应用并且不意味着以任何方式限制本发明。对于给定的应用可以适当地使用其他电路。
在一些实施例中，在衬底102的第一侧处形成有源电路。例如，在图3所示的图中，衬底102的第一侧包括衬底102的顶侧。例如，在一些实施例中，有源电路区106可以包括深度，深度包括衬底102的顶面内的尺寸d1，其中尺寸d1包括大约等于或小于衬底102的一半的厚度。有源电路区106还可以包括衬底102内的诸如大约等于或大于衬底102的一半的厚度的其它深度。
在一些实施例中，在有源电路区106的有源电路上方形成互连结构(在图1至20中未示出：查看图22中所示的互连结构141)。
如图4至7所示，在衬底102的第一侧内形成沟槽112。在一些实施例中，在部分衬底102周围形成沟槽112。例如，在一些实施例中，在有源电路区106周围形成沟槽112。例如，在一些实施例中，在衬底102的每个有源电路区106周围形成沟槽112。在一些实施例中，在衬底102中形成多个沟槽112，多个沟槽112中的每一个设置在部分衬底102周围。在一些实施例中，在互连结构141中也形成多个沟槽112，其中互连结构141包括在半导体器件100上(参照图23)。
根据一些实施例，使用光刻工艺形成沟槽112。例如，在图4中，在衬底102上方形成光刻胶108。光刻胶108包括光敏材料。使用光刻工艺图案化光刻胶108，通过提供在其上具有所期望图案的光刻掩模，并且将光刻胶108暴露于光或暴露于通过光刻掩模传输或从光刻掩模反射的能量。然后显影光刻胶108，并且通过灰化和/或蚀刻工艺去除光刻胶108的暴露的部分(或未暴露的，依据光刻胶108包括正性或负性的光刻胶)，留下图5所示的光刻胶108的图案化层。图案化的光刻胶108包括图案110，图案110包括沟槽112的期望的图案。
在图6中，使用蚀刻工艺将光刻胶108中的图案110转印到下面的衬底102，形成沟槽112。例如，在蚀刻工艺期间，光刻胶108用作蚀刻掩模。蚀刻工艺包括适用于去除部分衬底102以形成沟槽112的蚀刻工艺。例如，在一些实施例中，在有源电路区106周围形成沟槽112。在其它实施例中，在部分衬底102周围形成沟槽112。例如，在一些实施例中，沟槽112环绕有源电路区106和/或部分衬底102。在一些实施例中，沟槽112可以包括是在有源电路区106和/或部分衬底102周围的正方形或长方形形状的连续的沟槽。例如，在一些实施例中，在衬底102的分割区中形成沟槽112。如图6所示，在一些实施例中，沟槽112包括位于衬底102内的深度，衬底102内的深度包括尺寸d2，其中尺寸d2与有源电路区106的尺寸d1大致相同或大于有源电路区106的尺寸d1。尺寸d1在此也称为第一深度，并且尺寸d2在此也称为第二深度，例如，其中在一些实施例中第二深度大于第一深度。在一些实施例中，沟槽112可以包括在一些实施例中诸如约4:1至约8:1或更大的相对较高的纵横比(深度对宽度)。例如，在一些实施例中沟槽112的宽度可以包括约0.9μm并且沟槽112的深度可以包括约8.3μm。沟槽112也可以包括其他尺寸。
如图7所示，然后去除光刻胶108。
如图8所示，在衬底102的第一侧上方和沟槽112上方形成第一绝缘材料114。在一些实施例中，使用原子层沉积(ALD)形成包括Al2O3的第一绝缘材料114。在一些实施例中，例如，第一绝缘材料114包括约100埃至约300埃的尺寸d3的厚度。作为另外的实例，在一些实施例中，第一绝缘材料114包括约150埃至约200埃的尺寸d3的厚度。例如，在一些实施例中，第一绝缘材料114包括足以为后续沉积第二绝缘材料116提供蚀刻选择性并且为半导体器件100提供良好的防潮阻挡件的厚度。第一绝缘材料114还可以包括其他的材料、尺寸和形成方法。在一些实施例中，第一绝缘材料114与半导体器件100的下面的形貌(诸如有源电路区106和沟槽112的表面)大致共形。第一绝缘材料114内衬于沟槽112并且设置在有源电路区106的侧壁或表面上方。例如,第一绝缘材料114包括诸如Al2O3具有良好阶梯覆盖的材料，其也提供了良好的防潮阻挡并且可以在诸如约300℃的相对较低的温度下沉积，这就是后段制程(BEOL)工艺的优势。具有相似特性的其它材料也可以用于第一绝缘材料114。
如图9所示，可以在第一绝缘材料114上方形成第二绝缘材料116。在一些实施例中，如图9的虚线中(例如，在虚线中)所示，第二绝缘材料116包括第一层120以及在第一层120上方形成的第二层122。例如，在第一绝缘材料114上方形成第二绝缘材料116的第一层120，并且在第一层120上方形成第二层122。在一些实施例中，第二绝缘材料116包括相对于第一绝缘材料114可以选择性蚀刻的材料。例如，第二绝缘材料116包括在不去除大量的第一绝缘材料114的情况下可以被蚀刻或去除的材料。
例如，在一些实施例中，第二绝缘材料116包括氧化硅、二氧化硅或其它氧化物。在一些实施例中，第二绝缘材料116包括约1000埃或更大的厚度。第二绝缘材料116还可以包括其它材料和尺寸。作为实例，在一些实施例中，第一层120包括使用高纵横比等离子体(HARP)氧化工艺沉积的氧化硅，并且第二层122包括使用高密度等离子体(HDP)氧化工艺沉积的氧化硅。形成第二绝缘材料116包括形成包括HARP氧化物的第二绝缘材料116的第一层120，和/或形成第二绝缘材料116包括形成包括HDP氧化物的第二绝缘材料116的第二层122。例如，可以通过HDP-化学汽相沉积(CVD)或其它方法形成HARP氧化物和/或HDP氧化物。
在一些实施例中，如图9的虚线中所示，在靠近沟槽112的第二绝缘材料116的形成期间，在第二绝缘材料116中形成孔118。孔118包括第二绝缘材料116中的可沿着沟槽112的长度延伸的空隙。可在沟槽112内和/或沟槽112上方形成孔118。
在一些实施例中，在第二绝缘材料116的沉积后，使用诸如化学机械抛光(CMP)工艺和/或蚀刻工艺的平坦化工艺平坦化第二绝缘材料116的表面。在一些实施例中，不平坦化第二绝缘材料116。
如图10至图13所示，然后图案化第二绝缘材料116和第一绝缘料114以在被沟槽112围绕的衬底102的部分上方和/或有源电路区106上方的第二绝缘材料116和第一绝缘材料114中形成多个孔118’。例如，使用适合于第二绝缘材料116和第一绝缘材料114的材料的光刻工艺和蚀刻工艺图案化第二绝缘材料116和第一绝缘材料114。在图10中，在第二绝缘材料116的表面上方沉积或形成光刻胶108’。在图11中，使用具有图案110’的光刻工艺图案化光刻胶108’以用于将在第二绝缘材料116和第一绝缘材料114内形成的多个部件。在图12中，在第二绝缘材料116和第一绝缘材料114的蚀刻工艺期间，光刻胶108’用作蚀刻掩模，在第二绝缘材料116和第一绝缘材料114中形成孔118’。在图13中，去除光刻胶108’。
例如，在半导体器件100的俯视图中，孔118’可以包括圆形或椭圆形。作为实例，孔118’可以包括诸如方形、矩形、或多边形的其它形状。在一些实施例，孔118’也可以包括插塞(例如，圆柱形插塞的形状)或段(例如，矩形形状)的形状。作为另外的实例，在一些实施例中孔118’可以包括接触件或接触焊盘的形状。
在第二绝缘材料116和第一绝缘材料114内形成的孔118’在此也称为第一孔，并且在靠近沟槽112的第二绝缘材料116内形成的孔118在此也称为第二孔。
如图14所示，在第二绝缘材料116和第一绝缘材料114中的孔118’内填充材料以形成部件130。在被沟槽112围绕的部分衬底102和/或有源电路区106上方的第二绝缘材料116和第一绝缘材料114中形成部件130。部件130可以包括接触件，并且在一些实施例中部件130在此也称为接触件。在一些实施例中，使用诸如化学镀的镀工艺形成部件130。例如，在一些实施例中，在有源电路区106的导电区上方形成部件130，并且导电区可以用作用于部件130的化学镀工艺的晶种。例如，在一些实施例中，其中部件130包括接触件，部件130可以包括金或金的合金。作为实例，在一些实施例中，部件130可能包括其它金属、半导体材料、氮化物材料、不同于用于第二绝缘材料116的氧化物类型的氧化物材料或其它材料。作为实例，在一些实施例中，部件130可以包括材料的插塞、材料的段、接触件、接触焊盘和/或它们的组合。
如图14所示，在一些实施例中，其中使用镀工艺形成部件130，部件130完全形成在第二绝缘材料116和第一绝缘材料114内。如图27所示，部件130也可以部分形成在第二绝缘材料116和第一绝缘材料114内。
再参照图14，在一些实施例中也可使用双镶嵌工艺形成部件130，通过在图案化的第二绝缘材料116和第一绝缘材料114上方沉积材料以填充第二绝缘材料116和第一绝缘材料114中的孔118’。材料的沉积工艺后，部分材料可以留在第二绝缘材料116的顶面上方。然后使用诸如化学机械抛光(CMP)和/或蚀刻工艺的平坦化工艺以从第二绝缘材料116的顶面上方去除多余的材料。在一些实施例中，使用诸如旋涂工艺的工艺应用部件130的材料，其中材料没有形成在第二绝缘材料116的表面上，并且不需要平坦化工艺。
如图15所示，在第二绝缘材料116和第一绝缘材料114内形成部件130后，提供了载体132。载体132可以包括玻璃载体衬底、陶瓷载体衬底、诸如半导体晶圆的晶圆、带子等。例如，在一些实施例中，在半导体器件100的制造工艺和/或分割工艺后，稍后去除载体132。载体132可以包括在载体132上形成的可以包括聚合物基材料的释放层(图15中未示出；查看图28中所示的释放层138)。在后续处理步骤之后，释放层138可以稍后随着载体132去除。在一些实施例中，释放层138可以包括当被加热时失去其粘合性的诸如光热转换(LTHC)释放涂层的环氧基热释放材料。在其它实施例中，释放层138可以包括紫外(UV)胶，当紫外(UV)胶暴露于UV光时失去其粘性。释放层138可作为液体被分配和固化，并且可以是层压在载体132上的层压膜等。可以在释放层上方形成或分配粘合剂(也未示出)。粘合剂可以包括管芯附接膜(DAF)、胶、聚合物材料等。
如图15所示，载体132连接至部件130和第二绝缘材料116。在一些实施例中，载体132连接至所有部件130。如图16所示，在一些实施例中，然后倒置半导体器件100和载体132。
还如图16所示，然后平坦化衬底102的第二侧。例如，衬底102的第二侧与衬底102的第一侧(在其中形成沟槽112)相对。例如，在一些实施例中使用平坦化器件134和/或蚀刻工艺可以平坦化衬底102的第二侧。例如，平坦化器件134可以包括适用于CMP衬底102的CMP工具。如图17和18所示，在一些实施例中，平坦化衬底102的第二侧包括去除设置在沟槽112内的第二绝缘材料116的表面上方的第一绝缘材料114。例如，在平坦化工艺期间，去除在沟槽112的底部(见图8)上的部分衬底102和部分第一绝缘材料114，使得接近沟槽112的底部(见图9)形成的第二绝缘材料116暴露在外。
如图17所示，在一些实施例中，去除衬底102的不含有源电路的部分，并且保留衬底102的不含有源电路的其余部分。如图18所示，在一些实施例中，去除衬底102的不含有源电路的整个部分。
接着参照图19，然后使用蚀刻工艺去除第二绝缘材料116。例如，在一些实施例中，蚀刻工艺可包括蒸汽氢氟酸蚀刻工艺。也可以使用蚀刻工艺的其它类型以去除第二绝缘材料116。如图19所示，去除第二绝缘材料116留下通过部件130连接至载体132的半导体器件100。在一些实施例中，接近半导体器件100的分割区136设置沟槽112。在一些实施例中，去除第二绝缘材料116导致将半导体器件100分割成多个集成电路管芯140。例如，在一些实施例中，去除第二绝缘材料116包括分割在衬底102内形成的多个集成电路管芯140(即，包括在衬底102内形成的有源电路区106)。例如，图20示出在从部件130去除载体132后的多个集成电路管芯140。
因为管芯锯不用于分割工艺，因此有源电路106的侧壁或衬底102不包括切割线标记。同样地，绝缘材料114的设置在有源电路106的侧壁或衬底102上的第一的侧壁不包括切割线标记。部件130的部分设置在接近集成电路管芯140的有源电路区106的第一绝缘材料114内。
图21A是根据一些实施例的图20所示的集成电路管芯140的仰视图。示出了多个部件130的示例性图案，其中，部件130布置成行和列的阵列。作为实例，也可以沿着集成电路管芯140的边缘、沿着集成电路管芯的一侧或多侧、或在集成电路管芯140的底部上以随机或其它图案布置部件130。
图21B是根据一些实施例的图20所示的集成电路管芯140的俯视图。集成电路管芯140的顶部包括部分衬底102或部分有源电路区106。集成电路管芯140的侧壁被具有包括尺寸d3的厚度的第一绝缘材料114覆盖。
根据一些实施例，分割后，半导体器件100包括多个集成电路管芯140，每个集成电路管芯140均包括在衬底102内或上方(例如，在有源电路区106中)形成的有源电路。集成电路管芯140包括在有源电路区106中的有源电路上方设置的多个接触焊盘(见图22中所示的接触焊盘146)。第一绝缘材料114包括设置在有源电路的侧壁或表面上方以及多个接触焊盘146的部分上方的Al2O3层。部件130包括设置在多个接触焊盘146中的每一个上方的接触件。部件130的部分包括设置在包括Al2O3层的第一绝缘材料114内的接触件。
图22、图23、图25以及图27至图29是根据本发明的一些实施例示出制造半导体器件100的方法在各个阶段处的截面图。额外的元件或部件包括在示出的半导体器件100中或上。接着参照图22，半导体器件100包括有源电路区106，有源电路区106包括在部分衬底102内形成的有源电路(例如，图22中示出的上部视图中)。互连结构141设置在有源电路区106上方。例如，在一些实施例中，在BEOL中形成互连结构141，并且有源电路区106中的有源电路包括在前段制程(FEOL)中形成的电路。互连结构141包括设置在多个绝缘材料中的多个导电部件。互连结构141可包括层间电介质(ILD)和层间金属化介电(IMD)层。例如，绝缘材料可使用本领域已知的诸如旋涂、化学汽相沉积(CVD)和等离子体增强CVD(PECVD)的任何合适的方法由诸如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、碳化硅材料、它们的化合物、它们的复合物、它们的组合等低K介电材料形成。
互连结构141的导电部件与在有源电路区106内和上形成的各个无源和有源组件(未示出)彼此互连并且互连至外部组件。例如，互连结构141可包括通过使用镶嵌工艺或消减蚀刻工艺形成的嵌入在介电层内的通孔(未示出)垂直互连的两个或多个导电迹线层。互连结构141的导电部件可以包括导线、通孔和/或包括诸如铜、铜合金或其他金属的导电材料的插塞。一个、两个、三个或多个导电部件层可以包括在半导体器件100的互连结构141中。
忽略互连结构141的层数，半导体器件100包括顶部互连层142。例如，顶部互连层142包括互连结构141的最上部互连层。还如图22所示，可以在互连结构141上方设置顶部钝化层144。例如，钝化层144可以包括诸如聚苯并恶唑(PBO)的聚合物或其它绝缘材料。
在一些实施例中，在顶部互连层142的部分上方形成接触焊盘146。接触焊盘146使得与顶部互连层142中的部件电连接。在一些实施例中，接触焊盘146可以包括被TaN层覆盖的铝。接触焊盘146也可以包括其它材料。
图22也示出在一些实施例中在互连结构141内形成的密封环148。例如，在集成电路管芯区的接近分割区的边缘周围设置密封环148。在一些实施例中，在互连结构141的导电部件层内形成密封环148。在一些实施例中，不包括密封环148。
在图23中，在衬底102的部分周围(例如，在形成在衬底102的部分内的有源电路区106周围)形成沟槽112，使用图4至图7描述的方法。
图24是根据一些实施例的图23中所示的半导体器件100的部分俯视图。其示出了半导体器件100的四个集成电路管芯140(未标记在图24中；见图29)的交叉区域。其示出了在有源电路区106内形成电路和器件。在集成电路管芯140区域的周边周围设置密封环148。视图150处示出从集成电路管芯140区域的一个边缘至集成电路管芯140区域的另外一个边缘的沟槽112的区域。视图152处的图示出从一个集成电路管芯140区域的角落至集成电路管芯140区域的另外一个角落的两个沟槽112的区域。
图26是在参照图8和图9所述的，示出在第一绝缘材料114和第二绝缘材料116形成后的半导体器件100的截面图。图26是根据一些实施例的图25中所示的半导体器件100的部分的更详细的截面图。图26示出第二绝缘材料116的第一层120和第二层122的更详细的截面图。
在一些实施例中，在第二绝缘材料116内、在沟槽112上方形成凹陷154。例如，由于具有高纵横比的沟槽112的形状和/或由于用于第二绝缘材料116的第一层120和/或第二层122的沉积工艺，因此可以形成凹陷154。
图26也示出图24中所示的视图150和152的截面图。在从集成电路管芯140区域的一个角落到另一个角落的两个沟槽112的交叉处，沟槽112更宽。因此，在视图150和视图152示出，在第二绝缘材料116内形成的孔118可以具有不同的形状。此外，在视图152中在两个沟槽112的交叉处的沟槽112中的凹陷154可以更深。
在一些实施例中，使用平坦化工艺平坦化第二绝缘材料116的顶面以去除凹陷154。可以将第二绝缘材料116平坦化至一高度，该高度在第一绝缘材料114的顶面之上尺寸d4。例如，在一些实施例中，尺寸d4可以包括约5000埃或更大。在一些实施例中，第二绝缘材料116的在孔118上面且在第一绝缘材料114的顶面下面的量可以包括尺寸d5。例如，在一些实施例中，尺寸d5可以包括约5000埃或更大。尺寸d4和尺寸d5也可以包括其它值。
图27是示出了在平坦化工艺后的半导体器件100的截面图。在一些实施例中，平坦化工艺后，第二绝缘材料116的顶面大致平坦，这有利地提高了用于在第二绝缘材料116和第一绝缘材料114中形成孔118’的光刻工艺。在一些示出的实施例中，在接触焊盘146上方形成孔118’。仍如图27所示，部件130包括在孔118’内形成的接触件。在一些实施例中，使用镀工艺形成部件130并且部分地填充孔118’。
图28示出了在半导体器件100连接至载体132并且被倒置后的半导体器件100。第二绝缘材料116的底面和部件130连接至设置在载体132上的释放层138。在图28所示的倒置图中，平坦化衬底102，其也从沟槽112内的第二绝缘材料116上方去除了第一绝缘材料114(例如，先前位于沟槽112的底部中的部分第一绝缘材料114)。
图29示出在去除第二绝缘材料116后分割成多个集成电路管芯140的半导体器件100。参照图20所述，然后去除载体132和释放膜138。
图30是根据本发明的一些实施例示出的制造半导体器件100的方法的流程图160。在步骤162中，在衬底102的部分周围、在衬底102的第一侧中形成沟槽112(也见图4至图7)。在步骤164中，在衬底102的第一侧上方和沟槽112上方形成第一绝缘材料114(图8)。在步骤166中，在第一绝缘材料114上方形成第二绝缘材料116(图9)。在步骤168中，在第二绝缘材料116和部分衬底102上方的第一绝缘材料114中形成孔118’(图10至图13)。在步骤170中，在每个孔118’中形成部件130(图14)。在步骤172中，载体132连接至部件和第二绝缘材料116(图15)。在步骤174中，平坦化衬底102的第二侧(图16至图18)。在步骤176中，去除第二绝缘材料116(图19)。在步骤178中，去除载体132(图20)。
本发明的一些实施例包括半导体器件的制造方法和半导体器件的分割方法。一些实施例包括使用本文描述的方法制造或分割半导体器件。
本发明的一些实施例的优势包括提供了不需要使用管芯锯或激光的分割方法。例如，用于限定分割区的沟槽可以制造得比管芯锯的宽度更小。因此，有利地，晶圆上更多的区域可以用于有源电路区。第二绝缘材料包括多个材料层以确保第一绝缘材料和第二绝缘材料完全地填充沟槽。第一绝缘材料为第二绝缘材料的去除提供了蚀刻选择性。第一绝缘材料与材料层(第一绝缘材料形成在材料层上)具有的良好的界面品质。保留在分割的集成电路管芯上的第一绝缘材料在第二绝缘材料的蚀刻工艺期间用作防潮阻挡件，并且稍后在最终产品中。此外，在现有的半导体制造和分割工艺流程和结构中可以容易地实施本文中所述的方法和结构。
在一些实施例中，一种制造半导体器件的方法包括在衬底中形成沟槽，在衬底的第一侧内形成沟槽并且设置在部分衬底周围，以及在衬底的第一侧和沟槽上方形成第一绝缘材料。该方法包括在第一绝缘材料上方形成第二绝缘材料，以及在第二绝缘材料和部分衬底上方的第一绝缘材料中形成多个孔。在第二绝缘材料和部分衬底上方的第一绝缘材料中的多个孔的每个中形成部件。该方法包括将载体连接至部件和第二绝缘材料，并且平坦化衬底的第二侧，衬底的第二侧相对于衬底的第一侧。去除第二绝缘材料，并且去除载体。
在一些实施例中，一种分割半导体器件的方法包括在衬底的第一侧内形成有源电路区，在有源电路区周围形成沟槽，并且在衬底的第一侧和沟槽上方形成第一绝缘材料，其中第一绝缘材料衬里沟槽。在第一绝缘材料上方形成第二绝缘材料，第二绝缘材料包括第一层和设置在第一层上方的第二层。在第二绝缘材料和有源电路区上方的第一绝缘材料中形成多个孔，并且在第二绝缘材料和有源电路区上方的第一绝缘材料中的多个孔的每个中形成接触件。载体连接至第二绝缘材料和接触件。平坦化衬底的第二侧，衬底的第二侧与衬底的第一侧相对。该方法包括去除第二绝缘材料并且去除载体。平坦化衬底的第二侧以去除设置在沟槽内的第二绝缘材料的表面上方的第一绝缘材料。去除第二绝缘材料包括分割包括有源电路区的集成电路管芯。
在一些实施例中，一种半导体器件包括在衬底内或上方形成的有源电路，以及设置在有源电路上方的多个接触焊盘。在有源电路的表面和侧壁上方和多个接触焊盘上方设置Al2O3层。在多个接触焊盘的每个上方设置接触件，其中部分接触件设置在Al2O3层内。
根据本发明的一个实施例，提供了一种制造半导体器件的方法，所述方法包括：在衬底中形成沟槽，所述沟槽形成在所述衬底的第一侧内并且设置在所述衬底的部分周围；在所述衬底的第一侧上方和所述沟槽上方形成第一绝缘材料；在所述第一绝缘材料上方形成第二绝缘材料；在位于所述衬底的所述部分上方的所述第二绝缘材料和所述第一绝缘材料中形成多个孔；在位于所述衬底的所述部分上方的所述第二绝缘材料和所述第一绝缘材料中的所述多个孔的每个中均形成部件；将载体连接至所述部件和所述第二绝缘材料；平坦化所述衬底的第二侧，所述衬底的所述第二侧与所述衬底的所述第一侧相对；去除所述第二绝缘材料；以及去除所述载体。
在上述方法中，形成所述第一绝缘材料包括使用原子层沉积(ALD)形成Al2O3。
在上述方法中，还包括：在所述衬底中形成多个所述沟槽，多个所述沟槽的每个均设置在所述衬底的所述部分周围；在位于所述衬底的所述部分上方的所述第二绝缘材料和所述第一绝缘材料中形成多个所述孔；以及在位于所述衬底的所述部分上方的所述第二绝缘材料和所述第一绝缘材料中的多个所述孔的每个中均形成所述部件。
在上述方法中，在所述衬底中形成多个所述沟槽包括在所述衬底的分割区中形成多个所述沟槽。
在上述方法中，去除所述第二绝缘材料包括分割形成在所述衬底内的多个集成电路管芯。
在上述方法中，形成所述第一绝缘材料包括用所述第一绝缘材料内衬于所述沟槽，以及其中，平坦化所述衬底的所述第二侧包括去除设置在所述第二绝缘材料的位于所述沟槽内的表面上方的所述第一绝缘材料。
在上述方法中，形成所述第二绝缘材料包括在所述第一绝缘材料上方形成第一层以及在所述第一层上方形成第二层。
在上述方法中，形成所述部件包括形成选自由材料的插塞、材料的段、接触件、接触焊盘以及它们的组合组成的组中的部件。
根据本发明的另一实施例，还提供了一种分割半导体器件的方法，所述方法包括：在衬底的第一侧内形成有源电路区；在所述有源电路区周围形成沟槽；在所述衬底的所述第一侧上方和所述沟槽上方形成第一绝缘材料，其中，所述第一绝缘材料内衬于所述沟槽；在所述第一绝缘材料上方形成第二绝缘材料，所述第二绝缘材料包括第一层和设置在所述第一层上方的第二层；在所述有源电路区上方的所述第二绝缘材料和所述第一绝缘材料中形成多个孔；在位于所述有源电路区上方的所述第二绝缘材料和所述第一绝缘材料中的所述多个孔的每个中均形成接触件；将载体连接至所述第二绝缘材料和所述接触件；平坦化所述衬底的所述第二侧，所述衬底的所述第二侧与所述衬底的所述第一侧相对；去除所述第二绝缘材料；以及去除所述载体，其中，平坦化所述衬底的所述第二侧去除设置在所述第二绝缘材料的位于所述沟槽内的表面上方的所述第一绝缘材料，并且其中，去除所述第二绝缘材料包括分割包括所述有源电路区的集成电路管芯。
在上述方法中，形成所述第二绝缘材料包括形成所述第二绝缘材料的所述第一层，所述第一层包括高纵横比等离子体(HARP)氧化物。
在上述方法中，形成所述第二绝缘材料包括形成所述第二绝缘材料的所述第二层，所述第二层包括高密等离子体(HDP)氧化物。
在上述方法中，形成所述第二绝缘材料包括形成包括位于所述沟槽上方的凹陷的所述第二绝缘材料。
在上述方法中，还包括平坦化所述第二绝缘材料的所述第二层以去除所述凹陷。
在上述方法中，形成所述多个孔包括形成多个第一孔，并且其中，形成所述第二绝缘材料包括在所述第二绝缘材料的位于所述沟槽内的所述第一层中形成第二孔。
在上述方法中，形成所述有源电路区包括形成具有在所述衬底内的第一深度的有源电路区，并且其中，形成所述沟槽包括形成具有在所述衬底内的第二深度的所述沟槽，所述第二深度大于所述第一深度。
在上述方法中，所述衬底包括设置在所述衬底的所述有源电路区上方的互连结构，其中，在所述有源电路区周围形成所述沟槽还包括在所述互连结构中形成所述沟槽，并且其中，形成所述第一绝缘材料包括在所述互连结构上方和所述有源电路区的侧壁上方形成所述第一绝缘材料。
在上述方法中，其中，所述互连结构包括接近所述互连结构的表面设置的多个接触焊盘，并且其中，形成所述接触件包括在所述多个接触焊盘的每个上方均形成接触件。
根据本发明的又一实施例，还提供了一种半导体器件，包括：有源电路，形成在衬底内或所述衬底上方；多个接触焊盘，设置在所述有源电路上方；Al2O3层，设置在所述有源电路的侧壁和表面上方以及所述多个接触焊盘的部分上方；以及接触件，设置在所述多个接触焊盘的每个上方，其中，所述接触件的部分设置在所述Al2O3层内。
在上述半导体器件中，所述有源电路的所述侧壁或所述衬底不包括切割线标记。
在上述半导体器件中，所述Al2O3层包括100埃至300埃的厚度。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (1)

1.一种制造半导体器件的方法，所述方法包括：
在衬底中形成沟槽，所述沟槽形成在所述衬底的第一侧内并且设置在所述衬底的部分周围；
在所述衬底的第一侧上方和所述沟槽上方形成第一绝缘材料；
在所述第一绝缘材料上方形成第二绝缘材料；
在位于所述衬底的所述部分上方的所述第二绝缘材料和所述第一绝缘材料中形成多个孔；
在位于所述衬底的所述部分上方的所述第二绝缘材料和所述第一绝缘材料中的所述多个孔的每个中均形成部件；
将载体连接至所述部件和所述第二绝缘材料；
平坦化所述衬底的第二侧，所述衬底的所述第二侧与所述衬底的所述第一侧相对；
去除所述第二绝缘材料；以及
去除所述载体。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3103315B1 (fr) * 2019-11-19 2021-12-03 St Microelectronics Tours Sas Procédé de fabrication de puces électroniques
US11842946B2 (en) 2021-03-26 2023-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package having an encapsulant comprising conductive fillers and method of manufacture

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100207227A1 (en) * 2009-02-16 2010-08-19 Georg Meyer-Berg Electronic Device and Method of Manufacturing Same
US8791015B2 (en) * 2011-04-30 2014-07-29 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over active surface of semiconductor die
CN104979187A (zh) * 2014-04-02 2015-10-14 中芯国际集成电路制造(上海)有限公司 晶圆的分割方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006033319B4 (de) * 2006-07-17 2010-09-30 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements in Halbleiterchipgröße mit einem Halbleiterchip
KR102002815B1 (ko) * 2012-09-05 2019-07-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9620413B2 (en) * 2012-10-02 2017-04-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier in semiconductor packaging
TW201508863A (zh) * 2013-08-16 2015-03-01 Powertech Technology Inc 具矽穿孔之晶片單離方法與結構
US10515884B2 (en) * 2015-02-17 2019-12-24 Advanced Semiconductor Engineering, Inc. Substrate having a conductive structure within photo-sensitive resin

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100207227A1 (en) * 2009-02-16 2010-08-19 Georg Meyer-Berg Electronic Device and Method of Manufacturing Same
US8791015B2 (en) * 2011-04-30 2014-07-29 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over active surface of semiconductor die
CN104979187A (zh) * 2014-04-02 2015-10-14 中芯国际集成电路制造(上海)有限公司 晶圆的分割方法

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