CN105280610B - 3dic互连器件及其形成方法 - Google Patents

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Abstract

本发明提供了一种互连器件和形成互连器件的方法。两个集成电路接合在一起。形成穿过衬底中的一个的第一开口。沿着第一开口的侧壁形成一个或多个介电膜。在使用一些焊盘作为硬掩模的同时，形成从第一开口延伸至集成电路中的焊盘的第二开口。用导电材料填充第一开口和第二开口以形成导电插塞。本发明涉及3DIC互连器件及其形成方法。

Description

3DIC互连器件及其形成方法
相关申请的交叉引用
本申请要求于2014年5月29日提交的标题为“Through Oxide Vias and Methodsof Forming Same”的美国临时申请第62/004,794号的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及3DIC互连器件及其形成方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体产业已经经历了快速发展。在大多数情况下，这种集成密度的改进源自最小部件尺寸的不断降低(例如，将半导体工艺节点向着亚20nm节点缩小)，这允许更多的组件被集成在给定的区域内。随着近来对微型化、更高速度和更大带宽以及更低功耗和延迟的需求的增长，对半导体管芯的更小和更具创造性的封装技术的需求也已增长。
随着半导体技术进一步的发展，堆叠的半导体器件(例如，3D集成电路(3DIC))已经作为有效替代出现以进一步降低半导体器件的物理尺寸。在堆叠的半导体器件中，在不同的半导体晶圆上制造诸如逻辑电路、存储器电路、处理器电路等的有源电路。两个或多个半导体晶圆可以堆叠在彼此的顶部上以进一步减小半导体器件的形状因数。
两个半导体晶圆可以通过合适的接合技术接合在一起。常用的接合技术包括直接接合、化学活化接合、等离子体活化接合、阳极接合、共晶接合、玻璃熔融接合、粘合接合、热压接合、反应接合等。可以在堆叠的半导体晶圆之间提供电连接。堆叠的半导体器件可以提供更高的密度和更小的形状因数并且允许增加的性能和较低的功耗。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：第一衬底，具有第一侧和与所述第一侧相对的第二侧；第一垂直堆叠的互连件，形成在所述第一衬底的所述第一侧上的相应的第一介电层内；第二衬底，具有第三侧和与所述第三侧相对的第四侧，所述第一衬底的所述第一侧面对所述第二衬底的所述第三侧；第二互连件，形成在所述第二衬底的所述第三侧上的相应的第二介电层内；以及导电插塞，从所述第一衬底的所述第二侧延伸至所述第二互连件的第一导电部件，所述导电插塞延伸穿过所述第一垂直堆叠的互连件的至少两个导电部件。
在上述半导体器件中，所述第一垂直堆叠的互连件形成围绕所述导电插塞的密封环。
在上述半导体器件中，所述第一介电层的部分插入在所述导电插塞和所述密封环之间。
在上述半导体器件中，所述第一垂直堆叠的互连件包括导线。
在上述半导体器件中，所述第一垂直堆叠的互连件还包括导电通孔。
在上述半导体器件中，所述第一垂直堆叠的互连件具有环形形状。
在上述半导体器件中，所述导电插塞包括从所述第二互连件的第一导电部件延伸至所述第一垂直堆叠的互连件的第一部分，以及延伸穿过所述第一垂直堆叠的互连件的至少两个导电部件的第二部分，所述第二部分的宽度大于所述第一部分的宽度。
在上述半导体器件中，所述导电插塞还包括延伸穿过所述第一衬底的第三部分，所述第三部分的宽度大于所述第二部分的宽度。
根据本发明的另一方面，还提供了一种半导体器件，包括：第一工件，具有第一侧和与所述第一侧相对的第二侧，所述第一工件包括形成在所述第一侧上的第一介电层，所述第一介电层具有形成在第一介电层中的第一互连件和第二互连件，其中，所述第一互连件和所述第二互连件均具有环形形状；第二工件，接合至所述第一工件，所述第二工件包括形成在所述第二工件的第三侧上的第二介电层，所述第二介电层具有形成在所述第二介电层中的第三互连件，其中，所述第一工件的所述第一侧面对所述第二工件的所述第三侧；以及导电插塞，从所述第一工件的所述第二侧延伸至所述第三互连件，所述导电插塞包括：第一部分，从所述第三互连件延伸至所述第二互连件；和第二部分，从所述第二互连件延伸至所述第一互连件，其中，所述第二部分的宽度大于所述第一部分的宽度。
在上述半导体器件中，所述导电插塞还包括第三部分，所述第三部分延伸穿过所述第一工件的第一衬底，所述第三部分的宽度大于所述第二部分的宽度。
在上述半导体器件中，所述第一互连件和所述第二互连件是密封环的部分，所述密封环围绕所述导电插塞的所述第二部分。
在上述半导体器件中，插入在所述密封环和所述导电插塞之间的所述第一介电层的部分不含导电部件。
在上述半导体器件中，所述密封环电连接至所述导电插塞。
在上述半导体器件中，所述导电插塞延伸穿过所述第一工件中的浅沟槽隔离(STI)区。
根据本发明的又一方面，还提供了一种形成半导体器件的方法，所述方法包括：提供具有第一侧和与所述第一侧相对的第二侧的第一工件，所述第一工件具有形成在所述第一侧上的第一介电层中的第一垂直堆叠的互连件；提供第二工件，所述第二工件具有形成在所述第二工件的第三侧上的第二介电层中的第二互连件；将所述第一工件接合至所述第二工件，从而使得所述第一工件的所述第一侧面对所述第二工件的所述第三侧；在所述第一工件的所述第二侧上形成开口，所述开口延伸穿过所述第一垂直堆叠的互连件的至少两个互连件，所述开口暴露至少部分所述第二互连件；以及用导电材料填充所述开口。
在上述方法中，还包括：在将所述第一工件接合至所述第二工件之前，在所述第一工件的所述第一侧上形成第一接合层以及在所述第二工件的所述第三侧上形成第二接合层。
在上述方法中，所述开口具有从所述第二互连件延伸至所述第一垂直堆叠的互连件的第一部分，以及延伸穿过所述第一垂直堆叠的互连件的至少两个互连件的第二部分，所述第一部分的宽度小于所述第二部分的宽度。
在上述方法中，所述第一垂直堆叠的互连件形成密封环，所述密封环具有环形形状，所述密封环封闭所述导电材料。
在上述方法中，所述密封环包括导线。
在上述方法中，所述密封环还包括导电通孔。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各方面。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚地讨论，各种部件的尺寸可以被任意增大或缩小。
图1A至图1D是根据一些实施例的两个接合的工件之间的互连结构的制造期间的各个处理步骤的截面图。
图1E示出了根据一些实施例的导线的各个顶视图。
图2至图3H是根据一些实施例的两个接合的工件之间的互连结构的截面图。
图4是根据一些实施例的示出在两个接合的工件之间形成互连结构的方法的流程图。
具体实施方式
应当理解，以下公开内容提供了许多用于实现所提供主题的不同特征的许多不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制。例如，在第二部件上方或者之上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所论述的各个实施例和/或结构之间的关系。
另外，为便于描述，本文中可以使用诸如“在…之下”、“在…下方”、“下”、“在…之上”、“上”等的空间相对术语，以描述如图中所示的一个元件或部件与另一个(另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且因此可以对本文中使用的空间相对描述符同样作相应的解释。
将在具体环境中结合实施例来描述本发明，即，用于形成用于堆叠的半导体器件的互连结构的方法。然而，其他实施例可以应用于不同的半导体器件。在下文中，将参考附图详细解释各个实施例。
图1A至图1D示出了根据第一实施例的在两个接合的工件之间形成互连结构的各个中间步骤。首先参考图1A，根据各个实施例示出了接合工艺之前的第一工件100和第二工件200。在实施例中，第二工件200与第一工件100具有相似的部件，并且用于以下讨论的目的，具有形式“2xx”的参考标号的第二工件200的部件类似于具有形式“1xx”的参考标号的第一工件100的部件。第一工件100和第二工件200的各个元件将被分别被称为“第一<元件>1xx”和“第二<元件>2xx”。
在实施例中，第一工件100包括第一衬底102。第一衬底102可以由硅形成，但也可由其他的Ⅲ族、Ⅳ族和/或Ⅴ族元素形成，诸如硅、锗、镓、砷和它们的组合。第一衬底102也可以为绝缘体上硅(SOI)的形式。SOI衬底可以包括在绝缘层(例如，掩埋氧化物等)上方形成的半导体材料(例如，硅、锗等)的层，该绝缘层形成在硅衬底上。此外，可以使用的其他衬底包括多层衬底、梯度衬底、混合取向衬底、它们的任意的组合等。
第一衬底102可进一步包括各种电路(未示出)。形成在第一衬底102上的电路可以是适用于特定应用的任何类型的电路。根据一些实施例，该电路可以包括各种n型金属氧化物半导体(NMOS)和/或p型金属氧化物半导体(PMOS)器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等。
可以互连电路以实施一种或多种功能。功能可以包括存储结构、处理结构、传感器、放大器、功率分配、输入/输出电路等。本领域普通技术人员将会意识到提供上述实例仅用于说明的目的并且不旨在将各个实施例限制于任何特定的应用。
如图1A所示，在一些实施例中，使用一个或多个第一浅沟槽隔离(STI)区109电隔离电路。在示出的实施例中，例如，使用光刻掩蔽和蚀刻工艺图案化第一衬底102以在第一衬底102中形成开口。随后，用介电材料填充开口，并且使用例如蚀刻工艺、化学机械抛光(CMP)等去除过填充开口的介电材料的部分。一个或多个第一STI区109可以由合适的介电材料形成，诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、诸如碳掺杂的氧化物的低k电介质、诸如碳掺杂的多孔二氧化硅的极低k电介质、诸如聚酰亚胺的聚合物、它们的组合等。在一些实施例中，通过诸如化学汽相沉积(CVD)、等离子体增强CVD(PECVD)或旋涂工艺的工艺形成一个或多个第一STI区109，但是可以利用任何可接受的工艺。
进一步参考图1A，在第一衬底102上方形成第一金属间介电(IMD)层104。如图1A所示，第一IMD层104可以包括第一导线108a-108i(共同称为第一导线108)。第一IMD层104和第一导线108在第一衬底102上方形成第一金属化层。一般来说，金属化层用于使电路彼此互连，并且提供外部电连接。如图1A所示，第一工件100包括九条导线(诸如第一导线108a-108i)。在其他实施例中，导线的数量可以小于或大于九，并可根据第一工件100的设计要求而变化。
例如，第一IMD层104可以通过诸如旋涂、原子层沉积(ALD)、化学汽相沉积(CVD)、等离子体增强化学汽相沉积法(PECVD)等或它们的组合的本领域已知的任何合适的方法，由诸如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、未掺杂的硅酸盐玻璃(USG)、SiOxCy、SiOCH、旋涂玻璃、旋涂聚合物、高密度等离子体(HDP)氧化物、正硅酸乙酯(TEOS)、等离子体增强TEOS(PETEOS)、氟掺杂的氧化硅、碳掺杂的氧化硅、多孔氧化硅、碳掺杂的多孔氧化硅、黑钻石、有机聚合物、硅酮基聚合物、它们的化合物(compounds)、它们的组合物、它们的组合等的低K介电材料形成。
第一导线108可以通过任何合适的形成工艺(例如，利用蚀刻的光刻、镶嵌、双镶嵌等)形成并且可以使用诸如铜、铝、铝合金、铜合金等的合适的导电材料形成。在一些实施例中，第一导线108中的每条均可以进一步包括扩散阻挡层和/或粘合层(未示出)以保护第一IMD层免受金属中毒。扩散阻挡层可以包括TaN、Ta、TiN、Ti、CoW等的一层或多层并且可以通过物理汽相沉积(PVD)等沉积。
图1A进一步示出了形成在第一工件100的第一IMD层104上方的第一接合层106。如下文所述，第一接合层106随后用于接合第一工件100和第二工件200，并且可包含用于接合的任何合适的材料。在一些实施例中，第一接合层106是第一钝化层106。第一钝化层106可以由通过诸如旋涂、CVD、PECVD等的任何合适的方法沉积的包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、未掺杂的硅玻璃、磷硅酸盐玻璃、它们的化合物、它们的组合物、它们的组合等的一层或多层形成。提供这些材料和工艺的仅作为实例，并且可以使用其他的材料和工艺。
还应该注意的是，一个或多个蚀刻停止层(未示出)可设置于第一工件100的相邻层之间，例如，第一IMD层104和第一衬底102之间，或第一IMD层104的独立的层之间。通常，当形成通孔和/或接触件时，蚀刻停止层提供停止蚀刻工艺的机构。由与相邻的层(例如，下面的第一衬底102和上面的第一IMD层104)具有不同的蚀刻选择性的介电材料形成该蚀刻停止层。在实施例中，蚀刻停止层可以由通过CVD或PECVD技术沉积的SiN、SiCN、SiCO、CN或它们的组合等来形成。
在实施例中，第一工件100是背照式传感器(BIS)且第二工件200是专用集成电路(ASIC)器件。在这个实施例中，电路包括光有源区，诸如通过将杂质离子注入外延层内形成的光电二极管。此外，光有源区可以是PN结光电二极管、PNP光电晶体管或NPN光电晶体管等。BIS传感器可以形成在硅衬底上方的外延层中。ASIC器件可以包括多个逻辑电路，诸如模数转换器、数据处理电路、存储器电路、偏置电路、基准电路和/或它们的任意组合等。
在实施例中，第一工件100和第二工件200可以布置为具有如图1A所示的彼此面对的第一衬底102和第二衬底202的器件侧(也称为正侧)。如下面更详细的论述，将形成从第一工件100的背侧(与器件侧相对)延伸至第二工件200的第二导线208的选择的部分的开口，从而使得也将暴露第一工件100的选择的第一导线108的部分。随后将用导电材料填充该开口，从而在第一工件100的背侧上形成至第一工件100和第二工件200的导线的电接触件。
图1B示出了根据实施例的接合之后的第一工件100和第二工件200。如图1B所示，第一工件100将堆叠并且接合在第二工件200的顶部上。在示出的实施例中，通过使用电介质至电介质接合(例如，氧化物至氧化物接合)将第一钝化层106接合至第二钝化层206来接合第一工件100和第二工件200。在其他实施例中，例如，可以使用诸如金属至金属接合(例如，铜至铜接合)、金属至电介质接合(例如，氧化物至铜接合)、混合接合(例如，电介质至电介质和金属至金属接合)、它们的任何组合等的直接接合工艺来接合第一工件100和第二工件200。
应该注意的是，接合可以为晶圆级，其中第一工件100和第二工件200接合在一起，然后切割成单独的管芯。可选地，可以以管芯至管芯级(level)或管芯至晶圆级实施接合。
在接合第一工件100和第二工件200后，可以对第一工件100的背侧应用减薄工艺。在第一衬底102是BIS传感器的实施例中，减薄工艺用于允许更多的光从第一衬底的背侧穿过到达光有源区而不会被衬底吸收。在BIS传感器在外延层中制造的实施例中，可减薄第一工件100的背侧直到暴露外延层。可以通过使用诸如研磨、抛光、工序、工序和/或化学蚀刻的合适的技术来执行减薄工艺。
进一步参考图1B，第一开口110形成在第一工件100的背侧上。如在下面更详细地讨论，将形成从第一工件100的背侧延伸至第二工件200的第二导线208的选择部分(selectones)的电连接件。第一开口110表示其中将形成背侧接触件的开口。可以使用光刻技术形成第一开口110。一般来说，光刻技术包括沉积光刻胶材料，并且随后照射(曝光)和显影光刻胶材料以去除光刻胶材料的一部分。剩余的光刻胶材料保护下面的材料免受后续处理步骤(诸如蚀刻)的影响。可以将诸如反应离子蚀刻(RIE)或其他干蚀刻、各向异性湿蚀刻、或任何其他合适的各向异性蚀刻的合适的蚀刻工艺，或图案化工艺应用于第一工件100的第一衬底102。在示出的实施例中，第一STI区109用作蚀刻停止层，并且如图1B所示，第一开口110形成在第一衬底102中。在一些实施例中，如图1B所示，可以部分蚀刻第一STI区109。
也在图1B中示出了任选的抗反射涂(ARC)层112。ARC层112降低了在对图案化的掩模(未示出)进行图案化的光刻工艺期间使用的暴露的光的反射，该反射可导致图案化的不准确。ARC层112可由氮化物材料(例如，氮化硅)、有机材料(例如，碳化硅)、氧化物材料、高k电介质等形成。可以使用诸如CVD等的合适的技术形成ARC层112。
其他层可用于图案化工艺。例如，可以使用一个或多个任选的硬掩模层以图案化第一衬底102。一般来说，在蚀刻工艺需要除了光刻胶材料提供的掩蔽之外的掩蔽的实施例中，一个或多个硬掩模层可以是有用的。在用于图案化第一衬底102的后续蚀刻工艺期间，也蚀刻图案化的光刻胶掩模，但是光刻胶材料的蚀刻速率可以不如第一衬底102的蚀刻速率高。如果蚀刻工艺为使得图案化的光刻胶掩模在蚀刻工艺完成之前被消耗，则可以利用额外的硬掩模。该硬掩模层(或多层)的材料选择为使得硬掩模层表现出比下面的材料(诸如第一衬底102的材料)低的蚀刻速率。
进一步参考图1B，根据实施例，在第一衬底102的背侧上方并且沿着第一开口110的侧壁和底部形成介电膜114。除了一个或多个第一STI区109之外，介电膜114在通孔结构和器件电路之间提供更大的钝化和隔离。在一些实施例中，介电膜114包括多层结构，其在例如形成至第一导线108和第二导线208的选择部分的电接触件的随后的蚀刻工艺期间提供给比单层膜更大的保护。此外，介电膜114可以提供保护以防止金属离子扩散到第一衬底102和介电层内。
介电膜114可以由在集成电路制造中常用的各种介电材料形成。例如，介电膜114可以由二氧化硅、氮化硅或诸如硼硅酸盐玻璃的掺杂的玻璃层等形成。可选地，介电层可以是氮化硅、氮氧化硅、聚酰胺、低k电介质、或高k电介质等的层。此外，前述介电材料的组合也可用于形成介电膜114。在一些实施例中，介电膜114可使用诸如溅射、氧化、CVD等的合适的技术形成。
图1B进一步示出了根据实施例的在第一衬底102的背侧上方形成的图案化的掩模116。例如，图案化的掩模116可以是已经沉积、掩蔽、曝光和显影(作为光刻工艺的部分)的光刻胶材料。图案化的掩模116被图案化以限定延伸穿过第一衬底102的一个或多个第一STI区109、第一衬底102的第一IMD层104以及第二衬底202的第二IMD层204的至少一些的通孔开口，从而暴露第一导线108和第二导线208的选择的部分，这将在下文中更详细地解释。
图1C示出了根据实施例的在实施一个或多个额外的蚀刻工艺之后的图1B所示的半导体器件。可以对半导体器件实施诸如干蚀刻、各向异性湿蚀刻、或任何其他合适的各向异性蚀刻的合适的蚀刻工艺，或图案化工艺以形成第二开口118。
如图1C所示，第二开口118将第一开口110延伸至第一导线108a和108b、第一导线108c和108d、第一导线108e和108f，以及延伸至第二导线208a。在实施例中，第一导线108由诸如铜的合适的金属材料形成，其表现出与第一IMD层104不同的蚀刻速率(选择性)。因此，第一导线108a和108b以及第一导线108c和108d、及第一导线108e和108f用作用于第一IMD层104的蚀刻工艺的硬掩模层。在一些实施例中，可以采用选择性蚀刻工艺以快速地蚀刻第一IMD层104，同时仅蚀刻第一导线108a至108f的部分。在一些实施例中，一些或全部的第一导线108可以是伪导线并且可以不提供第一工件100的电路之间的电连接。
也如图1C所示，随着蚀刻工艺向着第一导线108c和108d继续进行，可以部分地蚀刻掉第一导线108a和108b的暴露部分，从而形成第一凹槽120。随着蚀刻工艺向着第一导线108e和108f继续进行，可以部分地蚀刻第一导线108c和108d的暴露部分，从而形成第二凹槽122。随着蚀刻工艺向着第二导线208a继续进行，可以部分地蚀刻第一导线108e和108f的暴露部分，从而形成第三凹槽124。第一凹槽120、第二凹槽122和第三凹槽124的深度可以根据各种应用和设计需求而改变。
如图1C所示，选择性蚀刻工艺继续进行直到暴露出第二导线208a，从而形成从第一工件100的背侧延伸至第二工件200的第二导线208a的组合开口。
在示出的实施例中，第一导线108a和108b经历蚀刻工艺的时间比第一导线108c和108d更长，并且第一导线108c和108d经历蚀刻工艺的时间比第一导线108e和108f的时间更长。因此，第一凹槽120的第一深度D1大于第二凹槽122的第二深度D2，并且第二凹槽122的第二深度D2大于第三凹槽124的第三深度D3。
应该注意的是，选择性蚀刻工艺可以延伸穿过用于形成一个或多个第一STI区109、第一IMD层104、第二IMD层204、第一钝化层106和第二钝化层206的各种不同的层，其可以包括各种类型的材料和蚀刻停止层。因此，选择性蚀刻工艺可以利用多种蚀刻剂以蚀刻穿过各个层，其中，基于被蚀刻的材料来选择蚀刻剂。
在一些实施例中，在上述的选择性蚀刻工艺期间可以将图案化的掩模116完全消耗。在其他实施例中，在选择性蚀刻工艺完成后，图案化的掩模116的部分仍可以保留在第一工件100的背侧上。可以使用诸如化学溶剂清洗、等离子体灰化、干剥离等的合适的剥离技术去除剩余的图案化的掩模116。该技术是公知的，并且因此不再进一步详细讨论以避免重复。
图1D示出了根据各个实施例的在第一开口110和第二开口118内形成的导电材料。在一些实施例中，可以通过沉积一个或多个扩散和/或阻挡层并且沉积晶种层(未示出)来形成导电材料。例如，沿着第一开口110和第二开口118的侧壁形成包括Ta、TaN、TiN、Ti、CoW等的一层或多层的扩散阻挡层126。晶种层可由铜、镍、金、它们的任何组合等形成。可以通过诸如PVD、CVD等的合适的沉积技术形成扩散阻挡层和晶种层。一旦在开口中已形成晶种层，则使用例如电化学镀工艺将诸如钨、钛、铝、铜、它们的任意组合等的导电材料填充在第一开口110和第二开口118内，从而形成导电插塞128(也称为氧化物通孔(TOV))。
图1D也示出了从第一衬底102的背侧去除过量的材料，例如，过量的导电材料。在一些实施例中，可以留下沿着第一衬底102的背侧的介电膜114以提供免受周围环境影响的额外的保护。在图1D示出的实例中，介电膜114保留在第一衬底102的背侧。在该实例中，可以将介电膜114用作停止层，使用蚀刻工艺、平坦化工艺(例如，CMP工艺)等去除过量的材料。
图1D进一步示出了沿着第一工件100的背侧形成的介电覆盖层130。在一些实施例中，介电覆盖层130类似于上述的第一钝化层106，是使用类似的材料和方法形成的，并且本文中不再重复描述。
在一些实施例中，导电插塞128在一些或全部的第一导线108a-108f和第二导线208a之间提供电连接，这进而又在第一工件100和第二工件200的电路之间提供了电连接。例如，导电插塞128可以将第一衬底102的背侧电连接至第二导线208a，将第一导线108a-108f电连接至第二导线208a，或将第一衬底102的背侧电连接至第一导线108a-108f和第二导线208a。
如图1D所示，导电插塞128包括五部分。第一部分是从第二导线208a至第一导线108e和108f。如图1D所示，第一部分具有第一宽度W1。第二部分是从第一导线108e和108f至第一导线108c和108d。如图1D所示，第二部分具有第二宽度W2。第三部分是从第一导线108c和108d至第一导线108a和108b。如图1D所示，第三部分具有第三宽度W3。第四部分是从第一导线108a和108b至第一衬底102的正侧。如图1D所示，第四部分具有第四宽度W4。第五部分是从第一衬底102的正侧至第一衬底102的背侧。如图1D所示，第五部分具有第四宽度W4和第五宽度W5。
在一些实施例中，第五宽度W5大于第四宽度W4，第四宽度W4大于第三宽度W3，第三宽度W3大于第二宽度W2，并且第二宽度W2大于第一宽度W1。第一宽度W1可以介于约0.4μm和约2.0μm之间。第二宽度W2可以介于约0.6μm和约4.0μm之间。第三宽度W3可以介于约0.8μm和约6.0μm之间。第四宽度W4可以介于约1.0μm和约8.0μm之间。第五宽度W5可以介于约1.2μm和约11μm之间。
应当进一步注意的是，虽然图1A至图1D示出了用作硬掩模层的导线(例如，第一导线108a-108f)，但是本领域普通技术人员应当认识到也可以将其他的部件用作硬掩模层，例如，可以将多个隔离区、多晶硅区、它们的任意组合等用作硬掩模层。
图1E示出了根据本发明的各个实施例的第一导线108a和108b的示例性顶视图。虽然第一导线108a和108b的截面图示出第一导线108a和第一导线108b是两个单独的导线(见图1A至图1D)，然而如图1E所示，当从顶部观察时，第一导线108a和108b可以形成连续的环形区域。在示出的实施例中，该环形区域的内直径等于第三宽度W3。
应该注意的是，如图1E中所示的环形区域的内表面和外表面仅用于示出的目的并且内表面和外表面可以具有不同的形状，诸如方形、圆形、椭圆形、三角形、多边形等。在一些实施例中，第一导线108c和108d，以及第一导线108e和108f也可以形成当从顶部观察时的环形区域。第一导线108c和108d，以及第一导线108e和108f的环形可以类似于在图1E中所示的那些。然而，第一导线108c和108d以及第一导线108e和108f的环形区域的内直径分别等于第二宽度W2和第一宽度W1。
图2示出了根据一些实施例的两个接合的工件之间的互连结构。在下文中，除非另有指出，否则具有形式“3xx”和“4xx”的参考标号的图2中的部件分别类似于具有参考标号“1xx”和“2xx”的图1A至图1E的部件。例如，图2的“<元件>3xx”对应于图1A至图1E的“<元件>1xx”，并且图2的“<元件>4xx”对应于图1A至图1E的“<元件>2xx”。
参考图2，示出了互连第一工件300和第二工件400的导电插塞328。在示出的实施例中，例如，使用上述参考图1A至图1D描述的方法接合第一工件300和第二工件400以及形成导电插塞328，并且本文不再重复描述。
由于技术节点缩小，半导体器件的各个部件的尺寸也降低。在图2示出的实施例中，第一导线308a-308f可能如此薄而使得在选择性蚀刻工艺期间将完全蚀刻掉第一导线308a-308f的至少一些。如图2所示，随着蚀刻工艺向着第一导线108e和108f继续进行，第一导线308a-308d可能被完全蚀刻掉并且可能不能减少导电插塞328的宽度。在示出的实施例中，第一导线308a和308b经历选择性蚀刻工艺的时间比第一导线308e和308f的更长。因此，第一导线308a-308d被完全蚀刻掉而第一导线308e和308f被部分地蚀刻，从而形成具有第四深度D4的凹槽。第四深度D4可以根据各种应用和设计需求而改变。
如图2所示，导电插塞328包括三部分。第一部分是从第二导线408a至第一导线308e和308f。如图2所示，第一部分具有第六宽度W6。第二部分是从第一导线308e和308f至第一衬底302的正侧。如图2所示，第二部分具有第七宽度W7。第三部分是从第一衬底302的正侧至第一衬底302的背侧。如图2所示，第三部分具有第七宽度W7和第八宽度W8。
在一些实施例中，第八宽度W8大于第七宽度W7，并且第七宽度W7大于第六宽度W6。第六宽度W6可以介于约0.4μm和约2.0μm之间。第七宽度W7可以介于约0.6μm和约8.0μm之间。第八宽度W8可以介于约1.2μm和约11μm之间。
如图2所示，第一导线308a和第一导线308b是两个单独的导线。然而，在一些实施例中，类似于以上结合图1E的描述，第一导线308a和308b可以形成连续的环形区域。在示出的实施例中，第一导线308a和308b的环形区域的内直径等于第七宽度W7。在一些实施例中，第一导线308c和308d，以及第一导线308e和308f也可以形成当从顶部观察时的环形区域。在示出的实施例中，第一导线308c和308d，以及第一导线308e和308f的环形区域的内直径分别等于第七宽度W7和第六宽度W6。
图3A至图3H示出了根据一些实施例的两个接合的工件之间的互连结构。在下文中，除非另有指出，否则具有形式“5xx”和“6xx”的参考标号的图3A至图3H的部件分别类似于具有参考标号“1xx”和“2xx”的图1A至图1E的部件。例如，图3A至图3H的“<元件>5xx”对应于图1A至图1E的“<元件>1xx”，并且图3A至图3H的“<元件>6xx”对应于图1A至图1E的“<元件>2xx”。
首先参考图3A，示出了互连第一工件500和第二工件600的导电插塞528。在示出的实施例中，例如，使用上述参考图1A至图1D描述的方法接合第一工件500和第二工件600以及形成导电插塞528，并且本文不再重复描述。
进一步参考图3A，示出了与图2中示出的实施例类似的实施例。在示出的实施例中，除了第一导线508之外，第一导电通孔538a-538d(共同称为第一导电通孔538)形成在第一IMD层504内。在一些实施例中，例如，可以使用以上结合图1A的第一导线108描述的材料和方法形成第一导电通孔538，并且本文中不再重复描述。在示出的实施例中，第一导电通孔538电连接第一导线508。在一些实施例中，第一导电通孔538也可以用作硬掩模层并且可以帮助形成导电插塞538。
如图3A所示，导电插塞538包括三部分。第一部分是从第二导线608a至第一导线508e和508f。如图3A所示，第一部分具有第六宽度W6。第二部分是从第一导线508e和508f至第一衬底502的正侧。如图3A所示，第二部分具有第七宽度W7。第三部分是从第一衬底502的正侧至第一衬底502的背侧。如图3A所示，第三部分具有第七宽度W7和第八宽度W8。
如图3A所示，第一导线508a和第一导线508b是两个单独的导线。然而，在一些实施例中，类似于以上结合图1E的描述，第一导线508a和508b可以形成连续的环形区域。在示出的实施例中，第一导线508a和508b的环形区域的内直径等于第七宽度W7。在一些实施例中，第一导线508c和508d，以及第一导线508e和508f也可以形成当从顶部观察时的环形区域。在示出的实施例中，第一导线508c和508d，以及第一导线508e和508f的环形区域的内直径分别等于第七宽度W7和第六宽度W6。
在一些实施例中，第一导电通孔538a和538b，以及第一导电通孔538c和538d可以形成当从顶部观察时的环形区域。在示出的实施例中，第一导电通孔538a和538b，以及第一导电通孔538c和538d的环形区域的内直径大于第七宽度W7，并且在这个实施例中，第一导线508a-508f用作硬掩模层。
在一些实施例中，第一导线508和第一导电通孔538共同形成围绕导电插塞528的密封环。除了一个或多个阻挡层526之外，密封环结构可以保护第一IMD层504免受来自导电插塞528的导电材料的扩散。
如图3A所示，第一IMD层504的部分插入在导电插塞528和第一导电通孔538a-538d之间。在一些实施例中，可以横向蚀刻第一IMD层504同时在第一IMD层504中形成用于导电插塞528的开口。此外，第一IMD层504的单独的介电层可以具有不同的蚀刻速率。在一些实施例中，插入在第一导线508a、508b和508g与第一钝化层506之间的第一IMD层504的介电层具有比插入在第一衬底502与第一导线508a、508b和508g之间的第一IMD层504的介电层更高的蚀刻速率。在图3B中示出了这样的实施例的实例，其中，第一导线508a-508f用作硬掩模层，并且通过横向蚀刻工艺完全地蚀刻通过由第一导电通孔538a-538b和第一导电通孔538c-538d形成的环形区域封闭的第一IMD层504的部分，而通过横向蚀刻工艺基本上不蚀刻插入在第一导线508a-508b和第一衬底502之间的第一IMD层504的部分。在示出的实施例中，导电插塞528与第一导电通孔538a-538d直接电接触。在可选的实施例中，取决于环形区域的内直径，横向蚀刻工艺可以不完全去除通过由第一导电通孔538a-538b和第一导电通孔538c-538d形成的环形区域封闭的第一IMD层504的部分。在这样的实施例中，第一IMD层504的部分仍插入在导电插塞528和第一导电通孔538a-538d之间。
参考图3C，示出了与图3A中示出的一个实施例类似的实施例。在示出的实施例中，第一导线508a和508b、第一导线508c和508d、以及第一导线508e和508f的环形区域的内直径分别等于第七宽度W7、第七宽度W7、和第六宽度W6。此外，第一导电通孔538a和538b以及第一导电通孔538c和538d的环形区域的内直径等于第七宽度W7，并且在这个实施例中，第一导线508a-508f和第一导电通孔538a-538d用作硬掩模层。
参考图3D，示出了实施例，其中，第一导线508a-508f和第一导电通孔538b和538d用作硬掩模层。在示出的实施例中，通过横向蚀刻工艺完全蚀刻掉邻近第一导电通孔538a和538c的第一IMD层504的部分，并且导电插塞528与第一导电通孔538a和538c直接电接触。如图3D所示，第一导线508a和508b以及第一导线508c和508d的环形区域的内直径等于第七宽度W7，并且第一导线508e和508f的环形区域的内直径等于第六宽度W6。
参考图3E，示出了实施例，其中，第一导线508a和508b以及第一导线508c和508d的环形区域的内直径大于第七宽度W7，并且第一导线508e和508f的环形区域的内直径等于第六宽度W6。此外，第一导电通孔538a和538b以及第一导电通孔538c和538d的环形区域的内直径等于第七宽度W7，并且在这个实施例中，第一导线508a-508f和第一导电通孔538a-538d用作硬掩模层。
参考图3F，示出了实施例，其中，导电插塞528包括四部分。第一部分是从第二导线608a至第一导线508e和508f。如图3F所示，第一部分具有第六宽度W6。第二部分是从第一导线508e和508f至第一导线508c和508d。如图3F所示，第二部分具有第九宽度W9。在一些实施例中，第九宽度W9介于约0.6μm和约4.0μm之间。第三部分是从第一导线508c和508d至第一衬底502的正侧。如图3F所示，第三部分具有第七宽度W7。第四部分是从第一衬底502的正侧至第一衬底502的背侧。如图3F所示，第四部分具有第七宽度W7和第八宽度W8。在示出的实施例中，第一导线508a-508f以及第一导电通孔538a和538b用作硬掩模层，并且部分地蚀刻第一导线508c-508f。
参考图3G，示出了实施例，其中，导电插塞528具有非对称形状并且包括四部分。第一部分是从第二导线608a至第一导线508e和508f。如图3G所示，第一部分具有第六宽度W6。第二部分是从第一导线508e和508f至第一导线508c和508d。如图3G所示，第二部分具有第十宽度W10。在一些实施例中，第十宽度W10介于约0.6μm和约4.0μm之间。第三部分是从第一导线508c和508d至第一衬底502的正侧。如图3G所示，第三部分具有第七宽度W7。第四部分是从第一衬底502的正侧至第一衬底502的背侧。如图3G所示，第四部分具有第七宽度W7和第八宽度W8。在示出的实施例中，第一导线508a-508f和第一导电通孔538b和538d用作硬掩模层，并且部分地蚀刻第一导线508d-508f。
参考图3H，示出了实施例，其中，第一导线508a和508b以及第一导线508c和508d的环形区域的内直径大于第七宽度W7，并且第一导线508e和508f的环形区域的内直径等于第六宽度W6。此外，第一导电通孔538a和538b、第一导电通孔538c和538d以及第一导电通孔538e和538f的环形区域的内直径大于第七宽度W7，并且在这个实施例中，第一导线508e和508f用作硬掩模层。
图4是根据一些实施例的示出在堆叠的工件中形成互连件的方法的流程图。该方法开始于步骤702，其中，提供将被接合的衬底。工件可以是处理的晶圆(诸如在图1A中示出的那些)、管芯、晶圆和管芯等。
在步骤704中，接合工件并且在第一工件的第一衬底中形成第一开口。在第一衬底上形成图案化的掩模，图案化的掩模限定随后将形成的接触插塞的开口，诸如以上参考图1B所论述的开口。任选地，形成ARC层和/或一个或多个硬掩模层。之后，诸如以上参考图1B所论述的，实施第一蚀刻工艺以蚀刻穿过第一衬底，从而形成第一开口。
在步骤706中，如以上参考图1B所论述的，在第一开口内并且沿着第一衬底的背侧形成一个或多个介电膜。在步骤708中，如以上参考图1B所论述的，形成图案化的掩模以限定第二开口从而接触形成在第一衬底和/或第二工件的第二衬底上的互连件的选择部分。在步骤710中，如以上参考图1C所论述的，在使用形成在第一衬底上的一些互连件作为硬掩模层的同时，使用另一蚀刻工艺以生成第二开口，第二开口暴露在第一衬底和/或第二衬底上的互连件的部分。在步骤712中，诸如以上参考图1D所论述的，用导电材料填充第一开口和第二开口。诸如以上参考图1D所论述的，可以在导电材料上方形成介电覆盖层。
上述方法的一个有利特征是该方法允许导电插塞的临界尺寸降低至低于例如通过传统的光刻方法可实现的尺寸。因此，通过使用以上结合图1A至图3H描述的导电插塞使接合的工件互连，可以形成具有减小的形状因数的半导体器件。此外，如图3A至图3H所示，在导电插塞周围形成的密封环可以对围绕导电插塞的层提供额外的保护。
根据实施例，一种半导体器件包括：具有第一侧和与第一侧相对的第二侧的第一衬底；以及形成在第一衬底的第一侧上的相应的第一介电层内的第一垂直堆叠的互连件。该半导体器件还包括具有第三侧和与第三侧相对的第四侧的第二衬底，第一衬底的第一侧面对第二衬底的第三侧；形成在第二衬底的第三侧上的相应的第二介电层内的第二互连件；以及从第一衬底的第二侧延伸至第二互连件的第一导电部件的导电插塞，导电插塞延伸穿过第一垂直堆叠的互连件的至少两个导电部件。
根据另一实施例，一种半导体器件包括：具有第一侧和与第一侧相对的第二侧的第一工件，第一工件包括形成在第一侧上的第一介电层，第一介电层具有形成在第一介电层中的第一互连件和第二互连件，其中，第一互连件和第二互连件均具有环形形状；和接合至第一工件的第二工件，第二工件包括形成在第二工件的第三侧上的第二介电层，第二介电层具有形成在第二介电层中的第三互连件，其中，第一工件的第一侧面对第二工件的第三侧。半导体器件还包括从第一工件的第二侧延伸至第三互连件的导电插塞。导电插塞包括从第三互连件延伸至第二互连件的第一部分；和从第二互连件延伸至第一互连件的第二部分，其中，第二部分的宽度大于第一部分的宽度。
根据又一个实施例，一种形成半导体器件的方法，方法包括：提供具有第一侧和与第一侧相对的第二侧的第一工件，第一工件具有形成在第一侧上的第一介电层中的第一垂直堆叠的互连件；提供第二工件，第二工件具有形成在第二工件的第三侧上的第二介电层中的第二互连件；以及将第一工件接合至第二工件，从而使得第一工件的第一侧面对第二工件的第三侧。该方法还包括在第一工件的第二侧上形成开口，开口延伸穿过第一垂直堆叠的互连件的至少两个互连件，开口暴露至少部分第二互连件；以及用导电材料填充开口。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在本文中他们可以做出多种变化、替换以及改变。

Claims (19)

1.一种半导体器件，包括：
第一衬底，具有第一侧和与所述第一侧相对的第二侧；
浅沟槽隔离区，形成在所述第一衬底内；
第一垂直堆叠的互连件，形成在所述第一衬底的所述第一侧上的相应的第一介电层内；
第二衬底，具有第三侧和与所述第三侧相对的第四侧，所述第一衬底的所述第一侧面对所述第二衬底的所述第三侧；
第二互连件，形成在所述第二衬底的所述第三侧上的相应的第二介电层内；以及
导电插塞，从所述第一衬底的所述第二侧延伸至所述第二互连件的第一导电部件，所述导电插塞延伸穿过所述浅沟槽隔离区和所述第一垂直堆叠的互连件的至少两个导电部件；其中，随着所述导电插塞由浅沟槽隔离区的第一侧延伸至浅沟槽隔离区的第二侧，所述导电插塞的宽度变窄；其中所述浅沟槽隔离区的第二侧为所述浅沟槽隔离区距离所述第一垂直堆叠的互连件最近的一侧。
2.根据权利要求1所述的半导体器件，其中，所述第一垂直堆叠的互连件形成围绕所述导电插塞的密封环。
3.根据权利要求2所述的半导体器件，其中，所述第一介电层的部分插入在所述导电插塞和所述密封环之间。
4.根据权利要求1所述的半导体器件，其中，所述第一垂直堆叠的互连件包括导线。
5.根据权利要求4所述的半导体器件，其中，所述第一垂直堆叠的互连件还包括导电通孔。
6.根据权利要求1所述的半导体器件，其中，所述第一垂直堆叠的互连件具有环形形状。
7.根据权利要求1所述的半导体器件，其中，所述导电插塞包括从所述第二互连件的第一导电部件延伸至所述第一垂直堆叠的互连件的第一部分，以及延伸穿过所述第一垂直堆叠的互连件的至少两个导电部件的第二部分，所述第二部分的宽度大于所述第一部分的宽度。
8.根据权利要求7所述的半导体器件，其中，所述导电插塞还包括延伸穿过所述第一衬底的第三部分，所述第三部分的宽度大于所述第二部分的宽度。
9.一种半导体器件，包括：
第一工件，具有第一侧和与所述第一侧相对的第二侧，所述第一工件包括形成在所述第一侧上的第一介电层，所述第一介电层具有形成在第一介电层中的第一互连件和第二互连件，其中，所述第一互连件和所述第二互连件均具有环形形状；
第二工件，接合至所述第一工件，所述第二工件包括形成在所述第二工件的第三侧上的第二介电层，所述第二介电层具有形成在所述第二介电层中的第三互连件，其中，所述第一工件的所述第一侧面对所述第二工件的所述第三侧；以及
导电插塞，从所述第一工件的所述第二侧延伸至所述第三互连件，所述导电插塞包括：
第一部分，从所述第三互连件延伸至所述第二互连件；
第二部分，从所述第二互连件延伸至所述第一互连件，其中，所述第二部分的宽度大于所述第一部分的宽度；和
第三部分，延伸穿过所述第一工件的第一衬底中的浅沟槽隔离区，其中，随着所述第三部分由浅沟槽隔离区的第一侧延伸至浅沟槽隔离区的第二侧，所述第三部分的宽度变窄；其中所述浅沟槽隔离区的第二侧为所述浅沟槽隔离区距离所述第一互连件和第二互连件最近的一侧。
10.根据权利要求9所述的半导体器件，其中，所述第三部分的宽度大于所述第二部分的宽度。
11.根据权利要求9所述的半导体器件，其中，所述第一互连件和所述第二互连件是密封环的部分，所述密封环围绕所述导电插塞的所述第二部分。
12.根据权利要求11所述的半导体器件，其中，插入在所述密封环和所述导电插塞之间的所述第一介电层的部分不含导电部件。
13.根据权利要求11所述的半导体器件，其中，所述密封环电连接至所述导电插塞。
14.一种形成半导体器件的方法，所述方法包括：
提供具有第一侧和与所述第一侧相对的第二侧的第一工件，所述第一工件具有形成在所述第一侧上的第一介电层中的第一垂直堆叠的互连件，所述第一工件还具有形成在衬底内的浅沟槽隔离区；
提供第二工件，所述第二工件具有形成在所述第二工件的第三侧上的第二介电层中的第二互连件；
将所述第一工件接合至所述第二工件，从而使得所述第一工件的所述第一侧面对所述第二工件的所述第三侧；
在所述第一工件的所述第二侧上形成开口，所述开口延伸穿过所述浅沟槽隔离区和所述第一垂直堆叠的互连件的至少两个互连件，所述开口暴露至少部分所述第二互连件；以及
用导电材料填充所述开口；其中，随着所述导电材料由浅沟槽隔离区的第一侧延伸至浅沟槽隔离区的第二侧，所述导电材料的宽度变窄；其中所述浅沟槽隔离区的第二侧为所述浅沟槽隔离区距离所述第一垂直堆叠的互连件最近的一侧。
15.根据权利要求14所述的方法，还包括：在将所述第一工件接合至所述第二工件之前，在所述第一工件的所述第一侧上形成第一接合层以及在所述第二工件的所述第三侧上形成第二接合层。
16.根据权利要求14所述的方法，其中，所述开口具有从所述第二互连件延伸至所述第一垂直堆叠的互连件的第一部分，以及延伸穿过所述第一垂直堆叠的互连件的至少两个互连件的第二部分，所述第一部分的宽度小于所述第二部分的宽度。
17.根据权利要求14所述的方法，其中，所述第一垂直堆叠的互连件形成密封环，所述密封环具有环形形状，所述密封环封闭所述导电材料。
18.根据权利要求17所述的方法，其中，所述密封环包括导线。
19.根据权利要求18所述的方法，其中，所述密封环还包括导电通孔。
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