CN1809914A - 三维集成电路结构及其制造方法 - Google Patents

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Abstract

多个垂直取向半导体器件(111，112，113)被相互物理上分离，并且未设置在同一半导体主体或半导体衬底上。可以将器件(111，112，113)添加到单独制造的衬底(103)，作为包括几个掺杂半导体区的薄层，这些器件在贴合以后又被刻蚀以产生各掺杂层叠结构。另选地，可以在贴合到衬底(103)之前制造这些器件(111，112，113)。所述掺杂层叠结构可以形成二极管、电容器以及晶体管器件的基础，其中，可层叠的附加层可以包括互联线(132)。

Description

三维集成电路结构及其制造方法
技术领域
本发明总体上涉及三维集成电路(IC)结构及其制造方法，更具体地，涉及将半导体衬底与其中已制作有各种有源和/或无源器件的薄附加(add-on)半导体层进行组合。
背景技术
如图1所示，现有技术3-D IC可称为“混合IC”。常规混合IC实现方法典型地包括以下步骤：设置第一IC，其包括基础半导体衬底201和介质层202；设置第二IC，其也包括基础半导体衬底203和介质层204；层叠并接合这些IC或单独芯片；以及实现如在美国专利6,600,173中示出的穿透半导体衬底的深通孔255，或者设置如在美国专利6,355,501中示出的微凸点(bump)。
继续参照图1，注意到在层叠半导体衬底203中的器件通常由设置在衬底203上方的介质层204中的互连线来连接。类似地，使用设置在层叠衬底203下方的介质层202中的互连线来连接基础衬底201中的器件。可以看到，层叠衬底203中的器件没有底部电极，而是具有来自顶部的接触部。
常规实现需要接合晶片或芯片对准标记。晶片对准标记不同于光处理中使用的对准标记。因此，在3-D IC中使用的“混合IC技术”被认为是另一类型的多芯片封装(MCP)。“混合IC技术”的主要目的是减少在封装互连中使用的互连线，以便于高速器件操作。
继续参照图1，现有技术3-D IC的实现典型地特征如下：通过单独处理来实现各IC层；接合并层叠每个IC以形成3-D IC；每个IC层具有分别保持器件(例如，211，212)的半导体衬底(例如，201，203)。而且通常器件共用电公共衬底241、242或阱243。应当注意，尽管使用SOI的常规实现没有电公共衬底，但这种实现却具有物理公共半导体衬底。另外，常规实现层叠IC仅在各层叠IC中的器件上方具有介质层、互连线以及通孔。
在另一常规方法中，通过例如使用激光熔融设置在介质层上的多晶或非晶半导体层来形成单晶半导体层。接着使用由多晶或非晶层形成的单晶半导体层，来形成器件。在又一常规方法中，在介质层上该介质层具有连通到下层单晶层的部分暴露孔的位置处生长单晶外延层。
然而，上述的激光再结晶和外延工艺都有缺点，如需要高温操作，这与许多半导体器件需要的低温处理相矛盾；此外，按这种方式形成的单晶半导体层还具有许多缺陷，因此这些方法未被广泛使用。
发明内容
简要地说，可把多个垂直取向的半导体器件添加到包括电器件和/或互连的单独制造的衬底。该多个垂直取向的半导体器件相互物理分离，从而未被设置在同一半导体主体或半导体衬底内。
在本发明的一个方面中，把多个垂直取向的半导体器件添加到单独制造的衬底，作为包括几个掺杂半导体区的薄层，这些掺杂半导体区在接合至衬底后，被刻蚀以产生单独的掺杂叠层结构。在本发明的其它实施例中，可在接合至单独制造的衬底之前制造多个垂直取向的半导体器件。
在本发明的另一方面中，掺杂叠层结构可以形成多种类型的半导体器件的基础，该多种类型的半导体器件包括但不限于二极管、电容器、n型MOSFET、p型MOSFET、双极晶体管，以及浮置栅极晶体管。
在本发明的另一方面中，可以在用于结合单独制造的衬底使用的可层叠附加层中形成铁电体存储器器件、铁磁体存储器器件、硫族化物相变化器件以及类似结构。
在本发明的又一方面中，可层叠附加层包括电互连线的至少一个层。
附图说明
图1是根据现有技术的称为三维集成电路的层叠集成电路的横截面视图。
图2是包括基础半导体衬底的本发明实施例的横截面视图。
图3是没有基础半导体衬底的本发明实施例的横截面视图。
图4a-4d示出了根据本发明的使用SOI层形成3-D IC结构的工艺流程。
图5a是本发明实施例的横截面视图，其中，SOI层的底部不具有直接连接电极。
图5b是包括多个层叠SOI层的本发明实施例的横截面视图。
图6a-6b是本发明实施例的横截面视图，其具有嵌入SOI层中的水平取向而非垂直取向的器件。
图7a-7c示出了根据本发明实施例的生产嵌入SOI层中的垂直取向器件的工艺流程，这些器件具有直接连接底部电极。
图8a是包括具有平坦中部电极的垂直器件在内的本发明实施例的横截面视图。
图8b是包括具有间隔体(spacer)中部电极的垂直器件在内的本发明实施例的横截面视图。
图8c是包括具有延伸到相邻哑(dummy)垂直器件的间隔体中部电极的垂直器件在内的本发明实施例的横截面视图。
图8d是包括具有延伸到垂直器件顶部的中部电极的垂直器件在内的本发明实施例的横截面视图。
图8e是在图8d中示出结构的俯视图。
图9a是包括具有用于顶部接触电极的平坦刻蚀终止层的垂直器件在内的本发明实施例的横截面视图。
图9b是包括具有用于顶部接触电极的间隔体刻蚀终止层的垂直器件在内的本发明实施例的横截面视图。
图10a是具有垂直取向p-n结二极管的本发明实施例的横截面视图。
图10b是具有垂直取向肖特基二极管的本发明实施例的横截面视图。
图10c是具有垂直取向肖特基二极管的本发明实施例的横截面视图，该垂直取向肖特基二极管具有设置在中部电极处的肖特基接触部。
图11a是具有由耗尽(depletion)区形成的垂直取向电容器的本发明实施例的横截面视图。
图11b是具有由电极间介质层形成的垂直取向电容器的本发明实施例的横截面视图。
图12是具有垂直取向双极二极管的本发明实施例的横截面视图。
图13a是具有垂直器件结构的本发明实施例的俯视图，该垂直器件结构形成具有用于多位或可变选通宽度操作的八个栅极的MOSFET。
图13b是具有垂直器件的本发明实施例的俯视图，该垂直器件形成具有用于多位或可变选通宽度操作的四个不同大小栅极的MOSFET。
图14是具有垂直取向倒相器的本发明实施例的横截面视图。
图15a-15b示出了根据本发明的SRAM单元的顶部和底部布置图。
图16a是具有作为SRAM单元的一部分的垂直取向闸流管的本发明实施例的横截面视图。
图16b是在SOI层中垂直设置并串联连接有闸流管和MOSFET的本发明实施例的横截面视图。
图17a是具有垂直DRAM单元的本发明实施例的横截面视图，该垂直DRAM单元具有与SOI层中的耗尽电容器和MOSFET的垂直连接。
图17b是具有垂直DRAM单元的本发明实施例的横截面视图，该垂直DRAM单元具有与SOI层中的介质电容器和MOSFET的垂直连接。
图18a是具有垂直非易失性存储器(NVM)单元的本发明实施例的横截面视图，该垂直NVM单元包括SOI层中的浮置栅极和控制栅极。
图18b是具有垂直NVM单元的本发明实施例的横截面视图，该垂直NVM单元包括在SOI层中的部分覆盖沟道区的浮置栅极，和覆盖浮置栅极与沟道区剩余部分的控制栅极。
图18c是具有垂直NVM单元的本发明实施例的横截面视图，该垂直NVM单元具有SOI层中的浮置栅极、控制栅极以及擦除栅极。
图18d是具有垂直NVM单元的本发明实施例的横截面视图，该垂直NVM单元具有SOI层中的氧化物-氮化物-氧化物(ONO)栅极。
图18e是具有把浮置栅极、控制栅极以及体接触部全部设置在SOI层中的垂直NVM单元的本发明实施例的横截面视图。
图18f是在SOI层中设有八个栅极的图18a的结构的俯视图。
图19a-19b示出了具有多个包含不同类型器件的块的SOI层的布置图。
图20a是具有垂直NVM单元的本发明实施例的横截面视图，该垂直NVM单元包括使用铁电材料的串联连接到电容器的MOSFET，电容器和MOSFET都设置在SOI层中。
图20b示出了形成有图20a中示出的器件的示例性存储器电路。
图20c示出了形成有图20a中示出的器件的另一示例性存储器电路。
图21a是具有垂直NVM单元的本发明实施例的横截面视图，该垂直NVM单元包括图20a中示出的结构。
图21b示出了由图21a中示出的结构所形成的示例性存储器电路。
图22a是包括在SOI层中设有MOSFET并且在栅极与栅极介质层之间使用铁电材料的垂直NVM单元的本发明实施例的横截面视图。
图22b是包括在SOI层中设有MOSFET并且在浮置栅极与控制栅极之间使用铁电材料的垂直NVM单元的本发明实施例的横截面视图。
图23a是包括垂直取向NVM单元的本发明实施例的横截面视图，该垂直取向NVM单元在SOI层中设有MOSFET，SOI层串联连接到MOSFET底部的铁磁材料。
图23b是包括垂直取向NVM单元的本发明实施例的横截面视图，该垂直取向NVM单元在SOI层中设有MOSFET，SOI层串联连接到MOSFET顶部的铁磁材料。
图24是包括垂直取向NVM单元的本发明实施例的横截面视图，该垂直取向NVM单元在SOI层中设有MOSFET，SOI层串联连接到由硫族化物材料形成的电阻器。
图25是包括垂直取向NVM单元的本发明实施例的横截面视图，该垂直取向NVM单元在SOI层中设有MOSFET，SOI层串联连接到根据使用的材料而可以用作熔断器或抗熔断器(antifuse)的结构。
图26是包括垂直易失性存储器单元的本发明实施例的横截面视图，该垂直易失性存储器单元在SOI层中设有MOSFET，而没有主体接触部。
图27a是包括垂直取向NVM单元的本发明实施例的横截面视图，该垂直取向NVM单元具有与如图18a中所示的浮置栅极晶体管串联连接MOSFET。
图27b是图27a所示结构的等效电路的示意图。
图28是包括设置在SOI层中的高压MOSFET的本发明实施例的横截面视图。
图29是包括设置在SOI层中的高压MOSFET的本发明实施例的横截面视图，该高压MOSFET具有低掺杂沟道区。
具体实施方式
在图2中示出了根据本发明的3-D IC。本发明实施例提供一种器件集成技术。
其中涉及的“一个实施例”、“一实施例”、或者类似表述，意指在本发明的至少一个实施例中包括了参照实施例描述的具体特征、结构、操作或特性。因而，其中这样的短语或表述的出现并非必须全指同一实施例。而且，可以在一个或更多个实施例中，按任何合适的方式组合各种具体特征、结构、操作或特性。
术语
“ASIC”指专用集成电路。“SoC”指片上系统(System on a Chip)，“SoCs”是SoC的复数。SoC可以是ASIC，但不必是。ASIC可以是SoC，但不必是。
其中使用的表达“反偏压(back bias)”指施加到场效应晶体管(FET)的衬底或主体的电压。反偏压另选地指衬底偏压，或反向偏压。
表达“导电类型”在半导体制造领域是公知的。导电类型一般指n型和p型。掺杂有施体(donor)型杂质的半导体区形成n型区。掺杂有受体(acceptor)型杂质的半导体区形成p型区。
在本领域有时可互换使用以下术语：芯片、半导体器件、集成电路、LSI器件、单片集成电路、ASIC、SoC、微电子器件、以及类似表达。微电子器件可被认为是最广义的术语，包括其它。对于这些微电子器件，典型地经由物理的导电连接在它们与其它电路元件之间典型地耦合信号。连接的点有时称为输入、输出、端子、线路、插针、焊盘、端口、接口、或类似变体和组合。
其中使用的术语“器件”指一个或多个具有电压变化特性的电路元件。“器件”包括但不限于FET(n沟道和p沟道)、二极管以及变容二极管。
表达“垂直取向器件”指这样的器件，即，其相对于基础衬底具有一取向，使得通过这些器件的电流基本上垂直于基础衬底。
其中使用的FET，指金属氧化物半导体场效应晶体管(MOSFET)。这些晶体管也称为隔离栅场效应晶体管(IGFET)。FET一般被描述为具有栅极、源极以及漏极的三端子器件。尽管在考虑FET的主体时还可进一步把FET描述为四端子器件。
源极端子和漏极端子指FET的端子，在半导体表面受源于向栅极端子施加的电压的电场影响而颠倒之后，在电场的影响下这些端子之间发生导电。
首字母缩略词“SOI”一般指绝缘体上硅(Silicon-on-insulator)。本领域技术人员应意识到，可以按多种方式形成SOI层。除非另有说明，在此使用“SOI层”来指半导体晶片的相对薄的单晶部分，该单晶部分可被分裂并接合至另一个预先制成的晶片或相似类型的衬底，以使得由该SOI层和预先制成的晶片或相似类型的衬底来形成三维叠层。在此背景下，SOI层可被认为是接合层或可层叠附加结构，其自身至少包括器件和/或互连，并且其适合于接合至已经包括器件和/或互连的半导体衬底。作为可层叠附加层，单晶层可被掺杂成具有一个或更多个互相垂直相邻的掺杂区。对于本公开来说，掺杂区可以包括本征区以及p型区和n型区。可以通过刻蚀透掺杂叠层的部分形成单独半导体结构，来电隔离这些结构。这样的单独结构之间的空间可以填充介质材料，以再形成其中无间隙或空隙的层，由此为附加层叠层提供机械稳定性和支承。
其中使用的表达“3-D IC”指三维集成电路，该三维集成电路包括：半导体衬底，其上制成有器件和/或互连结构；和至少一个SOI层，其也具有器件和/或互连，其中半导体衬底和SOI层被层叠并互相接合。
美国专利6,600,173、美国专利5,563,084以及美国专利6,355,501的公开示出了3-D IC的形成，作为包括层叠单独工作IC的封装技术。然而，本发明实施例没有使用单独工作IC，而是如图2所示，提供器件集成技术，该器件集成技术使用接合的SOI技术和在层转印之前没有器件形成的薄单晶半导体层124。因为单晶半导体层124由SOI技术形成，所以在此将其简称为SOI。
在图3中包括半导体层104的薄膜的含义是薄膜单晶半导体层，该薄膜单晶半导体层包括扩散层(如p型、n型、或i(本征)型)，以及物理可区别层(如介质层或金属层)。另外，图4b的“未形成多个器件”半导体层124的含义指，SOI薄层124既没有用于多个器件的隔离结构、金属图案、互连，也没有用于单独器件的隔开杂质区。
如图2所示，根据本发明的器件111、112、113通过隔离部135来隔开，并且在填充的介质材料133中有浮置结构。其中使用的器件111、112、113指浮置器件(FLD)。这样的浮置器件另选地可称为掺杂叠层结构，或垂直取向的半导体器件。
本发明实施例不同于具有电公共区所在的共用阱142或衬底143的常规接合IC层。另外，本发明实施例没有可在常规SOI IC衬底中发现的物理支承层，在该常规SOI IC衬底中，一个IC层中的所有器件都由底部氧化物下的衬底来支承。在本发明的例示实施例中，把包括FLD 112、113的第二IC层称为FLD IC层102，并且把包括FLD 113的第一IC层称为FLD IC层101。在FLD IC层101的上方和下方设置的层间介质(ILD)层具有互连线132与通孔或者接触部131。在FLD IC层中，互连线132和通孔131直接或间接地连接FLD，或者从一FLD IC层到另一FLD IC层或到基础衬底103连接器件。
如图2所示，把接合到下介质层151的衬底称为基础衬底103，把基础衬底103上方的第一FLD IC层称为第一FLD层101，并把下一FLD IC层称为第二FLD层102。
图2示出了多个FLD IC层101、102以及一个基础半导体衬底103。虚线134指示两个ILD层的边界或交界面。第一ILD层151具有互连线和通孔，并且基础半导体衬底103与第一FLD IC层101共用这些互连线和通孔。一些通孔可以从第一ILD层151直接连接到第二FLD IC层102。而且，第二ILD层152中的互连线和通孔也由第一FLD IC层101和第二FLD IC层102共用。互连线和通孔的这种共用方案是本发明实施例的优点。
仍然参照图2，针对浮置器件111、112、113的电极的形成是通过直接连接到每个浮置器件111、112、113的顶部和底部来进行的。另外，在本发明的各种实施例中，浮置器件可构成为具有垂直隔开的一个或更多个中间电极123。这些电极可连接到在FLD层的顶部和/或底部设置的ILD层内的互连线。
在图2中，如果逻辑IC实现在基础半导体衬底103中，存储器器件实现在第一FLD IC层101中，并且图像传感器在第二FLD IC层102中，那么一个半导体衬底可以集成不同类型的单独最优化的器件，而不使用困难且昂贵的SoC结构或半导体工艺。
图3示出了具有FLD IC层而没有接合基础衬底的3-D IC结构。在一种实现图3的结构的方法中，首先，在基础衬底顶部上设置ILD层153，接着在ILD层153上形成SOI层124，接着使用SOI层124来实现器件，接着在单晶半导体器件104的顶部上设置包括互连线132和通孔131的另一ILD层154，接着将基础衬底与ILD层153分离。基础衬底(未示出)可以是具有平坦表面的平坦衬底，如塑料、陶瓷、玻璃、金属或半导体材料。基础衬底应当能够经受住250℃～650℃范围内的处理温度，该范围被视为“非高温半导体处理温度”。
仍然参照图3，本发明实施例可以具有焊盘，该焊盘连接到在第一ILD层153的底部和/或在第二ILD层154的顶部设置的封装(未示出)。底部焊盘146可以使用例如焊料来连接到封装，顶部焊盘145可以使用例如导线来连接到封装。根据本发明的这种焊盘结构减小了封装的安装区(die area)和密度。
本发明的各种实施例不需要用于浮置器件的物理支承衬底。而且，没有基础衬底，各种实施例可以仅连同互连线、通孔以及FLD一起存在。
本发明的各种实施例提供由介质隔离区隔离的浮置器件。这些电隔离的结构没有典型地在现有技术方案中发现的寄生器件。
本发明的各种实施例提供了可直接或间接连接的浮置器件。
在本发明的各种实施例中，将SOI层与半导体衬底相组合需要与光刻工艺中使用的晶片对准结构类型相同的晶片对准结构，当然，晶片对准结构可以实现为晶片对准标记，或者实现为凸点型对准结构。另选地，在没有晶片对准结构的情况下，可将SOI层连同简单凹口(notch)对准部一起转印，这是因为，转印的SOI层没有用于多个器件的结构，如被水平划分的隔离结构或互连线。转印的SOI层仅具有垂直划分的几层。
本发明的各种实施例规定了FLD的上方和下方的浮置器件的互连。
常规技术典型地使用水平取向MOSFET。对于常规垂直MOSFET，接触部和互连的实现是困难的，并且垂直MOSFET和水平MOSFET之间的处理是不相容的。然而，本发明实施例可以容易地实现包括MOSFET的垂直器件，并且与常规方法相比，容易实现互连和具有低接触电阻的接触部。
为了按常规方式实现逻辑器件，需要连接单独器件。然而，在本发明的一些实施例中，因为本发明实施例包括SOI器件的形式，所以可以使用垂直连接的单独器件而不用互连线来形成FLD逻辑，并且不需要阱。
在本发明的各种实施例中，FLD可以具有位于顶部、底部以及中间区的直接接触金属电极。金属电极的面积可与通过隔离刻蚀形成的FLD的单晶半导体的顶部和底部尺寸相同。因此，可以降低器件的电压降。
图4a-4d解释了用于制造3-D IC(如图3所示的3-D IC)的处理流程。在图4a中，在衬底180上形成掩模对准标记(未示出)之后，在介质层153中形成单一或多个ILD层133，并且形成作为导电材料的互连线132和通孔131。在此，包括介质层153的各ILD层133的边界线如虚线134所示。基础衬底180应当经受住250℃-650℃范围内的半导体处理温度。导体由低电阻材料形成，该低电阻材料传导电压/电流，并且可以是诸如铝和铜的金属、难熔金属、硅化物、或重掺杂的低电阻多晶/非晶半导体材料。一旦在介质层153中形成直接地或间接地连接到FLD的通孔131，就淀积将被用作FLD的底部电极121的金属层，并且，如果需要，那么可以实现作为中间接合层120的另一金属层。用于中间接合层120的金属典型地具有比介质层153上的金属层低的熔点。为了防止在SOI衬底190接合处理中由于表面微粗糙度造成的空隙，金属120需要具有用于表面平坦化的理想的低温下回流性质。如果介质层153中的互连线132是铝，那么中间接合层120的金属需要具有在250℃-650℃范围内的熔点，其比铝的熔点660℃低。下面是可作为中间接合层的金属的清单和熔点：铝合金204℃-674℃、锌420℃、锌合金377℃-484℃、铅328℃、铊304℃、碲445℃、焊料268℃-579℃，以及锡合金223℃-422℃。
图4b示出了SOI衬底190。为实现FLD，在单晶半导体层124中形成掺杂层，在此，可在用于单晶半导体层124形成的外延层生长期间，通过任何合适的方法(包括但不限于离子注入或杂质混合)来形成掺杂层。在单晶半导体层124上形成金属层121，并且在金属层121上形成中间接合层120。在本发明的典型实施例中，金属层121和接合层120被形成为覆盖整个表面形成的覆层(blanket layer)。SOI衬底190是单晶半导体衬底，并且是用于FLD单晶半导体层124的材料。SOI衬底190可以是单一源半导体如硅和锗，或者可以是化合物半导体如SiGe、GaAs、GaP、以及InP。另外，SOI衬底190可以是单一源半导体和化合物半导体的组合。在接合之前，更好的是，SOI衬底具有回流率高且熔点温度低的中间接合层，以便去除表面粗糙度。
SOI衬底190可以具有分离层191，该分离层191可以是使用例如SmartCut(美国专利5,882,987)、ELTRAN(美国专利5,371,037)或SiGen技术的特定希望深度的多孔层或应变层。分离层191是半导体格中的有缺陷区，并且，在与介质层153接合之后，除了形成FLD的单晶层124之外将除去SOI衬底190。
图4c是接合图4a的介质层153和图4b的SOI衬底的横截面视图。把图4b中示出的SOI衬底190上下倒置并且接合在图4a中示出的介质层153上。在接合处理期间，为了增加接合强度并除去接合交界面之间的空隙，伴随热处理施加压力。另选地，可以使用与金的共熔接合或者与软金属薄膜的热压缩接合，作为中间层接合工艺。可以使用包括在接合工艺中使用的中间接合层120的金属层121，作为FLD的底部电极。
参照图4d，在将实现有FLD的SOI层124留在介质层153上之后，分离了SOI衬底190，接着覆盖FLD层的全部或部分地实现隔离结构135。使用分离层191来分离SOI衬底190，并且可以使用晶片喷射来进行SOI衬底分离。在不用分离层191的情况下，使用Bond and Etch-Back(接合和内刻蚀)方法(美国专利5,013,681)，保留SOI层124，其中实现有浮置器件。该SOI层124还可称为可层叠附加层。可以通过刻蚀或抛光来除去SOI衬底190。另外，使用操作衬底(handling substrate)，将SOI衬底190与操作衬底接合，把SOI衬底190从操作衬底分离并保留SOI层124，接着可以把SOI层从操作衬底转印到介质层。操作衬底可以是用于基础衬底的同种衬底。另外，操作衬底可以使用真空来从SOI衬底临时保持单晶半导体层，接着通过释放真空可以容易地把SOI层转印到介质层。真空面最好具有保护SOI层的厚介质层。操作衬底的任务是无损地把SOI层从SOI衬底转印到介质层。另外，如在美国专利6,355,501中解释的，可以使用聚酰胺来接合SOI衬底和操作衬底。一旦分离了SOI衬底，就可以使用化学-机械抛光(CMP)来减小转印的SOI层的表面粗糙度。
一旦转印了单晶半导体层(即，SOI层)，就实现隔离以制造单独浮置器件。对于隔离形成，使用沟槽(trench)技术。而且在这时，将除去划线(scribeline)顶部上的SOI层，因为这将有利于随后的小片切割(diesaw)操作。在沟槽隔离工艺期间，自动实现FLD的底部电极121。下面结合图7a-7c解释形成底部电极121的方法。一旦转印了SOI层，通过除去覆盖掩模对准标记的SOI层来在基础衬底180上暴露掩模对准标记，接着，使用暴露的掩模对准标记，可以对准掩模上的FLD图案和介质层上的通孔131图案。电流沿垂直方向流动的垂直FLD可以具有中间电极。可以利用常规半导体工艺方法来形成互连线和连接顶部电极与互连线的接触部。
使用上面阐述的方法，可以层叠多个FLD，从而，可以增加IC密度。因此，本发明的各种实施例在接合具有单晶半导体层的SOI衬底与具有互连线和通孔的介质层时，不需要晶片或芯片对准标记或用于晶片对准的微凸点。可以利用常规光学工艺中使用的掩模对准标记来实现本发明的各种实施例。隔离结构要由介质材料和中间电极材料填充。在图8a-8d中解释了隔离结构中的介质和中间电极的形成方法。在图4a-4d的工艺之后，根据常规半导体工艺，将实现ILD、互连线以及通孔，并且分离基础衬底，接着成为图3所示的结构。
在图4中，把SOI衬底190的顶部上的n+层直接连接到金属层121。然而，从图5a中可见，可以在SOI衬底190的顶部与金属层121之间形成另一介质189，接着将其转印到介质层153。在此情况下，可将底部电极121用于具有栅极介质189的栅电极。或者，可以使用另一底部电极121c来连接FLD的底部电极。
FLD IC层可以具有一个或更多个SOI层。图3和图5中示出的FLDIC层具有单一SOI层。图5b示出了构成一个FLD IC层105的多个SOI层124、128。FLD IC层105示出了在形成FLD之前的结构。如图5b所示，在SOI层124与SOI层128之间没有通孔。如果在多个SOI层之间存在通孔，如图2所示，那么一个FLD IC层101和另一FLD IC层102被分离并可以区分。通过在已经转印的SOI层124上顺序地添加另一SOI层128来实现多个SOI层。图5b中示出的多个SOI层124、128具有电分离多个SOI层124、128的介质层138。因此，多个SOI层124、128在每一SOI层都可以具有电分离的不同类型的器件。例如，一个SOI层可以具有p型MOSFET，而其它SOI层可以成为存储器器件。
FLD可以是常规半导体器件。MOSFET、双极晶体管、二极管、电容器及电阻器，图像传感器(例如，电荷耦合器件(CCD)或有源像素传感器(APS))，或者微机电系统(MEMS)。FLD可以是圆形柱(参见图13a)、矩形柱(参见图13b)、或者多角柱、或者圆筒形柱的形式。如果FLD的宽度变窄，那么柱结构的纵横比(aspect ratio)将增加，并且其可倾倒或从接合的介质层脱离。为防止这些现象，FLD可以是顶部宽度窄且底部宽度宽的梯形格式。
根据在制造处理中使用的温度可把FLD分成高温(HT)器件和低温(LT)器件。类似地，根据器件操作的方向，可把FLD分成垂直(V)器件和水平(H)器件，其中，“V”和“H”指主器件电流流动的“垂直”方向和“水平”方向。
FLD工艺温度可以分成800℃上的高温和650℃下的低温。在该公开物中，把利用高温工艺生产的器件称为HT-FLD，而利用低温工艺生产的器件称为LT-FLD，或简单FLD，因为，根据本发明的益处是在低工艺温度下实现3-D IC。HT-FLD可以在用于热激活注入离子的高温下进行处理，并且可以是垂直或水平器件。为实现HT-FLD，图4示出的介质层153中的互连线132和通孔131应当是铜，或者难熔金属，如钽、钼或钨。而且，在HT-FLD中使用的基础衬底应当经受得住高于800℃。
因为已在向介质层的转印之前在SOI衬底中形成了器件操作所需的杂质层，所以LT-FLD或FLD不需要离子注入、热处理、以及用于离子注入的光学工艺。如果在FLD工艺期间需要高温，那么可能改变位于另一层上的器件的特性。基于对这种改变的早期预测的器件工艺控制是非常困难的。因此，在具有器件而没有工艺变化的基础半导体衬底上可以实现本发明的实施例。本发明的一个优点是，因为不需要离子注入和光学工艺，所以实现了低成本工艺。而且，因为本发明的各种实施例不需要高温工艺，所以可以使用难熔金属、铝、以及具有低熔点并在半导体中广泛使用的铝。另外，LT-FLD可以比常规制造工艺更容易地使用金属栅极和高k介质材料。
因为在SOI衬底中已经形成了垂直杂质结并且容易实现底部电极，所以LT-FLD的典型形式是VFLD(垂直FLD)。然而，在低温下，没有离子注入就可以实现HFLD(水平FLD)。HFLD可以是MESFET、MOSFET、二极管或水平双极晶体管的形式。如图6a所示，一旦使用PR(光致抗蚀剂)或硬掩模171刻蚀了SOI层的部分，接着就形成了图6。图6b示出了形成肖特基二极管的具有金属栅极的MESFET型HFLD。或者可以使用底部电极121作为栅电极。图6b是图2中的FLD 113。如果栅极172在其下面具有介质层，那么FLD就成为MOSFET。如果图6b中所示的栅极172具有欧姆接触部并且把n型区切换到p型区，那么它就成为水平双极晶体管。根据水平双极晶体管，如果n+区是阳极而p型区是阴极，那么它就成为水平二极管。另外，如果没有栅极，那么FLD就可以是仅使用n型区的电阻器。
VFLD(或LT-VFLD)可以是MESFET、MOSFET、二极管、电容器、电阻器、双极管、闸流管的形式，或者代替单一器件，可以是垂直连接不同类型FLD器件以实现电路系统的形式。将基础半导体衬底中最优化的水平器件与最优化的VFLD、SoC相组合，可以在性能和价格上最优化。
与图1示出的现有技术垂直器件212不同，很容易在VFLD中的实现电极、接触部以及互连线的形成和连接。
在该公开物中，“电极”指直接连接到器件的电气部分或具有栅极介质材料的栅极。“接触部”指电极与互连线之间的连接部分，其通常是垂直形状的形式。美国专利5,414,288、美国专利6,027,975、美国专利6,337,247以及美国专利6,449,186中的垂直器件应当具有水平延伸的掺杂区，该水平延伸的掺杂区用于源极/漏极并为接触部形成提供空间。因此，在现有技术中，延伸的源极/漏极区增加了电阻和寄生电容器。如图2所示，电极形成在FLD 111的顶部122和底部121。对于VFLD，中间电极123可以连接到FLD的顶部或底部处的互连线。此外，中间电极可用于局部互连。在形成3-D IC的常规方法中不可能采用这种用于3-D IC的非常柔性的互连方案。
FLD的底部连接到金属层121，该金属层121还直接连接到ILD层151中的通孔131。因此，FLD的底部已预先形成有电极和接触部。为连接FLD 111的底部电极121和介质层151中的通孔131，需要对准它们。在这种技术中使用的对准方案要通过常规光学对准标记(未示出)来完成。然而，光学工艺具有失对准容限(misalignment margin)，而底部电极121和通孔131应对准在对准容限内。通常，为了通过通孔131连接ILD层的不同层面的互连线，如图2所示，互连线的宽度需要比通孔131的尺寸更宽。为了形成互连线132和通孔131，需要利用光掩模的光学工艺和刻蚀工艺。
参照图7a和图7b，为FLD的底部部分124z与通孔131之间的对准所使用的底部电极121的形成使用了自对准技术，因此不需要光掩模型工艺。在SOI衬底接合工艺中使用的金属层的一部分成为FLD的底部部分的延伸部，并且金属层的另一部分成为底部电极121。如图7a所示，使用刻蚀掩模173，刻蚀掉虚线指示的层122和124的部分。图7b示出了使得底部电极121比通孔131宽的间隔体型刻蚀掩模。如果刻蚀掩模淀积得比FLD高并且通过例如干法刻蚀工艺进行刻蚀，那么底部电极121的宽度例如可以大于FLD高度的两倍。可以通过硬掩模的厚度、FLD高度、FLD宽度以及间隔体182的刻蚀量来控制底部电极121的宽度。如果FLD的宽度比光学工艺容限大，那么不需要更宽的底部电极121。
参照图8a-8d，可以如下实现根据本发明的中间电极。首先，有平坦中间电极或平坦电极方法。在淀积电极材料和进行用于平坦化的CMP操作之后，执行干法刻蚀以提供图8a示出的平坦电极123。可以在干法刻蚀工艺之前或之后完成平坦电极的123的构图。淀积的电极材料通常比VFLD的高度厚。另外，在工艺中的这一点处，在FLD的顶部上可能需要刻蚀终止层122，以防止对SOI层124的损坏。刻蚀终止122典型地是多个氧化物、氮化物或金属层的组合。在图8a中，以类似于形成平坦电极123的方式淀积、平坦化并且干法刻蚀介质材料133a。介质材料133a减小了底部电极121与平坦电极123之间的寄生电容。
第二是如图8b所示使用间隔体123的方法。如果间隔体中间电极或间隔体电极的宽度较宽，那么很容易获得与间隔体电极的电接触。然而，这样难以实现高密度。如果宽度较窄，那么难以获得与间隔体电极的电接触。这种间隔体方法不需要光学或CMP工艺。
第三种方法是使用哑FLD(即，没有作为器件工作的FLD)的间隔体方法。如图8c所示，哑FLD 124a设置得靠近FLD，并且增加了用于中间电极123的间隔体宽度。因为可将连接到中间电极123的接触部123a设置在哑FLD 124a的顶部上，所以增加了用于接触部形成的容限。如图8c所示，FLD与哑FLD 124之间的间距应小于间隔体膜厚度的两倍。
第四种方法是如图8d所示的薄间隔体方法，该薄间隔体方法把中间电极123延伸到FLD的顶部。在淀积中间电极材料之后，覆盖中间上的接触形成的区域，并刻蚀区域的剩余部分，从而得到图8d的结构。这种方法对于薄间隔体厚度很好。为减小顶部与中间电极之间的寄生电容，在顶部电极上可以使用厚介质层。
中间电极可以包围VFLD的中间区域的整体或部分。另外，可在一个FLD处形成多个中间电极。
在从SOI衬底转印了SOI层之后，已将电极材料122淀积在SOI层上，并且已对FLD进行了构图，接着，可以实现如图7所示的顶部电极。如果接触部122a的尺寸比顶部电极122的尺寸小，那么可以使用如图8d所示的常规半导体光学/刻蚀技术。然而，如果FLD宽度比用于形成接触部122的光学工艺的失对准容限小，或者接触部122a的尺寸比FLD的面积大，那么用于接触部122a的光学/刻蚀处理可能产生到中间电极的短路。因此，本公开描述了根据本发明的几种结构，这些结构增加了形成接触部122a期间的光学/刻蚀的工艺误差容限。第一是为了提供刻蚀工艺容限增加顶部电极形成材料的厚度。第二是利用具有如图9a所示的平坦技术的刻蚀终止层184。第三是使用具有如图9b所示的间隔体技术的刻蚀终止层184，其中在接触部122a形成期间，与介质层133c相比，刻蚀终止层184具有慢刻蚀速率。例如，如果介质层133c是氧化物膜，那么刻蚀终止层184可以是氮化物。
在该公开中，将在低温下实现并具有垂直操作的VFLD注解如下：MOSFET VMFLD、MESFET VMEFLD、二极管VDFLD、电阻器VRFLD、电容器VCFLD、双极VBFLD、以及闸流管VTFLD。
VDFLD可以实现为如图10a所示的垂直p-n或p-i-n结二极管。另外，图10b示出了在顶部电极122与SOI124之间具有肖特基结的垂直肖特基二极管。或者，如图10c所示，可将金属中间电极123用于3-D肖特基二极管。因为电流从中间电极123处的阳极流向顶部电极和底部电极处的阴极，所以图10c中所示的VDFLD与图10b中所示的VDFLD相比具有两倍的电流驱动能力。
存在两种类型的VCFLD。一种VCFLD是使用形成在单晶半导体中的耗尽区的MOS电容器型或耗尽电容器型，而另一种VCFLD或者介质电容器在介质界面处存储电荷而不用耗尽区。如果半导体的掺杂浓度低，那么，在半导体区中就存在耗尽。如果掺杂浓度高，那么其成为介质电容器(没有耗尽的VCFLD)。图11a和图11b示出了VCFLD。在图11a中，存在包围n型单晶半导体的栅极介质和连接n型半导体的电极。因为，通常，总电容与电极面积是成比例的，所以包围栅极123b增加了VCFLD的总电容。在没有栅极介质层的情况下，可以使用形成肖特基二极管的金属栅极作为具有反向偏压的电容器。
如果半导体具有柱结构，那么由于增加的半导体和栅极交界面面积而使VCFLD的电容增加。另外，如图11b所示，在VCFLD上重复地层叠栅极123b、123c以及栅极介质层，并且并联连接层叠电容器和VCFLD，那么，可增加电容。这种类型的电容器与DRAM中使用的层叠电容器具有相同的结构。图11b中的接触部121a连接层叠电容器的栅极和底部电极121。
图12示出了双极型VBFLD。杂质区由集电极124c和124d、基极124b以及射极124a组成，已经实现在SOI衬底上，并接着被转印。包括射极124a和集电极124d的电极形成在底部121和顶部122，而基极124b、电极123形成在FLD的中部。即使射极124a可以位于VBFLD的顶部或底部，但在例示的实施例中射极位于VBFLD的底部。这样，在转印单晶半导体124a-124d之前，在SOI衬底的顶部实现了射极。因此，在形成射极124a区和基极124b区时，能够实现精确的结控制。另外，可以采用SiGe异质结，并且可以使用多晶半导体作为射极区的一部分。另外，因为射极124a位于VBFLD的底部，所以射极可以远离在SOI层转印工艺之后的平坦工艺期间的厚度变化。如果操作衬底用于SOI层转印，那么射极位于FLD的顶部。
根据本发明，为获得低集电极串联电阻，VBFLD不需要埋层和连接集电极接触部和埋层的重掺杂集电极区。与常规方法相比，本发明的各种实施例提供了更低的集电极串联电阻。另外，因为形成在VBFLD的中部的包围基极123在基极区具有宽接触面，所以没有重掺杂非本征基极区也可以降低基极串联电阻。此外，VBFLD没有防止高速操作的寄生电容器。另外，因为VBFLD没有衬底，所以在本发明实施例中不存在基极-集电极-衬底寄生双极晶体管。然而，常规实现需要深槽隔离和浅槽隔离，VBFLD仅需要一个隔离结构135。在图11中，如果基极中间电极123从基极区延伸到集电极区，那么低掺杂集电极区124c就形成使得VBFLD能够高速操作的具有基极的肖特基二极管。
图8a-8d和图9a-9b示出了MOSFET型VMFLD。垂直MOSFET在小空间中可以具有高集成密度。注意，根据本发明的MOSFET的沟道长度不受限于光学和刻蚀工艺限制，而是由掺杂层的厚度来确定。另外，VMFLD可以具有高驱动电流，这是因为，与具有相同沟道长度的常规结构相比，可以容易地随包围栅极一起增加沟道宽度。
然而，由于存在许多缺点，所以通常不使用现有技术的垂直MOSFET。通过在暴露的单晶区进行外延生长来形成美国专利5,414,288和美国专利6,027,975中所示的垂直晶体管。因为这种技术需要较难的制造技术和用于外延生长的高温操作，所以对于低温半导体处理并不好。
美国专利6,337,247和美国专利6,449,186中所示的柱型包围栅极晶体管(SGT)很难与最优化的水平器件共存，并且由于柱型晶体管在离子注入期间可能出现阴影效应(shadow effect)。另外，因为SGT具有在源极/漏极和栅极区形成电极的问题，所以其没有高集成密度。因此，这些方法不适合SoC形成。
VMFLD具有直接连接的底部电极，该底部电极减小了电压降和寄生电阻造成的电流减小。另外，VMFLD可以容易地是利用FLD宽度控制的完全或部分耗尽模式，在此还可以通过操作电压和栅极介电常数来控制耗尽模式。因为从SOI衬底分离的表面成为重掺杂源极/漏极区，所以即使存在小的表面缺陷，与水平器件的现有技术不同，对于栅极氧化质量、器件操作以及合格率也几乎没有影响。
由于渐变杂质(graded impurity)，VMFLD在沟道区可以具有梯度杂质分布，并且电场可以形成在沟道区中，其中感生电场加速电流流动，而渐变杂质可以减弱短沟道效应(SEC)。渐变杂质可容易地通过离子注入或外延工艺来形成。沟道区中从源极到漏极侧的增加杂质浓度造成了不对称操作。另外，可以仅在漏极侧选择性地形成LDD(轻掺杂漏极)。因为在高倾斜离子注入和器件布局中的困难，所以很难在现有技术的水平MOSFET中实现渐变沟道。
MOSFET型VFLD或者VMFLD具有在650℃下实现的栅极介质层，如美国专利5,330,935和美国专利5,443,863中所示。介质层可以是热氧化物、淀积氧化物、氧氮化物或氧化物和氮化物的组合，如ONO和NO(氮化物氧化物)。除不可以使用需要高于650℃的温度的高温处理膜外，可以使用任何合适的介质材料。本发明实施例的另一优点是，在栅极介质层中很容易使用高介电常数(高k)材料，例如但不限于Al2O3、ZrO2、HfO2、Y2O3、La2O3、Ta2O5、TiO2、以及BST。在MOSFET的常规制造中，在源极/漏极离子注入之后，需要高温加热激活操作。这时，可以改变高k材料的性质。然而，VMFLD工艺不需要高温工艺，因而可在稳定条件下使用高k材料。另外，如果使用ALD(原子层淀积)来设置栅极介质层，那么可以获得基本均匀的层。
根据本发明，可以通过改变栅极介质厚度和/或FLD的宽度来控制阈值电压。如果使用不同的栅极介质厚度或者在VMFLD处使用不同的介电常数材料，那么可在同一SOI层实现多个操作电压和阈值电压，并且其对于SoC是有用的。另外，因为在低温下生产VMFLD，并且使用包围栅极，所以与现有技术制造方法相比，使用金属栅极是容易的。
在现有技术中，对于数字应用，MOSFET根据电压或电流状态处于“关”或“开”状态。图13a中示出的VMFLD可以是多电平(ML)VMFLD，其具有多个状态值，多个栅极共用一个源极/漏极。VMFLD的电流驱动能力与栅极面积成比例。因此，对于电流的渐变增加，可以只使用具有相同栅极大小的多个栅极。或者，对于ML-VMFLD可以使用与VMFLD具有相同栅极大小的多个栅极。图13b示出了具有两个“W”大小栅极和两个“3W”大小栅极的ML-VMFLD，在此“W”是常数，“3W”指“W”值的三倍。使用这4种不同栅极的组合，ML-VMFLD可以具有从“0”到“8”的9种不同电流值。如果对于ML-VMFLD使用相同大小的栅极，那么如图13a所示对于9个不同值就需要八个栅极。ML-FLD可用于存储器或数字逻辑器件应用。用于多电平的中间电极可以作为基极用于双极晶体管。
包括FLD的3-D IC不但可以具有单一器件形式，如MOSFET或双极晶体管，而且可以具有形成在单一FLD层中的多个器件。图14示出了单一倒相器型VFLD。组成倒相器的p-MOSFET和n-MOSFET不需要不同的阱，因此倒相器具有高集成密度。把p-MOSFET和n-MOSFET的栅极连接到一起的接触部123f成为倒相器的输入端子。p-MOSFET和n-MOSFET的漏极连接到一起，并且连接到电极123g和接触部123h。在图14中，p+-p-p+型p-MOSFET是耗尽模式MOSFET。或者p-MOSFET可以是p+-n-p+型，并且在此情况下，n区需要基准电压。如图14所示，接触部穿透用于FLD隔离结构的介质层，其可连接到FLD层上方或下方的互连线。
除了图14中所示的仅使用一个SOI层的FLD倒相器，还可以使用图5b中所示的两个SOI层来实现FLD倒相器；在这种情况下，一个SOI层具有n-MOSFET，而其它SOI层具有p-MOSFET，
根据本发明，可以使用多个FLD实现存储器器件。
如图15b所示，使用两个倒相器和基础半导体衬底上的两个传递晶体管，可以实现6-晶体管SRAM单元。两个倒相器是VFLD，具有字线和位线的两个晶体管在基础半导体衬底上。图15a和图15b分别示出了顶部和底部接触部的互连线。通过把每个倒相器的输入连接到输出来锁存两个FLD倒相器。利用加下划线的 122a、 123h、 123f、 131来显示一个VFLD倒相器接触部122a、123h、123f、131的对应部分。
因此，这样的SRAM单元具有高集成密度。特别是，因为基础半导体衬底不需要用于SRAM单元中的p-MOSFET的n阱，所以在基础半导体衬底中的集成密度较高。注意，如果使用四个传递晶体管，那么可以实现双端口SRAM。
根据本发明，有多种方式实现SRAM单元。第一种方式是使用基础半导体衬底上的四个n-MOSFET并使用两个p-MOSFET型FLD。第二种方式是在基础半导体衬底上设置两个p-MOSFET并设置四个n-MOSFET型FLD。第三种方式是在SOI层上设置两个p-MOSFET型FLD并在另一SOI层上设置四个n-MOSFET型FLD。第四种方式是使用在基础半导体衬底上具有四个n-MOSFET型FLD或四个n-MOSFET的4-晶体管SRAM单元，并且可以在FLD层上形成电阻器或者可以使用多晶半导体电阻器。
使用闸流管的现有技术SRAM单元具有在同一半导体衬底上具有垂直闸流管和水平MOSFET的复杂结构。因此，该SRAM与其它器件具有工艺不相容性，这对于SoC应用不好。图16a示出了根据本发明的具有栅极123j的VTFLD SRAM单元。把中间电极123j用于字线2，并且把顶部电极连接到基准电压。把VTFLD连接到基础半导体衬底上的水平存取晶体管161c，因此，可以将每个器件最优化，并且为SoC应用提供高密度。存取晶体管的栅极用于字线1(WL1)。图16b示出了图16a中示出的SRAM单元的另一种结构，该结构垂直连接存取晶体管161c和闸流管，并且最后形成VFLD SRAM单元。闸流管栅极123j和存取晶体管栅极123i都是中间电极。图16a中的VTFLD可以是美国专利6,225,165B和美国专利6,172,899中示出的相同SRAM单元。根据本发明的动态随机存取存储器(DRAM)单元具有一个晶体管和一个电容器，其中晶体管可以在基础半导体衬底上或者可以是FLD IC层上的VMFLD，并且晶体管的浮置源极连接到另一FLD IC层上的VCFLD。图11a-11b中示出了VCFLD。或者，在组成一个FLD IC层的多个SOI层中，一个具有晶体管的SOI层以及另一具有电容器的SOI层被连接，以形成DRAM结构。另一种VFLD DRAM结构在SOI层中具有晶体管和电容器的串联连接。图17a示出了具有n型MOSFET和与之串联连接的耗尽电容器的DRAM结构。顶部电极122连接到位线，中间电极123连接到字线。在图17a中，在浮置n+源极124e与连接到底部电极121的p区124f之间形成的耗尽区，具有比n型MOSFET宽的宽度，其中，可以使用图7a-7c示出的没有附加光学工艺操作的间隔体技术，来实现更宽的半导体区。图17b示出了具有浮置源极的MOSFET和介质电容器被并联连接，其中，浮置源极p区连接到基准电压源(未示出)。在图17b中，底部电极121连接到位线，中间电极123连接到字线。
图18a-18f示出了根据本发明的非易失性FLD存储器结构。图18a具有两个栅极，其中，一个浮置栅极包围具有栅极介质层183b的p型沟道区，连接到偏压的控制栅极123包围具有另一栅极介质层183c的浮置栅极123k。图18b示出了分裂栅极非易失性存储器，其中，浮置栅极123k包围p型沟道区的一部分，并且由控制栅极123包围沟道区的剩余部分和浮置栅极123k。图18c具有三个栅极：浮置栅极123k、控制栅极123、以及被设计用于擦除数据的擦除栅极323。图18d示出具有ONO栅极介质层183而没有浮置栅极的非易失性存储器VFLD，其中，依靠电流流动可在不同位置30存储信息。图18e示出了在p型体区124上具有体接触部122c的闪存FLD结构。VMFLD可以具有位于一侧的无栅极介质层的体接触部，和位于另一侧的具有栅极介质层的栅极接触部。
本发明实施例的优点之一是：非易失性存储器可以是在FLD中存储多位信息的ML-VMFLD。如图18f所示，具有一个源极/漏极的FLD具有八个分开的栅极，这样一个FLD就具有八个多位存储器单元。图18f具有体接触部122c，并且其余接触部连接到形成FLD的SOI层上的源极/漏极。在图18e中，虚线“756”表示暴露的FLD体区与顶部FLD的边界线。SOI区124上的其余接触部122a连接到源极/漏极。如果图18a-18c中的非易失性存储器，其源极和漏极具有不同掺杂浓度，那么根据类似ETOX的器件操作可以实现多位非易失性存储器。
在本发明的一个实施例中，在同一或不同FLD IC层上，FLD存储器器件可以具有冗余度。
如图19a-19b所示，本发明的一个实施例在FLD IC层中可以具有块区，其中，每一块区具有不同类型的FLD。图19a和图19b是FLD IC的俯视图，并且每一芯片441通过划线来区别。例如，一个FLD IC层具有四个块413a-413d，其中，第一块具有可编程FPGA，第二块具有闪存，第三块具有双极器件，第四块可以具有RAM。每一块可能需要用于不同器件类型的不同杂质结，其中，对于LT-FLD，杂质结应在SOI层转印处理之前形成。块FLD形成需要SOI衬底和基础衬底上的晶片对准标记。在此情况下，较好的是，具有考虑晶片失对准的重叠误差补偿区(OECA)412，其中OECA可以是几微米到几百微米的距离。
图20a示出了非易失性存储器单元700，其具有使用铁电体膜710的电容器，和串联连接到电容器的VFLD。把使用铁电体膜的非易失性存储器700称为FRAM(铁电体随机存取存储器)。常规铁电体有(PbZr)TiO3(称为PZT)、SrBi2Ta2Os(称为SBT)，以及YMnO3。如果对这样的铁电体施加电场，那么铁电体就具有极化特性。在图20a中，FRAM单元700具有串联连接的铁电体电容器和VMFLD。VMFLD的栅极123是字线(WL)，漏极是位线(BL)，并且源极连接到铁电体电容器，另一电极122a连接到驱动线(DL或板线)。
图20b示出了FRAM存储器单元700的等效电路，其中，在基础衬底上总体实现了用于感测放大器770的逻辑器件，并且在SOI层中实现了包括VMFLD的FRAM单元700。
图20c示出了使用图20a中示出的两个FRAM单元的一个存储器位。在此，在基础衬底103上总体实现用于感测放大器770的逻辑器件，并且在SOI层中实现包括VMFLD的FRAM单元700。
图21a示出了非易失性存储器单元730，其具有使用铁电体膜710的电容器和并联连接到电容器的VFLD。并联连接的FRAM按更高速度进行操作，并且与串联连接的FRAM单元相比其具有更低的功耗。一个中间电极123是WL。另一中间电极123a具有施加的基准电压并保持恒定电流状态，用于并联连接铁电体电容器和VFLD。
图21b是FRAM单元730的等效电路。链接FRAM单元730以形成字节。
在图20a和图21a中，使用铁电体膜710的电容器位于VFLD的顶部。然而，使用铁电体膜710的电容器也可以位于VFLD的底部。另外，VFLD可以是MOSFET、双极或者其它类型晶体管。
图22a和图22b示出了非易失性VMFLD 750，其具有作为VMFLD结构的一部分的铁电体膜710。在图22a中，FRAM具有位于栅极介质层183与栅电极123之间的铁电体膜710。这被称为金属-铁电体-绝缘体-硅(MFIS)。栅极介质层183是典型的MOSFET栅极介质层，并且可以例如由二氧化硅或氧氮化物形成。如果在图22a中没有栅极介质层183，并且使用铁电体膜710作为栅极介质层，那么器件就成为金属-铁电体-硅(MFS)型FRAM。
在图22b中，铁电体膜710设置在VMFLD的浮置栅极123k与控制栅极123之间，并且它形成金属-铁电体-金属-绝缘体-硅(MFMIS)型FRAM 760FLD。
在图20-22例示的实施例中所使用的铁电体膜710应在660℃以下实现，以用于低温FLD。
图23a示出了非易失性MRAM磁阻随机存取存储器800单元结构，其使用VMFLD以及串联连接的MJT磁隧道结叠层810。在图23a中，MJT 810位于并形成在ILD 133和FLD 124下方。
图23b还示出了使用MJT 810的MRAM单元850。MJT 810位于并形成在FLD 124的上方。
MJT 810具有电阻随施加磁场而可变的特性，其中电阻随MJT 810的极化而变化。MJT 810由多个薄膜层组成。一般地说，一个磁盘文件就是通过施加磁场极化的自由层。其它磁膜是固定层(pinned layer)，并且一般与作为抗铁磁层(anti-ferromagnetic layer)的交换层一起使用。通过施加磁场来极化固定层。因此，把膜叠层称为磁隧道结叠层(MJT)。MJT不限于具有两层磁膜和一层介质膜的结构。MJT可以具有不同薄层的组合。MJT可按层叠层分为两类；一类是使用非磁材料的巨磁阻(GMR)，另一类是使用介质层(如氧化物层)的隧穿磁阻(TMR)。图23a和23b中示出的VFLD可以是MOSFET、双极型、或MESFET。
图24示出了双向开关半导体元件统一存储器(Ovonic UnifiedMemeory)(OUM)900单元结构，其使用可逆结构相变膜(RSPCF)910和串联连接的VFLD。在图24中，在形成FLD之后实现RSPCF 910，并把RSPCF 910置于FLD 124的上方。或者可以在形成FLD 124之前实现RSPCF 910，并把RSPCF 910置于FLD 124的下方(未示出)。根据电流量和时间量，换句话说，根据对RSPCF施加的温度，RSPCF 910可以具有非晶或多晶相，其中多晶有更低的电阻。
RSPCF 910可以是元素周期表中的VI族元素的硫族化物和合金。因此，RSPCF 910可以是以下合金：Ge-Sb-Te、GaSb、InSb、InSe、Sb2Te3、GeTe、Ge2Sb2Te5、InSbTe、GaSeTe、SbSb2Te4、InSbGe、AgInSbTe、(GeSn)SbTe、GeSb(SeTe)、或Te81Ger5Sb2S2。连接到RSPCF 910的电极910a可以是在650℃稳定的TiAIN或TiW。图24中示出的VFLD可以是MOSFET、双极器件或MESFET。
图25示出了可编程只读存储器(PROM)单元结构，其使用熔断器或抗熔断器层310和串联连接的VFLD。在图25中，在FLD形成之后，在FLD 124的上方形成熔断器(或抗熔断器)层310。或者，在FLD形成之前，在FLD 124的下方形成熔断器(或抗熔断器)层310。抗熔断器层310具有高电阻。然而，如果对抗熔断器层施加高编程电压/电流，那么可以得到低电阻。PROM一般不可重编程。
PROM可用在专用集成电路(ASIC)、现场可编程门阵列(FPGA)或可编程逻辑阵列(PLA)中。
抗熔断器层可由ONO层、金属氧化物层、硫族化物层或未掺杂非晶硅层形成，但不限于这些材料。熔断器层可由镍铬铁合金或多晶硅形成，但不限于这些材料。用于熔断器或抗熔断器的电极301a、301b可由在高温下稳定的TiW形成。
在图25中，VFLD可以是MOSFET、双极晶体管、MESFET或二极管。
图26示出了仅具有VMFLD 124的DRAM 400单元。使用SOI层的VMFLD 124具有浮置主体p区，如图26所示，没有施加偏压，并且电荷可在浮置主体中积累一短时间(即，刷新时间)。电荷成为可读和可写的数据。
图27a示出了电擦除可编程只读存储器(EEPROM)500单元，其具有VMFLD和串联连接的非易失性VMFLD存储器。非易失性存储器具有作为浮置栅极和控制栅极的双栅极。然而，其可以是硅-氧化物-氮化物-氧化物-硅(SONOS)型非易失性存储器。在图27a中，把耦合到所示选择线的MOSFET设置在非易失性存储器的上方。然而，这些器件的位置可以颠倒。
图27b示出了所述一个EEPROM单元的等效电路。
图28是在高电压下操作的功率VMFLD 600。与常规低功率VMFLD相比，功率VMFLD可以具有从几微米到几百微米范围的SOI层厚度，并且栅极介质层厚度可在十分之一纳米到几千纳米范围内。操作电压可在7伏到1000伏的范围内。另外，FLD可以具有有助于延伸耗尽区并减小电场的梯形形状，从而增加操作电压。
功率VMFLD 600相比水平MOSFET具有许多优点。常规水平MOSFET为了增加操作电压需要具有长沟道长度。然而，由于低集成密度这将产生高成本。然而，功率VMFLD 600的沟道长度不改变集成密度，因为沟道长度由SOI层的垂直高度确定。另外，因为功率VMFLD具有包围电极，所以，其具有低导通电阻，并且其电流驱动能力超过常规水平MOSFET的两倍。因此，图28中的功率VMFLD可代替其它常规功率器件，如横向双扩散MOS和沟槽MOS。另外，把基础衬底中的低电压器件和功率VMFLD组合成一个芯片，可以实现在芯片中处理模拟和数字信号的SmartPower或SmartMOS芯片。
如果图28中的功率VMFLD具有双扩散漏极，那么其就成为图29所示的器件。双扩散区防止耗尽区向重掺杂漏极区的扩展，并且有助于高电压下的器件操作。
在图28和29中，如果栅极介质层具有低温热氧化物、高k介质以及CVD介质的组合，那么就增加了器件可靠度，并且减小了半导体124与栅极介质层183之间的界面阱(interface trap)。另外，增加了电流驱动能力并减小了导通电阻。
结论
应当理解，本发明不限于上述的实施例，而应包括所附权利要求范围之内的任何和全部实施例。

Claims (20)

1、一种形成半导体结构的方法，包括以下步骤：
设置衬底，其中形成有电器件，并且在衬底上方还设有至少一个介质层和至少一个互连层；
设置第一可层叠附加层，该第一可层叠附加层包括置于该第一可层叠附加层内的多个垂直取向的半导体器件，该多个垂直取向的半导体器件由介质材料互相隔开；以及
把可层叠附加层接合至衬底的离衬底距离最远的一层。
2、根据权利要求1所述的方法，其中，所述多个垂直取向的半导体器件包括至少一个n-p-n叠层。
3、根据权利要求2所述的方法，还包括以下步骤：
在n-p-n叠层上形成栅极介质，和
在栅极介质上形成栅电极。
4、根据权利要求3所述的方法，其中，将栅电极按使其至少邻近n-p-n叠层的p区的方式设置在栅极介质上以形成n型MOSFET。
5、根据权利要求1所述的方法，其中，所述多个垂直取向的半导体器件包括至少一个p-n-p叠层。
6、根据权利要求5所述的方法，还包括以下步骤：
在p-n-p叠层上形成栅极介质，和
在栅极介质上形成栅电极。
7、根据权利要求6所述的方法，其中，将栅电极按使其至少邻近p-n-p叠层的n区的方式设置在栅极介质上以形成p型MOSFET。
8、根据权利要求1所述的方法，其中，所述多个垂直取向的半导体器件包括至少一个浮置栅极非易失性存储器器件。
9、根据权利要求8所述的方法，其中，与所述至少一个浮置栅极非易失性存储器器件相邻地设置一垂直取向的擦除栅极。
10、根据权利要求1所述的方法，还包括以下步骤：在第一可层叠附加层上方接合第二可层叠附加层。
11、一种形成可层叠附加层的方法，包括以下步骤：
在第一半导体衬底中形成分离层；
在分离层上方，在第一半导体衬底中形成多个掺杂区；
其中，形成多个掺杂层的步骤包括以下步骤：
在分离层上方，在第一半导体衬底中形成第一掺杂层，该第一掺杂层被掺杂得具有第一导电类型；
在第一掺杂层上方，在第一半导体衬底中至少形成一中间掺杂层，该中间掺杂层被掺杂得具有与第一导电类型相反的第二导电类型；以及
在中间掺杂层上方，在第一半导体衬底中至少形成一第三掺杂层；
形成覆盖第三掺杂层的第一导电覆层；
形成覆盖第一导电覆层的第二导电覆层；以及
把第一半导体衬底接合至第二半导体衬底，以使得第二导电覆层与第二半导体衬底的对应导电顶层相接触。
12、根据权利要求11所述的方法，还包括以下步骤：除去第一衬底的位于分离层的与其上设有第一掺杂层的一侧相对的一侧的一部分，以暴露第一掺杂层。
13、根据权利要求12所述的方法，还包括以下步骤：形成覆盖第一掺杂层的暴露部分的第三导电覆层。
14、根据权利要求13所述的方法，还包括以下步骤：
刻蚀第三导电覆层的多个部分，由此暴露下层多个掺杂区的表面；
刻蚀所述多个掺杂层的未被第三导电覆层的未刻蚀部分遮盖的暴露部分，由此形成多个单独掺杂叠层结构，并暴露第一导电覆层的未被该单独掺杂叠层结构遮盖的部分；以及
刻蚀第一导电覆层的暴露部分。
15、根据权利要求14所述的方法，还包括以下步骤：
在单独掺杂叠层结构之间设置第一介质材料层，使得第一介质材料层包围第三掺杂层和各单独掺杂叠层的中间掺杂层的一部分，并使得暴露中间掺杂层的至少一部分；和
形成至少一条导电线，其电连接到所述多个单独掺杂叠层结构中的至少一个的暴露的中间掺杂层。
16、根据权利要求15所述的方法，还包括以下步骤：
设置覆盖第一介质材料层的第二介质材料层。
17、根据权利要求14所述的方法，还包括以下步骤：
环绕至少一个掺杂叠层结构的至少一部分来形成栅极介质层；和
与栅极介质层的至少一部分相邻地形成栅电极。
18、一种半导体结构，包括：
其中设置有电器件的衬底，其上还形成有多条介质线和互连线，该衬底具有最上层；和
设置在衬底的最上层上的多个垂直取向的半导体器件；
其中，所述多个垂直取向的半导体器件中的每一个具有设置在其底面上的第一金属电极和设置在其顶面上的第二金属电极，并且所述多个垂直取向的半导体器件由其中设置有介质材料的区域互相隔开。
19、根据权利要求18所述的半导体结构，其中，所述垂直取向的半导体器件包括：第一导电类型的第一掺杂区，与第一部分相邻的第二掺杂区，第二掺杂区具有与第一导电类型相反的第二导电类型，以及通过至少第二掺杂区而与第一掺杂区隔开的第三掺杂区。
20、根据权利要求19所述的半导体结构，还包括：覆盖第二掺杂区的至少一部分地设置的栅极介质层，和覆盖栅极介质层地设置的栅电极；其中，第一掺杂区和第三掺杂区通过第一金属电极和第二金属电极进行电连接，并且第二掺杂区未设有直接电接触部。
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