CN104637916A - 具有不同沟道材料的多层半导体器件结构 - Google Patents

具有不同沟道材料的多层半导体器件结构 Download PDF

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Abstract

本发明提供了用于制造半导体器件结构的系统和方法。一个示例性半导体器件结构包括第一器件层和形成在第一器件层上的第二器件层。第一器件层形成在衬底上，且包括配置为传导第一电流的第一沟道结构，第一沟道结构包括能够承受第一加工温度的第一材料。第二器件层包括配置为传导第二电流的第二沟道结构，第二沟道结构包括能够承受第二加工温度的第二材料，第二加工温度等于或低于第一加工温度。本发明还涉及具有不同沟道材料的多层半导体器件结构。

Description

具有不同沟道材料的多层半导体器件结构
技术领域
本发明中描述的技术总体涉及半导体器件结构，并且更具体地，涉及多层结构。
背景技术
传统的集成电路(IC)技术经常用于在单片集成电路(IC)芯片上的大约相同的水平面处制造许多半导体器件，诸如场效应晶体管(FET)、双极结型晶体管(BJT)、二极管、和电容器。
在单片IC芯片上的大约相同水平面处集成不同的半导体器件可以具有许多劣势。例如，在先进技术中经常需要实施更多的光刻和其他随后的工艺步骤以单独地制造各个器件，这通常会增加制造成本和复杂性。此外，由于减小了每个器件的尺寸和器件之间的空间，因此通常需要昂贵的光刻工艺。另外，将具有不同衬底或沟道材料的各种器件集成在相同的水平面中是复杂且困难的。
发明内容
根据本发明所描述的教导，提供了用于制造半导体器件结构的系统和方法。一种示例性半导体器件结构包括第一器件层和形成在第一器件层上的第二器件层。第一器件层形成在衬底上且包括配置为传导第一电流的第一沟道结构，第一沟道结构包括能够承受第一加工温度的第一材料。第二器件层包括配置为传导第二电流的第二沟道结构，第二沟道结构包括能够承受第二加工温度的第二材料，第二加工温度等于或小于第一加工温度。
在一个实施例中，提供了一种制造半导体器件结构的方法。选择能够承受第一加工温度的第一材料。在衬底上形成第一器件层。第一器件层包括用于传导第一电流的第一沟道结构，且第一沟道结构包括第一材料。选择能够承受第二加工温度的第二材料。第二加工温度等于或小于第一加工温度。在第一器件层上形成第二器件层。第二器件层包括用于传导第二电流的第二沟道结构，且第二沟道结构包括第二材料。
在另一实施例中，半导体器件结构包括第一器件层和第二器件层。第一器件层形成在衬底上且包括配置为传导第一电流的第一沟道结构。第一沟道结构包括第一材料，第一材料能够承受与制造第一器件层相关的第一热预算和第二热预算。第二器件层形成在第一器件层上且包括配置为传导第二电流的第二沟道结构。第二沟道结构包括第二材料，第二材料能够承受与制造第二器件层相关的第二热预算。
为了解决现有技术中的问题，本发明提供了一种半导体器件结构，包括：第一器件层，形成在衬底上并包括配置为传导第一电流的第一沟道结构，所述第一沟道结构包括能够承受第一加工温度的第一材料；以及第二器件层，形成在所述第一器件层上并包括配置为传导第二电流的第二沟道结构，所述第二沟道结构包括能够承受第二加工温度的第二材料，所述第二加工温度等于或小于所述第一加工温度。
在上述半导体器件结构中，还包括：第三器件层，形成在所述第二器件层上并包括配置为传导第三电流的第三沟道结构，所述第三沟道结构包括能够承受第三加工温度的第三材料，所述第三加工温度等于或小于所述第二加工温度。
在上述半导体器件结构中，其中，在所述第一加工温度下形成所述第一沟道结构。
在上述半导体器件结构中，其中，在所述第二加工温度下形成所述第二沟道结构。
在上述半导体器件结构中，其中，所述第一材料选自由碳化硅、硅、硅锗、锗、砷化镓、石墨和碳纳米管组成的组。
在上述半导体器件结构中，其中，所述第二材料选自由碳化硅、硅、硅锗、锗、砷化镓、石墨和碳纳米管组成的组。
在上述半导体器件结构中，其中：所述第一器件层包括第一半导体器件，所述第一半导体器件包括第一电极结构、第二电极结构和所述第一沟道结构；以及所述第一电极结构和所述第二电极结构配置为传导所述第一电流。
在上述半导体器件结构中，其中：所述第一器件层包括第一半导体器件，所述第一半导体器件包括第一电极结构、第二电极结构和所述第一沟道结构；以及所述第一电极结构和所述第二电极结构配置为传导所述第一电流；所述第一半导体器件选自由金属氧化物半导体场效应晶体管、鳍式场效应晶体管、双极结晶体管、二极管、电容器和存储器件组成的组。
在上述半导体器件结构中，其中：所述第一器件层包括第一半导体器件，所述第一半导体器件包括第一电极结构、第二电极结构和所述第一沟道结构；以及所述第一电极结构和所述第二电极结构配置为传导所述第一电流；其中：所述第一半导体器件包括晶体管，所述晶体管包括源极电极、漏极电极和沟道区；所述第一电极结构与所述源极电极相对应；所述第二电极结构与所述漏极电极相对应；以及所述第一沟道结构与所述沟道区相对应。
在上述半导体器件结构中，其中：所述第一器件层包括第一半导体器件，所述第一半导体器件包括第一电极结构、第二电极结构和所述第一沟道结构；以及所述第一电极结构和所述第二电极结构配置为传导所述第一电流；其中：所述第二器件层包括第二半导体器件，所述第二半导体器件包括第三电极结构、第四电极结构和所述第二沟道结构；以及所述第三电极结构和所述第四电极结构配置为传导所述第二电流。
在上述半导体器件结构中，其中：所述第一器件层包括第一半导体器件，所述第一半导体器件包括第一电极结构、第二电极结构和所述第一沟道结构；以及所述第一电极结构和所述第二电极结构配置为传导所述第一电流；其中：所述第二器件层包括第二半导体器件，所述第二半导体器件包括第三电极结构、第四电极结构和所述第二沟道结构；以及所述第三电极结构和所述第四电极结构配置为传导所述第二电流；其中：所述第二半导体器件包括晶体管，所述晶体管包括源极电极、漏极电极和沟道区；所述第三电极结构与所述源极电极相对应；所述第四电极结构与所述漏极电极相对应；所述第二电极结构与所述沟道区相对应。
在上述半导体器件结构中，其中：所述第一器件层包括第一半导体器件，所述第一半导体器件包括第一电极结构、第二电极结构和所述第一沟道结构；以及所述第一电极结构和所述第二电极结构配置为传导所述第一电流；其中：所述第二器件层包括第二半导体器件，所述第二半导体器件包括第三电极结构、第四电极结构和所述第二沟道结构；以及所述第三电极结构和所述第四电极结构配置为传导所述第二电流；其中，所述第二半导体器件选自由金属氧化物半导体场效应晶体管、鳍式场效应晶体管、双极结晶体管、二极管、电容器和存储器件组成的组。
在上述半导体器件结构中，其中，所述第一材料是p掺杂或n掺杂的。
在上述半导体器件结构中，其中，所述第二材料是p掺杂或n掺杂的。
根据本发明的另一个方面，提供了一种用于制造半导体器件结构的方法，所述方法包括：选择能够承受第一加工温度的第一材料和能够承受第二加工温度的第二材料，所述第二加工温度等于或低于所述第一加工温度；在衬底上形成第一器件层，所述第一器件层包括用于传导第一电流的第一沟道结构，所述第一沟道结构包括所述第一材料；以及在所述第一器件层上形成第二器件层，所述第二器件层包括用于传导第二电流的第二沟道结构，所述第二沟道结构包括所述第二材料。
在上述方法中，其中，在所述第一加工温度下形成所述第一沟道结构。
在上述方法中，其中，在所述第二加工温度下形成所述第二沟道结构。
在上述方法中，其中，所述第一材料选自由碳化硅、硅、硅锗、锗、砷化镓、石墨和碳纳米管组成的组。
在上述方法中，其中，所述第二材料选自由碳化硅、硅、硅锗、锗、砷化镓、石墨和碳纳米管组成的组。
根据本发明的又一个方面，提供了一种半导体器件结构，包括：第一器件层，形成在衬底上并包括配置为传导第一电流的第一沟道结构，所述第一沟道结构包括能够承受与第一器件层的制造相关的第一热预算和第二热预算的第一材料；以及第二器件层，形成在所述第一器件层上并包括配置为传导第二电流的第二沟道结构，所述第二沟道结构包括能够承受与所述第二器件层的制造相关的第二热预算的第二材料。
附图说明
图1描绘了多层半导体器件结构的示例性示意图。
图2至图6描绘了在具有不同的沟道材料的不同的器件层处的半导体器件的示例性示意图。
图7描绘了用于制造多层半导体器件结构的示例性流程图。
图8描绘了用于制造多层半导体器件结构的另一示例性流程图。
图9描绘了用于制造多层半导体器件结构的又一示例性流程图。
图10至图36描绘了多层半导体器件结构的某些制造工艺的示例性示意图。
具体实施方式
图1描绘了多层半导体器件结构的示例性示意图。半导体器件结构100可包括多个器件层(例如，器件层102和104)，该多个器件层可用于制造一个或多个半导体器件，诸如金属氧化物半导体场效应晶体管(MOSFET)、FinFET、BJT、二极管、电容器等。例如，可在器件层102和104中分别制造晶体管106和108。可以形成包括导电层112(例如，包括金属层或多晶硅层)的后段制程器件层110，以与在其他器件层(诸如，器件层102和104)中制造的单独的器件互联。
在一个实施例中，在衬底上可以形成器件层102。可以在形成器件层102期间制造一个或多个半导体器件。然后，可以形成一个或多个介电层(例如，埋氧层或高k介电层)以基本覆盖器件层102，例如，通过晶圆接合或外延。这种介电层可以用作之后形成的器件层104的基础材料或器件层102和之后形成的器件层104之间的粘合和缓冲层。相似地，可以接连地制造许多其他器件层以形成堆叠结构。然后，可以通过一个或多个后段制程工艺形成用于器件互连的层110。
如图1所示，晶体管106包括沟道结构114，沟道结构114可以配置为在操作中引导电流在源极电极118和漏极电极120之间流动。相似地，晶体管108也包括沟道结构116，沟道结构116可以配置为在操作中引导电流在源极电极122和漏极电极124之间流动。例如，可以通过具有高温的一个或多个第一工艺制造包括沟道结构114的晶体管106。沟道结构114有能力承受与第一工艺相关的第一热预算，即，第一工艺期间转化的热能总量。例如，第一热预算与第一工艺的温度和持续时间成比例。然后，在也可以包括具有高温的一个或多个第二工艺的晶体管108的制造期间，沟道结构114也可以经历这些后续的工艺。这是因为，沟道结构114不仅要承受第一热预算，还要承受与第二工艺相关的第二热预算，即，第二工艺期间转化的热能总量。例如，第二热预算与第二工艺的温度和持续时间成比例。如果沟道结构114不能承受第一热预算和第二热预算，则沟道结构114和晶体管106就可能经受电特性的退化。因此，在半导体器件结构100中，在不同的器件层(例如，器件层102和104)中晶体管的沟道材料的合适的选择可以改善器件的性能。
诸如碳化硅、硅、硅锗、锗、砷化镓、石墨和碳纳米管的许多半导体材料由于其各自的电特性都适合用于沟道材料。例如，砷化镓(GaAs)能够提供n沟道晶体管通常需要的较高的电子迁移率，并且锗(Ge)能够提供p沟道晶体管通常需要的较高的空穴迁移率。这些沟道材料有能力承受不同的加工温度和不同的热预算。表1列出了某些沟道材料的不同的加工温度。
表1
例如，晶体管106可以是使用Ge作为沟道材料的p沟道MOSFET，并且晶体管108可以是使用GaAs作为沟道材料的n沟道MOSFET。因为GaAs的加工温度(例如，约300℃到约400℃)可以低于Ge的加工温度(例如，约400℃到约500℃)，所以包括Ge的沟道结构114可以承担晶体管108的制造。
图2至图6描绘了在具有不同的沟道材料的不同的器件层处的半导体器件的示例性示意图。这些沟道材料是基于它们各自的加工温度和电特性选择的。表2总结了选择用于不同的器件的不同的沟道材料。
表2
图7示出了用于制造多层半导体器件结构的示例性流程图。在402中，例如，有能力承受第一加工温度的第一材料和有能力承受第二加工温度的第二材料可以选择作为用于不同器件层的沟道材料。第二加工温度可以等于或低于第一加工温度。在404中，可在衬底上形成第一器件层。第一器件层可以包括用于传导第一电流的第一沟道结构，并且第一沟道结构可以包括第一材料。在406中，可以在第一器件层上形成第二器件层。第二器件层可以包括用于传导第二电流的第二沟道结构，并且第二沟道结构可以包括第二材料。
图8示出了用于制造多层半导体器件结构的另一示例性流程图。在502中，例如，可以选择能够承受第一热预算的第一材料和能够承受第二热预算的第二材料分别作为用于第一器件层和第二器件层的沟道材料。第一热预算与第一器件层的制造相关，且第二热预算与第二器件层的制造相关。在504中，可以在衬底上形成第一器件层。第一器件层可以包括用于传导第一电流的第一沟道结构，且第一沟道结构可以包括第一材料。在506中，可以在第一器件层上形成第二器件层。第二器件层可以包括用于传导第二电流的第二沟道结构，且第二沟道结构可以包括第二材料。
在一些实施例中，因为与硅相关的制造工艺通常具有比与硅锗相关的制造工艺更高的加工温度和/或更高的热预算，所以可以将硅选择作为第一器件层的沟道材料且可以将硅锗选择作为第二器件层的沟道材料。例如，第二器件层包括一个或多个p沟道场效应晶体管(p-FET)，且使用硅锗作为p-FET的沟道材料能够增大p-FET的空穴迁移率。
图9示出了用于制造多层半导体器件结构的又一示例性流程图。在602中，在硅基晶圆(例如，SOI晶圆)上制造第一晶体管层。例如，第一晶体管层包括一个或多个n沟道鳍式场效应晶体管(n-FinFET)，且选择硅作为n-FinFET的沟道材料。在604中，实施晶圆接合以制造第二晶体管层。在606中，制造第二晶体管层。本发明中，FinFET(例如，块状FinFET，SOI FinFET)仅仅作为实例。可以在第一晶体管层和第二晶体管层中制造其他半导体器件(例如，块状晶体管、平面晶体管)。在一些实施例中，第一晶体管层不仅需要承受与制造第二晶体管相关的热预算，还需要承受与第一晶体管层和晶体管器件层之间的接合界面的固结(consolidation)相关的热预算。
具体地，图10至图36示出了包括第一晶体管层和第二晶体管层的多层半导体器件结构的示例性制造工艺。例如，在图10中示出了用于制造第一晶体管层的硅基晶圆。在一些实施例中，通过多个工艺制造第一晶体管层。例如，如图11所示，通过在硅基晶圆上进行光刻和蚀刻(例如，干蚀刻或湿蚀刻)制造一些鳍(例如，3个鳍)以作为n-FinFET的有源区。如图12所示，制造浅沟槽隔离(STI)结构(例如，STI内衬和STI氧化物)。例如，形成STI内衬(例如，在约1000℃的条件下)，并且然后使其经历高温退火(例如，在约1100℃的条件下)以在蚀刻之后减少界面损坏并减少硅和STI氧化物之间的缺陷。形成STI氧化物(例如，在约400℃的条件下)，并且然后使其经历高温退火(例如，在约1000℃的条件下)以固结STI氧化物。
在某些实施例中，实施阱注入、抗穿通(APT)注入和阈值调整(VT)注入，并且之后实施高温退火(例如，在约1000℃的条件下持续10秒)以减少缺陷并激活掺杂剂。实施化学机械抛光/平坦化(CMP)工艺以获得如图13所示的结构。通过从晶圆去除一定量的STI氧化物来形成如图14所示的鳍结构。界面层(IL)生长在鳍结构上。之后沉积并平坦化(例如，通过CMP)伪多晶硅层。然后，通过光刻和蚀刻图案化伪多晶硅层。蚀刻IL层，且(例如，在约650℃至约700℃的条件下)形成间隔件(例如，氮化硅、TEOS)以产生如图15所示的结构。
在一些实施例中，如图16所示，(例如，在约680℃至约750℃的条件下)使用原位掺杂或随后的注入外延生长源极/漏极区，且实施高温退火以减少缺陷并激活掺杂剂。如图17所示，(例如，通过CMP)形成且平坦化层间介电(ILD)层。然后，如图18所示，(例如，通过蚀刻)去除伪多晶硅层和IL层。例如，(例如，在约200℃至约300℃中的条件下)通过低温化学工艺形成另一IL层和高k层(例如，Al2O3、HfO2)，并且实施低温高压退火(HPA)工艺以减少界面缺陷。之后，实施高温退火(例如，快速热退火)，例如，在约800℃至约900℃的条件下持续较短的时间。如图19所示，形成金属栅极堆叠件(例如，TaN/TiN/Al/CuAl)。实施另一光刻和蚀刻工艺以形成用于硅化的图案。然后，实施硅化工艺，例如，使用退火工艺(例如，在约600℃的条件下)。如图20所示，沉积并平坦化导电层(例如，金属材料)。例如，可以将硅化工艺替换为形成金属绝缘半导体(MIS)接触结构的工艺以减少界面接触电阻和热预算。如图21所示，完成了第一晶体管层的制造。
将图22中示出的另一硅基晶圆用作制造独立于第一器件层的第二晶体管层的接合晶圆。例如，第一器件层不需要承受与制备接合晶圆相关的热预算。在一些实施例中，如图23所示，在接合晶圆上实施硅锗外延(例如，在约560℃至约620℃的条件下)。然后，如图24所示，实施纳米线(NW)注入和注入后退火。如图25所示，实施等离子体增强原子层沉积(PEALD)以沉积埋氧层(例如，SiO2、Al2O3)。如图26所示，实施H2/He注入以减少界面原子结合。然后，如图27所示，接合晶圆熔融接合(例如，正面对正面)至具有第一晶体管层的晶圆。接合界面形成在接合晶圆的埋氧层和第一晶体管层的ILD层之间。之后，可以实施等离子体增强低温退火以固结接合界面，例如，在约300℃的条件下。如图28所示，切割接合晶圆的至少一部分(例如，包括硅基衬底和部分硅锗外延层)。产生的结构包括具有第一晶体管层、埋氧层和部分硅锗外延层的晶圆。如图29所示，实施平坦化工艺(例如，CMP)以减少硅锗外延层到期望的厚度(例如，d)，从而用作第二晶体管层的沟道材料。
在一些实施例中，如图30所示，在光刻和蚀刻之后，在硅锗外延层中形成一些鳍以制造p-FinFET。生长IL层，且形成并平坦化伪多晶硅层。然后，实施另一光刻工艺和另一蚀刻工艺以去除伪多晶硅层。如图31所示，去除IL层，且形成间隔件(例如，氮化硅、TEOS)。如图32所示，通过具有原位掺杂的外延形成用于p-FinFET的源极/漏极区，以避免高温退火工艺。如图33所示，沉积ILD层以间隔开鳍中的有源区，且(例如，通过CMP)平坦化ILD层。然后，(例如，通过蚀刻)去除伪多晶硅层和IL层。通过低温化学工艺(例如，在约200℃至约300℃的条件下)而不是常规热IL工艺形成另一IL层和高k层(例如，Al2O3、HfO2)。实施低温高压退火(HPA)工艺(例如，使用氘气)以减少界面缺陷，例如，在约<400℃的条件下。之后，实施高温退火(例如，快速热退火)，例如，在约800℃至约900℃的条件下持续较短的时间。如图34所示，形成金属栅极堆叠件(例如，TaN/TiN/Al/CuAl)。如图35所示，实施另一光刻和蚀刻工艺以沉积金属。通过低温工艺(例如，在约250℃的条件下)形成MIS接触结构以减少界面接触电阻和热预算。例如，在鳍上沉积薄介电层(例如，TiO2)，且在薄介电层上沉积粘合/缓冲金属层(例如，TiN、TaN)。之后，如图36所示，沉积和平坦化(例如，通过CMP)导电层(例如，W、Cu)。完成第二晶体管层的制造。
如上文所述，从SOI结构制造第二晶体管层，其中，SOI结构的绝缘体是掩埋氧化物，并且因此，在第二晶体管层的制造中忽略了与STI内衬和/或STI氧化物相关的高温STI工艺。此外，在第二晶体管层的制造中，并未实施用于阱注入和APT注入的高温工艺。例如，通过埋氧层隔离第二晶体管层中的鳍的底部，并且没有穿通泄露路径。而且，对接合的晶圆实施VT注入，这样将不会影响第一晶体管层。
本书面说明书使用实例公开本发明，包括最佳模式，且也使本领域的技术人员能够制造和使用本发明。本发明可取得专利的范围可以包括其他实例。相关领域中的技术人员将认识到，可以在没有一个或多个具体细节的情况下或具有其他替换的和/或额外的方法、材料或组件的情况下实施各个实施例。没有详细示出或描述已知的结构、材料或操作以避免模糊本发明的各个实施例的各方面。图中示出的各个实施例是说明性实例代表且没必要按比例绘制。在一个或多个实施例中，可以以任何合适的方式结合特定的部件、结构、材料或特性。在其他实施例中，可以忽略可包括的各个额外的层和/或结构和/或描述的部件。可以将各个操作以最有助于理解本发明的方式依次描述为多个离散的操作。然而，描述的顺序不应该被解释为暗示这些操作是必须依赖的顺序。特别地，这些操作不必以所表示的顺序实施。本发明中描述的操作可以以不同于所描述的实施例的顺序(串行或并行)实施。可以实施和/或描述各种额外的操作。在额外的实施例中可以忽略一些操作。
本书面说明书和下文的权利要求可以包括仅用于描述的目的且不应理解为限制的术语，诸如，左边的、右边的、顶部、底部、上方、下方、上面的、下面的、第一、第二等。例如，代表相对垂直的术语可以指衬底或集成电路的器件侧(或，有源面)是该衬底的“顶”面的位置；实际上该衬底可以是任何方向，使得在标准的底面参照系中衬底的“顶”面可以低于“底”面，且仍然落入术语“顶”的意思内的。除非另有具体描述，否则在本文中(包括在权利要求中)使用的术语“在...上”可以不表示第一层位于第二层上是直接位于其上且直接接触第二层；可以存在第三层或其他结构位于第一层和第一层上的第二层之间。本发明中描述的器件或物品的实施例可以以许多位置和方向进行制造、使用或运输。本领域的技术人员将认识到附图中示出的各个组件的各种等效组合和替换。

Claims (10)

1.一种半导体器件结构，包括：
第一器件层，形成在衬底上并包括配置为传导第一电流的第一沟道结构，所述第一沟道结构包括能够承受第一加工温度的第一材料；以及
第二器件层，形成在所述第一器件层上并包括配置为传导第二电流的第二沟道结构，所述第二沟道结构包括能够承受第二加工温度的第二材料，所述第二加工温度等于或小于所述第一加工温度。
2.根据权利要求1所述的半导体器件结构，还包括：
第三器件层，形成在所述第二器件层上并包括配置为传导第三电流的第三沟道结构，所述第三沟道结构包括能够承受第三加工温度的第三材料，所述第三加工温度等于或小于所述第二加工温度。
3.根据权利要求1所述的半导体器件结构，其中，在所述第一加工温度下形成所述第一沟道结构。
4.根据权利要求1所述的半导体器件结构，其中，在所述第二加工温度下形成所述第二沟道结构。
5.根据权利要求1所述的半导体器件结构，其中，所述第一材料选自由碳化硅、硅、硅锗、锗、砷化镓、石墨和碳纳米管组成的组。
6.根据权利要求1所述的半导体器件结构，其中，所述第二材料选自由碳化硅、硅、硅锗、锗、砷化镓、石墨和碳纳米管组成的组。
7.根据权利要求1所述的半导体器件结构，其中：
所述第一器件层包括第一半导体器件，所述第一半导体器件包括第一电极结构、第二电极结构和所述第一沟道结构；以及
所述第一电极结构和所述第二电极结构配置为传导所述第一电流。
8.根据权利要求7所述的半导体器件结构，其中，所述第一半导体器件选自由金属氧化物半导体场效应晶体管、鳍式场效应晶体管、双极结晶体管、二极管、电容器和存储器件组成的组。
9.一种用于制造半导体器件结构的方法，所述方法包括：
选择能够承受第一加工温度的第一材料和能够承受第二加工温度的第二材料，所述第二加工温度等于或低于所述第一加工温度；
在衬底上形成第一器件层，所述第一器件层包括用于传导第一电流的第一沟道结构，所述第一沟道结构包括所述第一材料；以及
在所述第一器件层上形成第二器件层，所述第二器件层包括用于传导第二电流的第二沟道结构，所述第二沟道结构包括所述第二材料。
10.一种半导体器件结构，包括：
第一器件层，形成在衬底上并包括配置为传导第一电流的第一沟道结构，所述第一沟道结构包括能够承受与第一器件层的制造相关的第一热预算和第二热预算的第一材料；以及
第二器件层，形成在所述第一器件层上并包括配置为传导第二电流的第二沟道结构，所述第二沟道结构包括能够承受与所述第二器件层的制造相关的第二热预算的第二材料。
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