DE102013114164B4 - Verfahren zum Herstellen einer Halbleitervorrichtungsstruktur - Google Patents

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Abstract

Verfahren zum Herstellen einer Halbleitervorrichtungsstruktur, wobei das Verfahren Folgendes umfasst:Auswählen eines ersten Materials, das zum Aushalten einer ersten Verarbeitungstemperatur in der Lage ist, und eines zweiten Materials, das zum Aushalten einer zweiten Verarbeitungstemperatur, die geringer als die erste Verarbeitungstemperatur ist, in der Lage ist,Bilden einer ersten Vorrichtungsschicht (102) auf einem Substrat, wobei die erste Vorrichtungsschicht (102) eine erste Kanalstruktur (114) zum Leiten eines ersten Stroms enthält, wobei die erste Kanalstruktur (114) das erste Material enthält,Bonden eines Bond-Wafers an der ersten Vorrichtungsschicht (102), undnach dem Boden des Bond-Wafers an der ersten Vorrichtungsschicht (102), Bilden einer zweiten Vorrichtungsschicht (104) auf dem Bond-Wafer, wobei die zweite Vorrichtungsschicht (104) eine zweite Kanalstruktur (116) zum Leiten eines zweiten Stromes enthält, wobei die zweite Kanalstruktur (116) das zweite Material enthält,wobei das erste Material SiC ist und das zweite Material Ge oder GaAs ist; oderwobei das erste Material Si ist und das zweite Material Ge ist; oderwobei das erste Material SiGe ist und das zweite Material Ge oder GaAs ist; oderwobei das erste Material Ge ist und das zweite Material GaAs ist.

Description

  • GEBIET
  • Die in dieser Offenbarung beschriebene Technologie bezieht sich im Allgemeinen auf Halbleitervorrichtungsstrukturen und im Besonderen auf mehrschichtige Strukturen.
  • HINTERGRUND
  • Die konventionelle Technologie integrierter Schaltungen, in Fachkreisen Integrated Circuits (IC) genannt, wird oft implementiert, um viele Halbleitervorrichtungen, wie beispielsweise Feldeffekt-Transistoren (FETs), Bipolartransistoren, in Fachkreisen Bipolar Junction Transistors (BJTs) genannt, Dioden und Kondensatoren, auf ungefähr gleicher Ebene auf einem einzigen IC-Chip herzustellen.
  • Verschiedene Halbleitervorrichtungen auf ungefähr gleicher Ebene auf einem einzigen IC-Chip zu integrieren, kann viele Nachteile mit sich bringen. Beispielsweise müssen oft mehr Lithographie- und andere nachfolgende Prozessschritte implementiert werden, um verschiedene Vorrichtungen einzeln in der fortgeschrittenen Technologie herzustellen, wodurch die Herstellungskosten und die Herstellungskomplexität oft erhöht wird. Zusätzlich werden üblicherweise teure lithographische Prozesse benötigt, da die Größe jeder Vorrichtung und der Abstand zwischen den Vorrichtungen abnehmen. Außerdem ist es komplex und schwierig, verschiedene Vorrichtungen mit unterschiedlichen Substraten oder Kanalmaterialien auf der gleichen Ebene zu integrieren.
  • US 6 821 826 B1 offenbart ein Verfahren zum Herstellen einer mehrschichtigen Halbleitervorrichtungsstruktur, die eine erste und eine zweite Vorrichtungsschicht und einen Bond-Wafer dazwischen aufweist, wobei die zweite Vorrichtungsschicht auf dem Bond-Wafer gebildet wird, nachdem der Bond-Wafer an der ersten Vorrichtungsschicht gebondet wurde. Die erste Vorrichtungsschicht enthält eine erste Kanalstruktur zum Leiten eines ersten Stroms und die zweite Vorrichtungsschicht enthält eine zweite Kanalstruktur zum Leiten eines zweiten Stromes. Die erste und die zweite Vorrichtungsschicht werden jeweils aus einer SOI-Struktur hergestellt.
  • US 2013 / 0 082 235 A1 offenbart ein monolithisches dreidimensionales Halbleiterbauelement, das eine erste Vorrichtungsschicht und eine zweite Vorrichtungsschicht auf der ersten Vorrichtungsschicht aufweist, wobei die zweite Vorrichtungsschicht aus einer Graphenschicht ausgebildet ist.
  • Weiter Stand der Technik zum Gegenstand der Erfindung ist beispielsweise zu finden in US 8 581 439 B1 , US 2011 / 0 233 702 A1 , US 2006 / 0 110 851 A1 , US 2012 / 0 314 511 A1 , DE 103 51 201 B3 und US 2012 / 0 248 621 A1 .
  • Die Erfindung sieht ein Verfahren zum Herstellen einer Halbleitervorrichtungsstruktur nach Anspruch 1 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
    • 1 zeigt ein beispielhaftes Diagramm, das eine mehrschichtige Halbleitervorrichtungsstruktur zeigt.
    • 2 - 6 zeigen beispielhafte Diagramme, die Halbleitervorrichtungen bei unterschiedlichen Vorrichtungsschichten mit unterschiedlichen Kanalmaterialien zeigen.
    • 7 zeigt ein beispielhaftes Flussdiagramm zum Herstellen einer mehrschichtigen Halbleitervorrichtungsstruktur.
    • 8 zeigt ein anderes beispielhaftes Flussdiagramm zum Herstellen einer mehrschichtigen Halbleitervorrichtungsstruktur.
    • 9 zeigt ein weiteres beispielhaftes Flussdiagramm zum Herstellen einer mehrschichtigen Halbleitervorrichtungsstruktur.
    • 10 - 36 zeigen beispielhafte Diagramme, die gewisse Herstellungsprozesse einer mehrschichtigen Halbleitervorrichtungsstruktur zeigen.
  • DETAILLIERTE BESCHREIBUNG
  • 1 zeigt ein beispielhaftes Diagramm, das eine mehrschichtige Halbleitervorrichtungsstruktur zeigt. Die Halbleitervorrichtungsstruktur 100 kann mehrere Vorrichtungsschichten (z.B. die Vorrichtungsschichten 102 und 104) aufweisen, die dazu verwendet werden können, um eine oder mehrere Halbleitervorrichtungen herzustellen, wie beispielsweise Metall-Oxid-Halbleiter-Feldeffekt-Transistoren (MOSFETs), FinFETs, BJTs, Dioden, Kondensatoren, etc. Beispielsweise können die Transistoren 106 und 108 in den Vorrichtungsschichten 102 bzw. 104 hergestellt sein. Eine Back-End-Of-Line-Vorrichtungsschicht 110, die eine leitfähige Schicht 112, z.B. einschließlich einer Metallschicht oder einer polykristallinen Siliziumschicht, enthält, kann gebildet sein, um einzelne in anderen Vorrichtungsschichten, wie beispielsweise den Vorrichtungsschichten 102 und 104, hergestellte Vorrichtungen miteinander zu verbinden.
  • In einer Ausführungsform kann die Vorrichtungsschicht 102 auf einem Substrat gebildet sein. Eine oder mehrere Halbleitervorrichtungen können während der Bildung der Vorrichtungsschicht 102 hergestellt werden. Dann können eine oder mehrere dielektrische Schichten, z.B. eine vergrabene Oxid-Schicht oder eine High-k-dielektrische Schicht, gebildet werden, um die Vorrichtungsschicht 102 im Wesentlichen zu bedecken, beispielsweise durch Waferbonden oder durch Epitaxie. Derartige dielektrische Schichten können als ein Basismaterial für die später gebildete Vorrichtungsschicht 104 oder als eine Glue-and-Buffer-Schicht zwischen der Vorrichtungsschicht 102 und der später gebildeten Vorrichtungsschicht 104 dienen. Auf ähnliche Weise können viele andere Vorrichtungsschichten eine nach der anderen hergestellt werden, um eine Stapelstruktur zu bilden. Dann kann die Schicht 110 durch einen oder mehrere Back-End-Of-Line-Prozesse zur Vorrichtungsverbindung gebildet werden.
  • Wie in 1 gezeigt ist, enthält der Transistor 106 eine Kanalstruktur 114, die dazu konfiguriert sein kann, einen Strom zu leiten, der im Betrieb zwischen einer Source-Elektrode 118 und einer Drain-Elektrode 120 fließt. Auf ähnliche Weise kann der Transistor 108 auch eine Kanalstruktur 116 enthalten, die dazu konfiguriert sein kann, einen Strom zu leiten, der im Betrieb zwischen einer Source-Elektrode 122 und einer Drain-Elektrode 124 fließt. Beispielsweise kann der Transistor 106, der die Kanalstruktur 114 enthält, durch einen oder mehrere erste Prozesse bei erhöhten Temperaturen hergestellt sein. Die Kanalstruktur 114 ist dazu in der Lage, ein erstes Wärmebudget, das mit den ersten Prozessen verbunden ist, d.h. eine Gesamtmenge thermischer Energie, die während der ersten Prozesse übertragen wird, auszuhalten. Beispielsweise ist das erste Wärmebudget proportional zu den Temperaturen und Dauern der ersten Prozesse. Dann kann die Kanalstruktur 114 während der Herstellung des Transistors 108, die auch einen oder mehrere zweite Prozesse bei erhöhten Temperaturen aufweisen kann, auch diesen letztgenannten Prozessen unterzogen werden. Dies bedeutet, dass die Kanalstruktur 114 nicht nur das erste Wärmebudget aushalten muss, sondern auch ein zweites Wärmebudget, das mit den zweiten Prozessen verbunden ist, d.h. einer Gesamtmenge an thermischer Energie, die während der zweiten Prozesse übertragen wird. Beispielsweise ist das zweite Wärmebudget proportional zu den Temperaturen und Dauern der zweiten Prozesse. Wenn die Kanalstruktur 114 nicht sowohl das erste Wärmebudget als auch das zweite Wärmebudget aushalten kann, kann die Kanalstruktur 114 und daher der Transistor 106 eine Degradierung, d.h. eine Verschlechterung, der elektrischen Kenngrößen erleiden. Daher kann eine korrekte Auswahl von Kanalmaterialien von Transistoren in unterschiedlichen Vorrichtungsschichten, z.B. in den Vorrichtungsschichten 102 und 104, die Vorrichtungsperformance in der Halbleitervorrichtungsstruktur 100 verbessern.
  • Viele Halbleitermaterialien, wie beispielsweise Siliziumcarbid, Silizium, Siliziumgermanium, Germanium, Galliumarsenid, Graphit und Kohlenstoffnanoröhrchen sind aufgrund ihrer jeweiligen elektrischen Kenngrößen als Kanalmaterialien geeignet. Beispielsweise kann Galliumarsenid (GaAs) eine hohe Elektronenbeweglichkeit zur Verfügung stellen, die oft für einen n-Kanal-Transistor benötigt wird, und Germanium (Ge) kann eine hohe Löcherbeweglichkeit bereitstellen, die oft für einen p-Kanal-Transistor benötigt wird. Diese Kanalmaterialien können dazu in der Lage sein, unterschiedliche Verarbeitungstemperaturen und unterschiedliche Wärmebudgets auszuhalten. Tabelle 1 listet verschiedene Verarbeitungstemperaturen von gewissen Kanalmaterialen auf. Tabelle 1
    Materialien Verarbeitungstemperaturen in ̊C Beispielhafte Wärmebudgets
    SiC >1000 ---
    Si ~1000 ---
    Ge 300-600 600 °C für 1 Minute, 580-600 °C für 0,5 Minuten, 350 °C für 30 Minuten, 500 °C für 30 Minuten
    GaAs 300-400 ---
    InGaAs <250-500 250 °C für 2 Minuten, 350°C für 1,5 Minuten, 600 °C für 1 Minute, 600 °C für 15 Sekunden
    InAs <250 <250 °C, <300 °C
    GaSb <300-<350 600 °C bis 650 °C, 400 °C
  • Beispielsweise kann der Transistor 106 ein p-Kanal-MOSFET sein, wobei Ge als Kanalmaterial verwendet wird, und der Transistor 108 kann ein n-Kanal-MOSFET sein, wobei GaAs als Kanalmaterial verwendet wird. Da die Verarbeitungstemperatur von GaAs, z.B. etwa 300 bis etwa 400 °C, geringer als die Verarbeitungstemperatur von Ge, z.B. etwa 400 bis etwa 500 °C, sein kann, kann die Kanalstruktur 114, die Ge enthält, die Herstellung des Transistors 108 aushalten.
  • 2-6 zeigen beispielhafte Diagramme, die Halbleitervorrichtungen bei verschiedenen Vorrichtungsschichten mit unterschiedlichen Kanalmaterialien zeigen. Diese Kanalmaterialien sind basierend auf ihren jeweiligen Verarbeitungstemperaturen und elektrischen Kenngrößen ausgewählt. Tabelle 2 fasst verschiedene Kanalmaterialien, die für verschiedene Vorrichtungen ausgewählt sind, zusammen. Tabelle 2
    Kanalmaterialien (2) Kanalmaterialien (3) Kanalmaterialien (4) Kanalmaterialien (5) Kanalmaterialien (6)
    Transistor 106 in Vorrichtungsschicht 102 SiC Si SiGe Ge GaAs
    Transistor 108 in Vorrichtungsschicht 104 SiC, Si, SiGe, Ge, GaAs oder eine Kombination davon Si, SiGe, Ge, GaAs oder eine Kombination davon SiGe, Ge, GaAs oder eine Kombination davon Ge, GaAs oder eine Kombination davon GaAs
  • 7 zeigt ein beispielhaftes Flussdiagramm zum Herstellen einer mehrschichtigen Halbleitervorrichtungsstruktur. Bei 402 können ein erstes Material, das zum Aushalten einer ersten Verarbeitungstemperatur in der Lage ist, und ein zweites Material, das zum Aushalten einer zweiten Verarbeitungstemperatur in der Lage ist, ausgewählt werden, beispielsweise als Kanalmaterialien für unterschiedliche Vorrichtungsschichten. Die zweite Verarbeitungstemperatur kann gleich der ersten Verarbeitungstemperatur oder geringer als die erste Verarbeitungstemperatur sein. Bei 404 kann eine erste Vorrichtungsschicht auf einem Substrat gebildet werden. Die erste Vorrichtungsschicht kann eine erste Kanalstruktur zum Leiten eines ersten Stromes enthalten, und die erste Kanalstruktur kann das erste Material enthalten. Bei 406 kann eine zweite Vorrichtungsschicht auf der ersten Vorrichtungsschicht gebildet werden. Die zweite Vorrichtungsschicht kann eine zweite Kanalstruktur zum Leiten eines zweiten Stromes enthalten, und die zweite Kanalstruktur kann das zweite Material enthalten.
  • 8 zeigt ein anderes beispielhaftes Flussdiagramm zum Herstellen einer mehrschichtigen Halbleitervorrichtungsstruktur. Bei 502 können ein erstes Material, das zum Aushalten eines ersten Wärmebudgets und eines zweiten Wärmebudgets in der Lage ist, und ein zweites Material, das zum Aushalten des zweiten Wärmebudgets in der Lage ist, ausgewählt werden, beispielsweise als Kanalmaterialien einer ersten Vorrichtungsschicht bzw. einer zweiten Vorrichtungsschicht. Das erste Wärmebudget ist mit der Herstellung der ersten Vorrichtungsschicht verbunden, und das zweite Wärmebudget ist mit der Herstellung der zweiten Vorrichtungsschicht verbunden. Bei 504 kann die erste Vorrichtungsschicht auf einem Substrat gebildet werden. Die erste Vorrichtungsschicht kann eine erste Kanalstruktur zum Leiten eines ersten Stromes enthalten, und die erste Kanalstruktur kann das erste Material enthalten. Bei 506 kann die zweite Vorrichtungsschicht auf der ersten Vorrichtungsschicht gebildet werden. Die zweite Vorrichtungsschicht kann eine zweite Kanalstruktur zum Leiten eines zweiten Stromes enthalten, und die zweite Kanalstruktur kann das zweite Material enthalten.
  • Da siliziumbezogene Herstellungsprozesse typischerweise höhere Verarbeitungstemperaturen und/oder größere Wärmebudgets als siliziumgermaniumbezogene Herstellungsprozesse aufweisen, kann Silizium als Kanalmaterial für die erste Vorrichtungsschicht ausgewählt werden, und Siliziumgermanium kann nicht erfindungsgemäß als Kanalmaterial für die zweite Vorrichtungsschicht ausgewählt werden. Beispielsweise enthält die zweite Vorrichtungsschicht einen oder mehrere p-Kanal-Feldeffekttransistoren (p-FETs), und das Verwenden von Siliziumgermanium als Kanalmaterial für die p-FETs kann die Löcherbeweglichkeit der p-FETs steigern.
  • 9 zeigt ein weiteres beispielhaftes Flussdiagramm zum Herstellen einer mehrschichtigen Halbleitervorrichtungsstruktur. Bei 602 wird eine erste Transistorschicht auf einem siliziumbasierenden Wafer, z.B. einem SOI-Wafer, hergestellt. Beispielsweise enthält die erste Transistorschicht einen oder mehrere n-Kanal-Finnen-Feldeffekttransistoren (n-FinFETs) und Silizium wird als Kanalmaterial für die n-FinFETs ausgewählt. Bei 604 wird ein Waferbonden zum Herstellen einer zweiten Transistorschicht durchgeführt. Bei 606 wird die zweite Transistorschicht hergestellt. Dabei werden FinFETs, z.B. Bulk-FinFETs und/oder SOI-FinFETs, lediglich als Beispiel verwendet. Andere Halbleitervorrichtungen, z.B. Bulk-Transistoren und/oder planare Transistoren, können in der ersten Transistorschicht und der zweiten Transistorschicht hergestellt werden. In einigen Ausführungsformen muss die erste Transistorschicht nicht nur das mit der Herstellung der zweiten Transistorschicht verbundene Wärmebudget aushalten, sondern auch das Wärmebudget, das mit der Vereinigung einer Bondgrenzfläche zwischen der ersten Transistorschicht und der Transistorvorrichtungsschicht verbunden ist.
  • Im Besonderen sind beispielhafte Herstellungsprozesse für die mehrschichtige Halbleitervorrichtungsstruktur, welche die erste Transistorschicht und die zweite Transistorschicht enthält, in den 10 bis 36 gezeigt. Beispielsweise ist der siliziumbasierende Wafer, der zum Herstellen der ersten Transistorschicht verwendet wird, in 10 gezeigt. In einigen Ausführungsformen wird die erste Transistorschicht durch mehrere Prozesse hergestellt. Beispielsweise werden eine Anzahl von Finnen, z.B. drei Finnen, als aktive Gebiete von n-FinFETs durch Fotolithographie und Ätzen, z.B. Trockenätzen oder Nassätzen, auf dem siliziumbasierenden Wafer hergestellt, wie in 11 gezeigt ist. Flachgrabenisolationsstrukturen, in Fachkreisen Shallow-Trench-Isolation-(STI)-Strukturen genannt, z.B. STI-Liners und STI-Oxide, werden hergestellt, wie in 12 gezeigt ist. Beispielsweise werden die STI-Liners gebildet, z.B. bei etwa 1000 °C, und dann einem Hochtemperaturtempern, in Fachkreisen High-Temperature-Annealing genannt, unterzogen, z.B. bei etwa 1100 °C, um Grenzflächendefekte nach dem Ätzen zu reduzieren und Defekte zwischen Silizium und STI-Oxiden zu reduzieren. Die STI-Oxide werden gebildet, z.B. bei etwa 400 °C, und dann einem Hochtemperaturtempern, z.B. bei etwa 1000 °C, unterzogen, um die STI-Oxide zu verfestigen.
  • In gewissen Ausführungsformen werden eine Wannenimplantation, eine Anti-Punch-Through-(APT)-Implantation und eine Schwelleneinstellungsimplantation, in Fachkreisen Threshold-Adjustment-(VT)-Implantation genannt, durchgeführt, und ein Hochtemperaturtempern, z.B. bei etwa 1000 °C für 10 Sekunden, folgt, um Defekte zu reduzieren und Dotierstoffe zu aktivieren. Ein Prozess des chemisch-mechanischen Polierens/Einebnens, in Fachkreisen Chemical-Mechanical-Polishing/Planarization (CMP) genannt, wird ausgeführt, um eine Struktur wie in 13 gezeigt zu erhalten. Finnenstrukturen, wie sie in 14 gezeigt sind, werden gebildet, indem eine gewisse Menge von STI-Oxiden von dem Wafer entfernt wird. Eine Zwischenschicht, in Fachkreisen Interfacial Layer (IL) genannt, wird auf den Finnenstrukturen aufgewachsen. Eine Dummy-Polysiliziumschicht wird danach abgeschieden und eingeebnet, z.B. durch CMP. Die Dummy-Polysiliziumschicht wird dann durch Fotolithographie und Ätzen strukturiert. Die IL-Schicht wird geätzt und Abstandshalter, in Fachkreisen Spacers genannt, z.B. aus Siliziumnitrid und/oder TEOS, werden gebildet, z.B. bei etwa 650 °C bis etwa 700 °C, um eine Struktur zu erzeugen, wie sie in 15 gezeigt ist.
  • In einigen Ausführungsformen werden Source-/Drain-Gebiete epitaktisch gewachsen, z.B. bei etwa 680 °C bis etwa 750 °C, mit In-Situ-Dotierung oder anschließender Implantation, und ein Hochtemperaturtempern wird durchgeführt, um Defekte zu reduzieren und Dotierstoffe zu aktivieren, wie in 16 gezeigt ist. Eine Zwischenebenen-Dielektrikumsschicht, in Fachkreisen Interlayer-Dielectric-(ILD)-Schicht genannt, wird gebildet und eingeebnet, z.B. durch CMP, wie in 17 gezeigt ist. Dann werden die Dummy-Polysiliziumschicht und die IL-Schicht entfernt, z.B. durch Ätzen, wie in 18 gezeigt ist. Eine weitere IL-Schicht und eine High-k-Schicht, z.B. Al2O3, HfO2, werden gebildet, beispielsweise durch einen chemischen Prozess bei niedriger Temperatur, z.B. bei etwa 200 °C bis etwa 300 °C, und ein Niedertemperatur-Hochdruck-Temperprozess, in Fachkreisen Low-Temperature-High-Pressure-Annealing-(HPA)-Prozess genannt, wird durchgeführt, um die Grenzflächendefekte zu reduzieren. Danach wird ein Hochtemperaturtempern, z.B. ein Rapid Thermal Annealing, durchgeführt, z.B. bei etwa 800 °C bis etwa 900 °C für eine kurze Zeitdauer. Ein metallischer Gatestapel, z.B. TaN/TiN/Al/CuAl, wird gebildet, wie in 19 gezeigt ist. Eine weitere Fotolithographie und ein Ätzprozess sind implementiert, um Strukturen für eine Silizidierung zu bilden. Ein Silizidierungsprozess wird dann durchgeführt, z.B. mit einem Temperprozess, z.B. bei etwa 600 °C. Eine leitfähige Schicht, z.B. aus einem oder mehreren metallischen Materialien, wird abgeschieden und eingeebnet, wie in 20 gezeigt ist. Als ein Beispiel kann der Silizidierungsprozess durch einen Prozess zum Bilden einer Metall-Isolator-Halbleiter-(MIS)-Kontaktstruktur ersetzt werden, um einen Grenzflächenkontaktwiderstand und das Wärmebudget zu reduzieren. Die Herstellung der ersten Transistorschicht ist abgeschlossen, wie in 21 gezeigt ist.
  • Ein anderer siliziumbasierender Wafer, wie er in 22 gezeigt ist, wird als Bond-Wafer zum Herstellen der zweiten Transistorschicht verwendet, unabhängig von der ersten Vorrichtungsschicht. Beispielsweise muss die erste Vorrichtungsschicht nicht das Wärmebudget, das mit der Vorbereitung des Bond-Wafers verbunden ist, aushalten. Eine Siliziumgermaniumepitaxie wird nicht erfindungsgemäß auf dem Bond-Wafer durchgeführt, z.B. bei etwa 560 °C bis etwa 620 °C, wie in 23 gezeigt ist. Dann werden eine Nanodrahtimplantation, in Fachkreisen Nano-Wire-(NW)-Implantation genannt, und ein Nachimplantationstempern, in Fachkreisen Post-Implantation-Annealing genannt, durchgeführt, wie in 24 gezeigt ist. Eine plasmaverbesserte Atomlagenabscheidung, in Fachkreisen Plasma-Enhanced Atomic Layer Deposition (PEALD) genannt, wird implementiert, um eine vergrabene Oxidschicht, z.B. aus SiO2 und/oder Al2O3, abzuscheiden, wie in 25 gezeigt ist. Eine H2/He-Implantation wird durchgeführt, um eine Grenzflächenatomkopplung zu reduzieren, wie in 26 gezeigt ist. Dann wird der Bond-Wafer durch Aufschmelzen, in Fachkreisen Fusion-Bonding genannt, an den Wafer mit der ersten Transistorschicht gebondet, beispielsweise Vorderseite an Vorderseite, wie in 27 gezeigt ist. Eine Bondgrenzfläche wird zwischen der vergrabenen Oxidschicht des Bond-Wafers und der II,D-Schicht der ersten Transistorschicht gebildet. Ein plasmaverbessertes Niedertemperaturtempern kann danach durchgeführt werden, um die Bondgrenzfläche zu verfestigen, beispielsweise bei etwa 300 °C. Zumindest ein Teil des Bond-Wafers, z.B. einschließlich des siliziumbasierenden Substrates und eines Teils der Siliziumgermaniumepitaxieschicht, wird gespalten, wie in 28 gezeigt ist. Die resultierende Struktur enthält den Wafer, der die erste Transistorschicht, die vergrabene Oxidschicht und einen Teil der Siliziumgermaniumepitaxieschicht enthält. Ein Einebnungsprozess, z.B. CMP, wird durchgeführt, um die Siliziumgermaniumepitaxieschicht auf eine gewünschte Dicke (z.B. d) zu reduzieren, so dass sie als Kanalmaterial für die zweite Transistorschicht dient, wie in 29 gezeigt ist.
  • Nach der Fotolithographie und dem Ätzen werden eine Anzahl von Finnen in der Siliziumgermaniumepitaxieschicht gebildet, um p-FinFETs herzustellen, wie in 30 gezeigt ist. Eine IL-Schicht wird aufgewachsen und eine Dummy-Polysiliziumschicht wird gebildet und eingeebnet. Dann werden ein weiterer Fotolithographieprozess und ein weiterer Ätzprozess durchgeführt, um die Dummy-Polysiliziumschicht zu entfernen. Die IL-Schicht wird entfernt und Abstandshalter, z.B. aus Siliziumnitrid und/oder TEOS, werden gebildet, wie in 31 gezeigt ist. Source-/Drain-Gebiete für die p-FinFETs werden durch Epitaxie mit In-Situ-Dotierung gebildet, um einen Hochtemperaturtemperprozess zu vermeiden, wie in 32 gezeigt ist. Eine ILD-Schicht wird abgeschieden, um die aktiven Gebiete in den Finnen zu trennen, und die ILD-Schicht wird eingeebnet, z.B. durch CMP, wie in 33 gezeigt ist. Dann werden die Dummy-Polysiliziumschicht und die IL-Schicht entfernt, z.B. durch Ätzen. Eine weitere IL-Schicht und eine High-k-Schicht, z.B. Al2O3, HfO2, werden durch einen chemischen Prozess bei niedriger Temperatur, z.B. bei etwa 200 °C bis etwa 300 °C, gebildet, anstelle eines konventionellen thermischen IL-Prozesses. Ein Niedertemperatur-Hochdruck-Temper-(HPA)-Prozess, z.B. mit einem Deuteriumgas, wird durchgeführt, um die Grenzflächendefekte zu reduzieren, z.B. bei etwa <400 °C. Danach wird ein Hochtemperaturtempern, z.B. ein Rapid Thermal Annealing, durchgeführt, z.B. bei etwa 800 °C bis etwa 900 °C für eine kurze Zeitdauer. Ein metallischer Gatestapel, z.B. TaN/TiN/Al/CuAl, wird gebildet, wie in 34 gezeigt ist. Eine weitere Fotolithographie und ein Ätzprozess werden zur Metallabscheidung durchgeführt, wie in 35 gezeigt ist. Eine MIS-Kontaktstruktur wird durch einen Niedertemperaturprozess gebildet, z.B. bei etwa 250 °C, um einen Grenzflächenkontaktwiderstand und ein Wärmebudget zu reduzieren. Beispielsweise wird eine dünne dielektrische Schicht, z.B. TiO2, auf den Finnen abgeschieden und eine Glue/Buffer-Metallschicht, z.B. TiN, TaN, wird auf der dünnen dielektrischen Schicht abgeschieden. Danach wird eine leitfähige Schicht, z.B. W, Cu, abgeschieden und eingeebnet, z.B. durch CMP, wie in 36 gezeigt ist. Die Herstellung der zweiten Transistorschicht ist abgeschlossen.
  • Wie oben beschrieben wurde, wird die zweite Transistorschicht aus einer SOI-Struktur hergestellt, wobei der Isolator der SOI-Struktur das vergrabene Oxid ist, und somit werden die Hochtemperatur-STI-Prozesse, die sich auf STI-Liner und/oder STI-Oxide beziehen, bei der Herstellung der zweiten Transistorschicht ausgelassen. Zusätzlich sind die Hochtemperaturprozesse für die Wannenimplantation und die APT-Implantation für die Herstellung der zweiten Transistorschicht nicht implementiert. Beispielsweise ist der Boden der Finnen in der zweiten Transistorschicht durch die vergrabene Oxidschicht isoliert, und es gibt keinen Punch-Through-Leckpfad. Darüber hinaus wird die VT-Implantation auf dem Bond-Wafer ausgeführt und kann die erste Transistorschicht somit nicht beeinflussen.

Claims (12)

  1. Verfahren zum Herstellen einer Halbleitervorrichtungsstruktur, wobei das Verfahren Folgendes umfasst: Auswählen eines ersten Materials, das zum Aushalten einer ersten Verarbeitungstemperatur in der Lage ist, und eines zweiten Materials, das zum Aushalten einer zweiten Verarbeitungstemperatur, die geringer als die erste Verarbeitungstemperatur ist, in der Lage ist, Bilden einer ersten Vorrichtungsschicht (102) auf einem Substrat, wobei die erste Vorrichtungsschicht (102) eine erste Kanalstruktur (114) zum Leiten eines ersten Stroms enthält, wobei die erste Kanalstruktur (114) das erste Material enthält, Bonden eines Bond-Wafers an der ersten Vorrichtungsschicht (102), und nach dem Boden des Bond-Wafers an der ersten Vorrichtungsschicht (102), Bilden einer zweiten Vorrichtungsschicht (104) auf dem Bond-Wafer, wobei die zweite Vorrichtungsschicht (104) eine zweite Kanalstruktur (116) zum Leiten eines zweiten Stromes enthält, wobei die zweite Kanalstruktur (116) das zweite Material enthält, wobei das erste Material SiC ist und das zweite Material Ge oder GaAs ist; oder wobei das erste Material Si ist und das zweite Material Ge ist; oder wobei das erste Material SiGe ist und das zweite Material Ge oder GaAs ist; oder wobei das erste Material Ge ist und das zweite Material GaAs ist.
  2. Verfahren nach Anspruch 1, bei dem die erste Kanalstruktur (114) bei der ersten Verarbeitungstemperatur gebildet wird.
  3. Verfahren nach Anspruch 1 oder 2, bei dem die zweite Kanalstruktur (116) bei der zweiten Verarbeitungstemperatur gebildet wird.
  4. Verfahren nach einem der vorangehenden Ansprüche, das ferner Folgendes umfasst: Bilden einer dritten Vorrichtungsschicht auf der zweiten Vorrichtungsschicht (104), wobei die dritte Vorrichtungsschicht eine dritte Kanalstruktur, die zum Leiten eines dritten Stroms konfiguriert ist, enthält, wobei die dritte Kanalstruktur ein drittes Material, das zum Aushalten einer dritten Verarbeitungstemperatur in der Lage ist, enthält, wobei die dritte Verarbeitungstemperatur gleich der zweiten Verarbeitungstemperatur oder geringer als die zweite Verarbeitungstemperatur ist.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei die erste Vorrichtungsschicht (102) eine erste Halbleitervorrichtung einschließlich einer ersten Elektrodenstruktur, einer zweiten Elektrodenstruktur und der ersten Kanalstruktur (114) enthält, und die erste Elektrodenstruktur und die zweite Elektrodenstruktur dazu konfiguriert sind, den ersten Strom zu leiten.
  6. Verfahren nach Anspruch 5, wobei die erste Halbleitervorrichtung ausgewählt wird aus der Gruppe, die aus Metall-Oxid-Halbleiter-Feldeffekt-Transistor, Finnen-Feldeffekt-Transistor, Bipolar-Transistor und Speichervorrichtung besteht.
  7. Verfahren nach Anspruch 5 oder 6, wobei die erste Halbleitervorrichtung einen Transistor (106) einschließlich einer Source-Elektrode (118), einer Drain-Elektrode (120) und einem Kanalgebiet enthält, die erste Elektrodenstruktur der Source-Elektrode (118) entspricht, die zweite Elektrodenstruktur der Drain-Elektrode (120) entspricht und die erste Kanalstruktur dem Kanalgebiet (114) entspricht.
  8. Verfahren nach einem der Ansprüche 5 bis 7, wobei die zweite Vorrichtungsschicht (104) eine zweite Halbleitervorrichtung einschließlich einer dritten Elektrodenstruktur, einer vierten Elektrodenstruktur und der zweiten Kanalstruktur (116) enthält, und die dritte Elektrodenstruktur und die vierte Elektrodenstruktur dazu konfiguriert sind, den zweiten Strom zu leiten.
  9. Verfahren nach Anspruch 8, wobei die zweite Halbleitervorrichtung einen Transistor (108) einschließlich einer Source-Elektrode (122), einer Drain-Elektrode (124) und eines Kanalgebiets enthält, die dritte Elektrodenstruktur der Source-Elektrode (122) entspricht, die vierte Elektrodenstruktur der Drain-Elektrode (124) entspricht und die zweite Kanalstruktur (116) dem Kanalgebiet entspricht.
  10. Verfahren nach Anspruch 8, wobei die zweite Halbleitervorrichtung ausgewählt ist aus der Gruppe, die aus Metall-Oxid-Halbleiter-Feldeffekt-Transistor, Finnen-Feldeffekt-Transistor, Bipolar-Transistor und Halbleitervorrichtung besteht.
  11. Verfahren nach einem der vorangehenden Ansprüche, wobei das erste Material p-dotiert oder n-dotiert ist.
  12. Verfahren nach einem der vorangehenden Ansprüche, wobei das zweite Material p-dotiert oder n-dotiert ist.
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