DE102014019341B4 - Verbesserte herstellung von silicid-kontakten in halbleiter-bauelementen - Google Patents

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    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Abstract

Verfahren mit den folgenden Schritten:
Bereitstellen (102) eines Halbleitersubstrats mit einem n-Feldeffekttransistor-Bereich und einem p-Feldeffekttransistor-Bereich;
Durchführen (108) eines Präamorphisierungsimplantation-Prozesses (270) an einem n-dotierten Silicium(Si)-Element in dem n-Feldeffekttransistor-Bereich und an einem p-dotierten Siliciumgermanium(SiGe)-Element in dem p-Feldeffekttransistor-Bereich, wodurch ein n-leitendes amorphes Silicium-Element (276) und ein p-leitendes amorphes Siliciumgermanium-Element (278) entstehen;
Abscheiden (110) einer Metallschicht (274) jeweils über dem n-leitenden amorphen Silicium-Element (276) und dem p-leitenden amorphen Siliciumgermanium-Element (278), wobei die Metallschicht eine Nickel-Schicht ist; und
Durchführen (112) eines ersten Glühprozesses (284) an dem Halbleiter-Bauelement mit einer Temperaturanstiegsgeschwindigkeit, die entsprechend einer Silicid-Aufwachsratendifferenz zwischen dem n-leitenden amorphen Silicium-Element (276) und dem p-leitenden amorphen Siliciumgermanium-Element (278) angepasst wird,
wobei während des ersten Glühprozesses (284) das n-leitende amorphe Silicium-Element und das p-leitende amorphe Siliciumgermanium-Element (286) vollständig verbraucht werden, ein erstes Silicid-Element (288) in dem n-Feldeffekttransistor-Bereich entsteht und ein zweites Silicid-Element (286) in dem p-Feldeffekttransistor-Bereich entsteht, wobei das erste Silicid-Element (286) Nickelsilicid (NiSi) enthält und das zweite Silicid-Element (288) eine Kombination aus NiSi, NiGe und NiSiGe enthält, und
wobei das Durchführen des ersten Glühprozesses (284) an dem Halbleiter-Bauelement das Erhöhen der Temperatur mit einer Geschwindigkeit von mehr als etwa 10 Grad Celsius je Sekunde (°C/s) bis eine maximale Temperatur erreicht wird, die in dem Bereich von etwa 280 °C bis etwa 350 °C liegt, aufweist, so dass eine Dickendifferenz zwischen dem ersten Silicid-Element und dem zweiten Silicid-Element kleiner als etwa 2nm (20 Å (Angström)) ist.

Description

  • Hintergrund der Erfindung
  • Halbleiter-Fachleute arbeiten ständig an einer verbesserten Leistung von Halbleiter-Bauelementen und/oder an einem verbesserten Verfahren zur Herstellung von Halbleiter-Bauelementen. Es ist bekannt, dass Silicide eine Möglichkeit sind, elektrische Kontakte in Halbleiter-Bauelementen bereitzustellen. Die Eigenschaften von Kontakt-Siliciden bei n-Feldeffekttransistoren (n-FETs) und p-FETs beeinflussen wiederum die Leistungskennwerte, wie etwa den Kontaktwiderstand und die Unterschiede zwischen Ein- und Ausschaltströmen. Bei den herkömmlichen integrierten Schaltungen, die sowohl n-FETs als auch p-FETs mit Silicid-Kontakten haben, sind die Leistungen der n-FETs und p-FETs jedoch nicht unausgewogen, insbesondere wenn für die n-FETs und die p-FETs verschiedene Halbleitermaterialien verwendet werden. Das führt zu Schwierigkeiten bei der Prozessintegration, die einen Güteverlust der integrierten Schaltung zur Folge haben, wie etwa einen höheren Kontaktwiderstand von Source und Drain bei den p-FETs.
  • US 2008/0070370 A1 und US 2012 / 0313 158 A1 offenbaren jeweils ein Verfahren zum Ausbilden von n-FETs und p-FETs mit Kontakt-Siliciden in Source- und Drain-Bereichen, wobei ein Präamorphisierungsimplantation-Prozess (PAI-Prozess) an den Source- und Drain-Bereichen und ein Glühprozess an dem Halbleiter-Baument durchgeführt wird.
  • US 6 030 863 A offenbart ein Halbleiter-Bauelement mit einem n-FET und einem p-FET, einem n-leitenden Source- und Drain-Bereich in dem n-FET, einem ersten Silicid-Element direkt in dem n-leitenden Source- und Drain-Bereich, einem p-leitenden Source- und Drain-Bereich in dem p-FET und einem zweiten Silicid-Element direkt in dem p-leitenden Source- und Drain-Bereich.
  • Was daher benötigt wird, um die vorgenannten Probleme anzugehen, sind eine Struktur und ein Verfahren zum Maskieren der Struktur.
  • Figurenliste
  • Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und nur der Erläuterung dienen. Vielmehr können der Klarheit der Erörterung halber die Abmessungen der verschiedenen Merkmale beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Ablaufdiagramm, das ein Verfahren zum Herstellen eines Halbleiter-Bauelements gemäß verschiedenen Aspekten der vorliegenden Erfindung zeigt.
    • Die 2 bis 7 zeigen schematische Schnittansichten einer Ausführungsform eines Halbleiter-Bauelements auf verschiedenen Herstellungsstufen gemäß dem Verfahren von 1.
  • Detaillierte Beschreibung
  • Die vorgenannten Probleme werden erfindungsgemäß mit dem Verfahren gemäß dem unabhängigen Patentanspruch 1 und dem Verfahren gemäß dem unabhängigen Patentanspruch 6 gelöst. Vorteilhafte Ausgestaltungen werden in den abhängigen Patentansprüchen definiert.
  • Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung kann Ausführungsformen haben, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen haben, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor. Außerdem können die hier beschriebenen Komponenten anders als in den hier beschriebenen beispielhaften Ausführungsformen angeordnet, kombiniert oder konfiguriert werden.
  • 1 ist ein Ablaufdiagramm einer Ausführungsform eines Verfahrens 100 zum Herstellen eines Halbleiter-Bauelements. Die 2 bis 7 sind Schnittansichten eines Halbleiter-Bauelements 200 auf verschiedenen Herstellungsstufen, das gemäß Aspekten der vorliegenden Erfindung in einer oder mehreren Ausführungsformen konfiguriert ist. Das Halbleiter-Bauelement 200 und das Verfahren zum Herstellen des Halbleiter-Bauelements werden gemeinsam unter Bezugnahme auf die 1 bis 7 beschrieben.
  • In den 1 und 2 beginnt das Verfahren 100 im Schritt 102 mit dem Bereitstellen eines Halbleiter-Bauelements 200, das einen n-FET-Bereich 224 und einen p-FET-Bereich 226 hat. Bei einer beispielhaften Ausführungsform ist der n-FET-Bereich 224 ein Bereich für einen darin auszubildenden n-FET, und der p-FET-Bereich 226 ist ein Bereich für einen darin auszubildenden p-FET. Bei einem Beispiel sind der n-FET und der p-FET MetallOxid-Halbleiter(MOS)-FETs, wie etwa ein n-MOSFET bzw. und ein p-MOSFET.
  • Das Halbleiter-Bauelement 200 von 2 hat Bereiche, die nach herkömmlichen Verfahren hergestellt werden. Das Halbleiter-Bauelement 200 hat ein p-FET-Source/Drain-Substrat 210. Das Substrat 210 enthält Silicium (Si). Alternativ enthält das Substrat Germanium (Ge), Siliciumgermanium (SiGe) oder andere geeignete Halbleitermaterialien, die eine Einfachschicht oder Mehrfachschichten aus Kombinationen davon sein können. Das Halbleitersubstrat hat auch verschiedene Trenn-Elemente 220, wie etwa eine flache Grabenisolation (STI), die in dem Substrat hergestellt wird, um den n-FET-Bereich 224 von dem p-FET-Bereich 226 zu trennen. Für die Trenn-Elemente 220 wird eine Trenntechnologie, wie etwa STI, verwendet, um verschiedene Bereiche, wie etwa den n-FET-Bereich 224 und den p-FET-Bereich 226, zu definieren und elektrisch zu trennen. Die Trenn-Elemente 220 können Siliciumoxid, Siliciumnitrid, Siliciumoxidnitrid oder andere geeignete Materialien oder eine Kombination davon enthalten. Die Halbleiterstruktur weist weiterhin ein Zwischenschicht-Dielektrikum (inter-layer dielectric; ILD) 252 auf. Das ILD 252 enthält Siliciumoxid, ein dielektrisches Material mit einem niedrigen k-Wert oder ein anderes geeignetes dielektrisches Material. Das ILD 252 kann bei einer Ausführungsform durch Abscheidung (wie etwa chemische Aufdampfung) und Polieren (wie etwa chemisch-mechanisches Polieren) hergestellt werden. Der Bereich, der mit 252 bezeichnet ist, kann weiterhin eine oder mehrere Kontaktätzschritt-Schichten (contact etch step layers; CESLs) aufweisen, die hier jedoch nicht dargestellt sind.
  • Das Halbleiter-Bauelement 200 hat weiterhin eine Gate-Struktur jeweils für den n-FET-Bereich 224 und den p-FET-Bereich 226. Jede Gate-Struktur hat ein Gate-Dielektrikum 232 und eine Gate-Elektrode 238, die auf dem Gate-Dielektrikum 232 angeordnet ist. Das Gate-Dielektrikum 232 kann Siliciumoxid, ein dielektrisches Material mit einer Dielektrizitätskonstante, die größer als die Dielektrizitätskonstante von thermischem Siliciumoxid ist (das daher als dielektrisches Material mit einem hohen k-Wert bezeichnet wird), ein anderes geeignetes dielektrisches Material oder eine Kombination davon sein. Die Schicht aus einem dielektrischen Material mit einem hohen k-Wert wird durch Atomlagenabscheidung (ALD) oder ein anderes geeignetes Verfahren hergestellt. Weitere Verfahren zum Herstellen der Schicht aus einem dielektrischen Material mit einem hohen k-Wert sind metallorganische chemische Bedampfung (MOCVD), PVD, UV/Ozon-Oxidation und Molekularstrahl-Epitaxie (MBE). Bei einer Ausführungsform ist das dielektrische Material mit einem hohen k-Wert HfO2. Alternativ ist das dielektrische Material mit einem hohen k-Wert ein Metallnitrid, ein Metallsilicat oder ein anderes Metalloxid.
  • Die Gate-Elektrode 238 enthält ein oder mehrere leitende Materialien, wie etwa dotiertes polykristallines Silicium, Metall, Metalllegierungen, Silicid oder andere geeignete leitende Materialien. Die Gate-Elektrode 238 kann eine Mehrschichtstruktur mit mehreren metallischen Stoffen haben. Bei verschiedenen Ausführungsformen enthält die Gate-Elektrode 238 ein anderes leitendes Material, wie etwa ein anderes geeignetes Metall oder eine andere geeignete Legierung, um die Austrittsarbeit an eine höhere Bauelementleistung mit einer verbesserten Schwellenspannung anzupassen. Bei einem Beispiel enthält die Gate-Elektrode 238 für den n-FET ein Metall mit einer Austrittsarbeit, die kleiner als etwa 4,2 eV ist (das als n-Austrittsarbeits-Metall bezeichnet wird), wie etwa Tantal. Die Gate-Elektrode 238 für den p-FET enthält ein Metall mit einer Austrittsarbeit, die größer als etwa 5,2 eV ist (das als p-Austrittsarbeits-Metall bezeichnet wird), wie etwa Titannidrid.
  • Bei einer Ausführungsform wird die Gate-Struktur mit einem Gate-zuletzt-Verfahren mit den folgenden Schritten ausgebildet: Herstellen eines Schein-Gates; Herstellen des ILD; teilweises oder vollständiges Entfernen des Schein-Gates (sodass ein Gate-Graben in dem ILD entsteht) und Füllen des Gate-Materials in den Gate-Graben, um die Gate-Struktur herzustellen. Ein anderes CMP-Verfahren kann zusätzlich für das Substrat verwendet werden, um die überschüssigen Teile des Gate-Elektrodenmaterials zu entfernen und um die Oberfläche für nachfolgende Bearbeitungsschritte zu planarisieren.
  • Bei einer Ausführungsform hat die Gate-Elektrode 238 in dem n-FET-Bereich 224 eine Tantalschicht (oder ein anderes n-Metall) mit einer darauf aufgebrachten Aluminiumschicht. Bei einer anderen Ausführungsform ist die Gate-Elektrode 238 in dem p-FET-Bereich 226 eine Titannidrid-Schicht mit einer darauf aufgebrachten Aluminiumschicht. Die Gate-Elektroden für den n-FET-Bereich 224 und den p-FET-Bereich 226 können auch andere leitende Materialien sein, wie etwa Kupfer, Wolfram, Metalllegierungen, Metallsilicid, andere geeignete Materialien oder eine Kombination davon. Bei einer Ausführungsform kann das Gate-Elektrodenmaterial, wie etwa Aluminium, mit einem geeigneten Verfahren abgeschieden werden, wie etwa physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD) oder ein anderes geeignetes Verfahren.
  • Der n-FET-Bereich 224 weist weiterhin leicht dotierte Source/Drain-Bereiche (lightly doped source/drain regions; LDD-Bereiche) 240 auf. Bei einer Ausführungsform enthalten die LDD-Bereiche 240 einen n-Dotanden und werden in dem n-FET-Bereich 224 ausgebildet. Der p-FET-Bereich 226 weist ebenfalls weiterhin LDD-Bereiche 244 auf. Bei einer Ausführungsform enthalten die LDD-Bereiche 244 einen p-Dotanden und werden in dem p-FET-Bereich 226 ausgebildet. Dann werden stark dotierte Source- und Drain(S/D)-Elemente mit verschiedenen lonenimplantationsprozessen hergestellt und werden im Wesentlichen auf die äußeren Ränder der entsprechenden Abstandshalter ausgerichtet. Die S/D-Bereiche 242 (die hier gelegentlich als n-S/D-Bereiche bezeichnet werden) enthalten einen n-Dotanden. Einer der S/D-Bereiche 242 verhält sich wie ein Source- oder Drain-Bereich, und der andere der S/D-Bereiche 242 verhält sich wie ein Drain- oder Source-Bereich. Bei einer Ausführungsform enthalten die S/D-Bereiche 242 Silicium (Si), das mit Phosphor (P) dotiert ist. S/D-Bereiche 250 (die hier gelegentlich als p-S/D-Bereiche bezeichnet werden) enthalten einen p-Dotanden. Einer der S/D-Bereiche 250 verhält sich wie ein Source- oder Drain-Bereich, und der andere der S/D-Bereiche 250 verhält sich wie ein Drain- oder Source-Bereich. Bei einer Ausführungsform haben die S/D-Bereiche 250 eine Siliciumgermanium(SiGe)-Abscheidung mit Bor (B). Zwar sind die S/D-Bereiche 242 und 250 zur Erläuterung als Bereiche mit glatten Rändern dargestellt, aber sie können auch unregelmäßige Formen haben. Das Trägermaterial in den S/D-Bereichen 242 ist von dem in den S/D-Bereichen 250 verschieden.
  • Bei einer Ausführungsform weisen die Gate-Strukturen für den n-FET-Bereich 224 und den p-FET-Bereich 226 weiterhin jeweils Seitenwand-Abstandshalter 248 auf. Die Gate-Abstandshalter 248 können unter Verwendung von herkömmlichen Verfahren hergestellt werden, wie etwa dielektrische Abscheidung und Trockenätzen. Bei einer Ausführungsform enthalten die Seitenwand-Abstandshalter 248 ein dielektrisches Material, wie etwa Siliciumoxid, Siliciumnitrid, Siliciumoxidnitrid oder eine Kombination davon. Bei einer Ausführungsform werden die LDD-Bereiche durch Ionenimplantation hergestellt, dann werden die Seitenwand-Abstandshalter 248 ausgebildet, und anschließend werden die S/D-Bereiche durch eine weitere Ionenimplantation hergestellt.
  • In den 1 und 3 geht das Verfahren mit dem Schritt 104 durch Ausbilden von S/D-Kontaktlöchern 258 weiter. Im Schritt 104 werden die S/D-Kontaktlöcher 258 in dem n-FET-Bereich 224 und dem p-FET-Bereich 226 ausgebildet und werden auf die entsprechenden Source- und Drain-Bereiche ausgerichtet. Die Kontaktlöcher 258 werden mit einem fotolithografischen Prozess und Ätzen ausgebildet. Bei einer Ausführungsform umfasst der Schritt 104 zum Ausbilden der Kontaktlöcher 258 das Herstellen einer strukturierten Fotoresist-Schicht mit einem fotolithografischen Prozess und das Ätzen des ILD 252 mit einem Ätzprozess, um die Kontaktlöcher unter Verwendung der strukturierten Fotoresist-Schicht als eine Ätzmaske auszubilden.
  • Die strukturierte Fotoresist-Schicht weist verschiedene Öffnungen auf, die die Bereiche für die Kontaktlöcher 258 definieren. Wie vorstehend dargelegt worden ist, wird die strukturierte Fotoresist-Schicht mit einem fotolithografischen Verfahren hergestellt. Ein beispielhaftes fotolithografisches Verfahren kann die Bearbeitungsschritte Fotoresist-Beschichtung, Vorhärten, Maskenjustierung, Belichtung, Härten nach der Belichtung, Entwickeln des Fotoresists und Nachhärten haben. Das fotolithografische Verfahren kann durch andere geeignete Verfahren ersetzt werden, wie etwa maskenlose Fotolithografie, Elektronenstrahlbelichtung oder lonenstrahlbelichtung.
  • Während des Ätzens des ILD 258 werden die Materialschichten des ILD 258 in den Öffnungen der strukturierten Fotoresist-Schicht weggeätzt. Bei einer Ausführungsform erfolgt das Ätzen durch Trockenätzen. Bei einem Beispiel wird für das Trockenätzen ein fluorhaltiges Plasma verwendet, um die Polysilicium-Schicht zu entfernen. Zur Unterstützung des Beispiels enthält das Ätzgas CF4. Alternativ kann der Ätzprozess mehrere Ätzschritte haben, um die verschiedenen Materialschichten zu ätzen. Bei einer anderen Ausführungsform kann für den Ätzprozess eine Nassätzchemikalie verwendet werden, wie etwa eine fluorhaltige Chemikalie. Nach dem Ätzprozess kann die strukturierte Fotoresist-Schicht durch Nass-Strippen oder Plasma-Ablösen entfernt werden.
  • Bei einer anderen Ausführungsform kann im Schritt 104 alternativ eine Hartmaske als eine Ätzmaske für die Kontaktlöcher 258 verwendet werden. Die Hartmaske hat verschiedene Öffnungen, die die Bereiche für die Kontaktlöcher definieren. Die Hartmaske kann durch eine Abscheidung und eine Strukturierung hergestellt werden, die einen fotolithografischen Prozess und Ätzen umfasst. Insbesondere wird eine Schicht aus einem Hartmaskenmaterial, wie etwa Siliciumoxid oder Siliciumnitrid, auf dem ILD 252 abgeschieden; auf der Schicht aus dem Hartmaskenmaterial wird eine strukturierte Fotoresist-Schicht mit einem fotolithografischen Prozess hergestellt; ein erster Ätzprozess wird an der Schicht aus dem Hartmaskenmaterial durchgeführt, um die Öffnungen von der strukturierten Fotoresist-Schicht auf die Schicht aus dem Hartmaskenmaterial zu übertragen, sodass eine Hartmaske entsteht; und ein zweiter Ätzprozess wird an dem ILD 252 durchgeführt, um unter Verwendung der Hartmaske als Ätzmaske die Kontaktlöcher 258 auszubilden. Der Ätzprozess, der für die Schicht aus Hartmaskenmaterial verwendet wird, kann ein Nassätzprozess, ein Trockenätzprozess oder eine Kombination davon sein. Zum Ätzen einer Siliciumoxid-Hartmaskenschicht kann zum Beispiel eine Fluorwasserstoff(HF)-Lösung verwendet werden.
  • Bei einem Beispiel haben die Kontaktlöcher 258 eine Breite in dem Bereich von etwa 14 Nanometer (nm) bis 45 nm und eine Tiefe in dem Bereich von etwa 30 nm bis etwa 300 nm.
  • In den 1 und 3 geht das Verfahren mit dem Schritt 106 weiter. Bei einer Ausführungsform umfasst der Schritt 106 das Herstellen von Kontakt-Seitenwand-Abstandshaltern 268 in den Kontaktlöchern 258. Bei einer Ausführungsform bestehen die Kontakt-Seitenwand-Abstandshalter 268 aus Titannidrid (TiN), aber die Seitenwand-Abstandshalter 268 können auch aus einem anderen geeigneten Material bestehen, wie etwa Tantalnitrid (TaN), Siliciumnitrid (SiN), Siliciumcarbid (SiC) oder Kohlenstoff oder einer Kombination davon.
  • Im Schritt 106 wird gemäß verschiedenen Ausführungsformen eine Abstandshalter-Materialschicht für die Kontakt-Seitenwand-Abstandshalter 268 in den Kontaktlöchern 258 durch CVD, PVD, Atomlagenabscheidung (ALD), CVD mit Plasma hoher Dichte (HDP CVD), andere geeignete Verfahren oder eine Kombination davon abgeschieden.
  • Der Schritt 106 umfasst weiterhin einen Seitenwand-Rückätzprozess, mit dem die Abstandshalter-Materialschicht geätzt wird, um einen Teil an der Unterseite der Kontaktlöcher 258 zu entfernen, damit die Kontakt-Seitenwand-Abstandshalter 268 zurückbleiben. Bei einer Ausführungsform umfasst der Rückätzprozess anisotropes Ätzen, wie etwa Trockenätzen, oder Sputtern mit Ar/N2-Gas.
  • Bei dem Verfahren soll Silicid in den Source- und Drain-Bereichen gebildet werden, um den Kontaktwiderstand zu verringern. Die Eigenschaften von Kontaktsiliciden bei n-FETs und p-FETs beeinflussen wiederum die Leistungskennwerte, wie etwa den Kontaktwiderstand und die Unterschiede zwischen den Ein- und Ausschaltströmen. Auf Grund dessen, dass bei n-FETs andere Materialien als bei p-FETs verwendet werden, kann die Silicid-Aufwachsrate bei n-FETs größer als die Silicid-Aufwachsrate bei p-FETs sein, was zu einer größeren Dicke der Silicidschichten bei n-FETs als bei p-FETs führt. Der Wunsch, bei der Herstellung von Halbleitern amorphes Silicium (a-Si) vollständig in Silicid umzuwandeln und dabei die Siliciddicke unter Kontrolle zu halten, kann zu Kompromissen zwischen der Siliciddicke und dem restlichen a-Si führen. Wenn zum Beispiel das a-Si vollständig verbraucht wird, kann das Silicid so dick sein, dass es Sorgen mit dem Übergangskriechstrom gibt. Wenn andererseits das a-Si nicht vollständig verbraucht wird, um die Siliciddicke unter Kontrolle zu halten, gibt es Sorgen mit dem Kontaktwiderstand und der Qualitätsminderung des Bauelements. Es besteht daher der Wunsch, das Ungleichgewicht bei der Silicid-Aufwachsrate zwischen n-FETs und p-FETs ständig zu verringern, um die Eigenschaften bei dem Kompromiss zwischen der Siliciddicke und dem restlichen a-Si zu verbessern.
  • In den 1 und 4 geht das Verfahren mit dem Schritt 108 weiter. Im Schritt 108 wird ein erster PAI-Prozess 270 (PAI: pre-amorphized implantation; präamorphisierte Implantation) an den S/D-Bereichen 242 und 250 durchgeführt. Bei dem PAI-Prozess 270 wird in die n-S/D-Bereiche 242 und die p-S/D-Bereiche 250 eine Implantationsstoff-Sorte implantiert, die die Gitterstruktur dieser Bereiche beschädigt und in den S/D-Bereichen 242 und den S/D-Bereichen 250 amorphisierte Bereiche mit einer Tiefe herstellt, die mit 272 bezeichnet ist. Die amorphisierte Tiefe 272 wird entsprechend den Konfigurationsspezifikationen hergestellt. Bei einer Ausführungsform kann die amorphisierte Tiefe 272 etwa 5 nm bis etwa 20 nm betragen. Die amorphisierten Bereiche in dem n-FET-Bereich 224 enthalten erfindungsgemäß amorphes Silicium (a-Si), und die amorphisierten Bereiche in dem p-FET-Bereich 226 enthalten amorphes Siliciumgermanium (a-SiGe).
  • Der PAI-Prozess 270 kann zum Beispiel durch Steuern des Implantationswinkels, der Implantationsenergie, der Implantationsstoff-Sorte und/oder der Implantationsstoff-Dosierung angepasst werden. Die Implantationsstoff-Sorte kann ein geeigneter Stoff sein, wie etwa Si, Ge, C, Sn, Pb oder Al. Bei der vorliegenden Ausführungsform werden bei dem PAI-Prozess 270 Si, Ge, C, Sn, Pb oder Al mit einer Implantationsenergie von etwa 5 keV bis etwa 10 keV, einer Dosierung in dem Bereich von etwa 1E13 Atome/cm2 bis etwa 1E16 Atome/cm2, einer Temperatur in dem Bereich von etwa -150 °C bis etwa 30 °C und einem Implantationswinkel in dem Bereich von etwa 0° bis etwa 30° implantiert.
  • Um zu gewährleisten, dass die amorphisierten Bereiche auf die S/D-Bereiche 242 und die p-Bereiche beschränkt sind, und um die anderen Bereiche des Halbleiter-Bauelements 200 vor Implantationsschäden zu schützen, kann eine strukturierte Fotoresist-Schicht verwendet werden.
  • In den 1 und 5 geht das Verfahren mit dem Schritt 110 weiter. Durch den PAI-Prozess 270 im Schritt 208 entstehen a-Si-Bereiche 276 in dem n-FET-Bereich 224 (insbesondere in den S/D-Bereichen 242) und a-SiGe-Bereiche 278 in dem p-FET-Bereich (insbesondere in den S/D-Bereichen 250). Im Schritt 110 wird eine Metallschicht 274 in jedem der Kontaktlöcher 258 abgeschieden, um eine Metallschicht für die Silicidbildung bereitzustellen. Zwar ist die Metallschicht 274 in 5 in einer Ebene gezeigt, aber es braucht nur ausreichend Metall abgeschieden zu werden, um die Bildung von Siliciden zu ermöglichen, die nachstehend beschrieben wird. Die Metallschicht kann unter Verwendung von zum Beispiel der PVD, der CVD oder eines anderen geeigneten Verfahrens abgeschieden werden. Erfindungsgemäß ist das Metall, das in der Metallschicht verwendet wird, Nickel (Ni), das eine obere Deckschicht (TiN oder Ti) haben kann oder auch nicht.
  • In den 1 und 6 geht das Verfahren mit dem Schritt 112 weiter. Im Schritt 112 wird ein erster Glühprozess 284 an dem Bauelement 200 durchgeführt. Der erste Glühprozess 284 bewirkt, dass die a-Si-Bereiche 276 kristallisieren, sodass n-FET-Silicidbereiche 286 in dem n-FET-Bereich 224 entstehen. Ebenso bewirkt der erste Glühprozess 284, dass die a-SiGe-Bereiche 278 kristallisieren, sodass p-FET-Silicidbereiche 288 in dem p-FET-Bereich 226 entstehen. Wenn Ni als die Metallschicht 274 verwendet wird und die n-S/D-Bereiche 242 Si enthalten, so enthalten die n-FET-Silicidbereiche 286 Nickelsilicid (NiSi). Wenn Ni als die Metallschicht verwendet wird und die p-S/D-Bereiche SiGe enthalten, so enthalten die p-FET-Silicidbereiche 288 eine Kombination aus NiSi, NiGe und NiSiGe. Die Kombination aus NiSi, NiGe und NiSiGe kann hier mit Ni(Si, Ge) abgekürzt werden. Es ist zu beachten, dass die n-FET-Silicidbereiche 286 eine andere Zusammensetzung als die p-FET-Silicidbereiche 288 haben.
  • Bei einer Ausführungsform ist während des ersten Glühprozesses 284 die Aufwachsrate der n-FET-Silicidbereiche 286 (d. h. die Rate, mit der a-Si 276 in Silicid umgewandelt wird) größer als die Aufwachsrate der p-FET-Silicidbereiche 288 (d. h. die Rate, mit der a-SiGe 278 in Silicid umgewandelt wird). Eine Sorge bei herkömmlichen Glühverfahren ist, dass wenn das Glühen so durchgeführt wird, dass die a-SiGe-Bereiche 278 bei der Umwandlung in Silicid (in den p-FET-Silicidbereichen 288) vollständig verbraucht werden, die n-FET-Silicidbereiche 286 zu dick wären (in Bezug auf die p-FET-Silicidbereiche 288), sodass man wegen des Übergangskriechstroms Bedenken haben muss. In 6 ist die Tiefe der p-FET-Silicidbereiche 288 als 272 dargestellt, und die Tiefe der n-FET-Silicidbereiche ist als 290 dargestellt. Bei Anwendung von herkömmlichen Glühverfahren ist die Tiefen- oder Dickendifferenz größer als etwa 2nm (20 Angström (Å)), was einen zu hohen Übergangskriechstrom zur Folge haben kann. Wenn jedoch die a-SiGe-Bereiche 278 nicht vollständig verbraucht werden, um zum Beispiel die Tiefe der n-FET-Silicidbereiche 286 zu verringern, verbleibt a-SiGe in dem p-FET-Bereich und führt zu einem zu hohen Kontaktwiderstand und einer verringerten Trägerbeweglichkeit. Hier werden zwei Ausführungsformen für den Glühprozess vorgestellt, um die a-SiGe-Bereiche 278 zu verbrauchen und dabei gleichzeitig zu gewährleisten, dass die Dickendifferenz zwischen den n-FET-Silicidbereichen 286 und den p-FET-Silicidbereichen 288 kleiner als 2nm (20 Å) ist.
  • Bei einer Ausführungsform eines herkömmlichen Glühprozesses beträgt die Temperaturanstiegsgeschwindigkeit (d. h. die Anstiegsgeschwindigkeit der Temperatur) etwa 1 °C/s bis etwa 10 °C/s. Die Anstiegsgeschwindigkeit von etwa 1 °C/s bis etwa 10 °C/s wird so lange verwendet, bis eine maximale Temperatur von etwa 180 °C bis etwa 280 °C erreicht worden ist. Wenn die maximale Temperatur erreicht worden ist, wird sie etwa 5 s bis etwa 60 s gehalten. Die Verwendung der Ausführungsform des herkömmlichen Glühprozesses führt jedoch zu einer Dickendifferenz zwischen n-FET-Siliciden und p-FET-Siliciden von mehr als 2nm (20 Å). Neue Ausführungsformen des Glühprozesses, die hier vorgestellt werden, verbessern die Eigenschaften der n-FET- und p-FET-Silicide gegenüber herkömmlichen Glühprozessen.
  • Erfindungsgemäß wird während des ersten Glühprozesses 284 eine Temperaturanstiegsgeschwindigkeit von mehr als etwa 10 °C/s verwendet, bis eine maximale Temperatur von 260 °C bis 350 °C erreicht worden ist. Die Temperaturanstiegsgeschwindigkeit kann zum Beispiel etwa 10 °C/s bis etwa 50 °C/s betragen. Bei einer Ausführungsform ist die Starttemperatur für den ersten Glühprozess 284 die Umgebungstemperatur des bisherigen Prozessverlaufs, die zwischen 20 °C und 90 °C liegen kann. Bei einer Ausführungsform enthält das Umgebungsgas während des Glühprozesses 284 N2, Argon (Ar), Helium (He) oder eine Kombination davon. Sobald die maximale Temperatur erreicht worden ist, wird bei dem Glühprozess 284 sofort damit begonnen, durch Abschalten oder Verringern der Energie für die Heizelemente, wie etwa Halogenlampen, die Temperatur zu senken, und gleichzeitig wird mit einem starken Gasstrom (N2, Ar oder He) zum Abkühlen auf Raumtemperatur gespült.
  • Der Glühprozess wird auf Grund des Versuchsergebnisses konzipiert, dass die Silicid-Aufwachsraten zwischen a-Si und a-SiGe bei einer höheren Temperatur (z. B. bei einer Temperatur in dem Bereich von 280 °C bis 350 °C) weniger unterschiedlich sind als bei einer niedrigeren Temperatur. Tabelle 1 zeigt die Dickendifferenzen zwischen den n-FET-Siliciden 286 und den p-FET-Siliciden 288 als Ergebnis des Glühprozesses 284. Bei dem Glühprozess 284 für Tabelle 1 wird eine Anstiegsgeschwindigkeit von 30 °C/s verwendet. Es sind die Ergebnisse für verschiedene maximale Temperaturen des vorstehend beschriebenen Glühprozesses 284 angegeben. Es ist zu beachten, dass für maximale Temperaturen über etwa 290 °C die Dickendifferenz zwischen den n-FET-Siliciden 286 und den p-FET-Siliciden 288 kleiner als 2nm (20 Å) ist. Zum Beispiel beträgt bei einer Temperatur von 310 °C die Dickendifferenz zwischen den n-FET-Siliciden 286 und den p-FET-Siliciden 288 etwa 1,17nm (11,7 Å). Tabelle 1
    Maximale Temperatur (°C) Dicke des n-FET-Silicids Dicke des p-FET-Silicids Differenz der Dicke
    230 9,85nm (98,5 Å) 6,718nm (67,18 Å) 3,132nm (31,32 Å)
    250 10,445nm (104,45 Å) 7,368nm (73,68 Å) 3,077nm (30,77 Å)
    270 12,048nm (120,48 Å) 9,798nm (97,98 Å) 2,25nm (22,5 Å)
    290 14,462nm (144,62 Å) 12,339nm (123,39 Å) 2,123nm (21,23 Å)
    310 19,400nm (194,00 Å) 18,230nm (182,30 Å) 1,17nm (11,7 Å)
  • Bei einer anderen Ausführungsform des ersten Glühprozesses 284 wird eine Temperaturanstiegsgeschwindigkeit von mehr als 10 °C/s verwendet, bis eine maximale Temperatur von etwa 260 °C bis etwa 300 °C erreicht worden ist. Die Temperaturanstiegsgeschwindigkeit kann zum Beispiel etwa 10 °C/s bis etwa 50 °C/s betragen. Bei einem Beispiel ist die Starttemperatur für den ersten Glühprozess 284 die Umgebungstemperatur des bisherigen Prozessverlaufs, die zwischen 20 °C und 90 °C liegen kann. Bei einer Ausführungsform enthält das Umgebungsgas während des Glühprozesses 284 N2, Ar, He oder eine Kombination davon. Wenn die maximale Temperatur erreicht worden ist, wird sie etwa 1 s bis etwa 60 s gehalten. Das Halten des Halbleiter-Bauelements 200 von 6 über einen Zeitraum auf der maximalen Temperatur kann als Tränken des Halbleiter-Bauelements 200 bei der Temperatur bezeichnet werden.
  • Tabelle 2 zeigt die Dickendifferenzen zwischen den n-FET-Siliciden 286 und den p-FET-Siliciden 288 als Ergebnis eines Glühprozesses 284. Bei dem Glühprozess 284 wird für die Ergebnisse in Tabelle 2 eine Anstiegsgeschwindigkeit von 10 °C/s bis 50 °C/s verwendet, bis eine maximale Temperatur von etwa 260 °C bis 300 °C erreicht worden ist. Die maximale Temperatur wird über verschiedene Tränkzeiten gehalten, die in Tabelle 2 angegeben sind. Es ist zu beachten, dass eine Tränkzeit von mehr als etwa 20 s zu einer Dickendifferenz zwischen den n-FET-Siliciden 286 und den p-FET-Siliciden 288 führt, die kleiner als 2nm (20 Å) ist. Tabelle 2
    Tränkzeit (s) Dicke des n-FET-Silicids Dicke des p-FET-Silicids Differenz der Dicke
    0 12,048nm (120,48 Å) 9,798nm (97,98 Å) 2,25nm (22,5 Å)
    5 13,883nm (138,83 Å) 11,072nm (110,72 Å) 2,811 nm (28,11 Å)
    10 17,170nm (171,70 Å) 14,992nm (149,92 Å) 2,178nm (21,78 Å)
    20 17,845nm (178,45 Å) 16,349nm (163,49 Å) 1,496nm (14,96 Å)
    30 19,345nm (193,45 Å) 18,023nm (180,23 Å) 1,322nm (13,22 Å)
  • Die vorstehend beschriebenen Ausführungsformen des ersten Glühprozesses 284 haben die folgenden Vorzüge. Erstens gibt es nur wenig oder gar kein restliches a-SiGe, das in dem p-FET-Bereich 226 nach dem ersten Glühprozess 284 zurückbleibt, da das a-SiGe verbraucht wird und in p-FET-Silicidbereiche 288 umgewandelt wird, die NiSi, NiGe, NiSiGe oder eine Kombination davon enthalten. Gleichzeitig werden die n-FET-Silicidbereiche 286 nicht so dick, dass sie als Ergebnis des ersten Glühprozesses 284 zu Sorgen wegen des Übergangskriechstroms Anlass geben. Die Ausführungsformen des ersten Glühprozesses 284 haben den weiteren Vorteil, dass sie auf Grund der hohen Anstiegsgeschwindigkeiten den WPH-Durchsatz (WPH: wafers per hour; Anzahl von Wafern je Stunde) erhöhen. Die Ausführungsformen des ersten Glühprozesses 284 können zum Beispiel unter Verwendung des Halogenglühens mit Wolfram-Halogen-Lampen realisiert werden.
  • In den 1 und 7 geht das Verfahren mit dem Schritt 114 weiter. Im Schritt 114 wird der reaktionsunfähige Teil der Metallschicht 274 von 6 von dem Bauelement 200 entfernt, sodass Kontaktlöcher 258 entstehen. Nassätzen kann verwendet werden, um zwar den reaktionsunfähigen Teil der Metallschicht 274 selektiv zu entfernen, aber das Silicid (z. B. NiSi) in den n-FET-Silicidbereichen 286 nicht zu entfernen und auch die p-FET-Silicidbereiche 288 nicht zu entfernen.
  • In den 1 und 7 geht das Verfahren mit dem Schritt 116 weiter. Im Schritt 116 kann ein zweiter Glühprozess 290 an dem Bauelement 200 durchgeführt werden. Bei einer Ausführungsform wird der zweite Glühprozess mit einer Glühtemperatur realisiert, die so angepasst wird, dass das Silicid von einer Phase mit einer geringen Leitfähigkeit in eine andere Phase mit einer höheren Leitfähigkeit umgewandelt wird. Bei dem zweiten Glühprozess ist die Glühtemperatur höher als die des ersten Glühprozesses und die Glühdauer ist kürzer als die des ersten Glühprozesses. Bei einem Beispiel wird der zweite Glühprozess 290 über etwa 1/10.000 (1E-4) s unter Verwendung einer Temperatur von etwa 700 °C bis etwa 900 °C durchgeführt. Bei einer Ausführungsform wird das Laserglühen für den zweiten Glühprozess 290 verwendet.
  • Es ist zu beachten, dass der PAI-Prozess im Schritt 108 in das Verfahren 100 integriert ist und so konzipiert ist, dass das Ungleichgewicht zwischen den n-FET-Siliciden 286 und den p-FET-Siliciden 288 eliminiert oder verringert wird. Nehmen wir an, dass der PAI-Prozess 270 nicht Bestandteil des Verfahrens 100 ist. Die Nicht-Verwendung des PAI-Prozesses 270 könnte anscheinend den Vorteil haben, dass es kein a-Si gibt, sodass ein Fachmann sich nicht damit befassen muss, wie a-Si verbraucht werden soll. Jedoch ist die Aufwachsrate von NiSi in dem n-FET-Bereich 224 größer als die Aufwachsrate von Ni(Si, Ge) in dem p-FET-Bereich 226, sodass die Dickendifferenz zwischen dem Silicid in dem n-FET-Bereich 224 und dem Silicid in dem p-FET-Bereich 226 größer als 2nm (20 Å) ist, was nicht erwünscht ist. In einem solchen Szenarium wird NiSi aus kristallinem Si umgewandelt, und daher wird NiSi ebenfalls kristallisiert. Durch Verwenden von Transmissionselektronenmikroskopie(TEM)-Beugungsbildern von NiSi kann eine Halbleiterstruktur, die mit dem Verfahren 100 hergestellt wird, von einer Halbleiterstruktur unterschieden werden, für die ein Verfahren, das dem Verfahren 100 ähnlich ist, aber nicht der PAI-Prozess von Schritt 108 verwendet wird. Bei einer Halbleiterstruktur, die mit dem Verfahren 100 hergestellt wird, hat das TEM-Beugungsbild der Ni-Silicide in der Halbleiterstruktur nur ein Ringmuster, während bei einer Halbleiterstruktur, für die ein Verfahren, das dem Verfahren 100 ähnlich ist, aber nicht der PAI-Prozess von Schritt 108 verwendet wird, das TEM-Beugungsbild von NiSi in der Halbleiterstruktur ein Punktmuster oder ein Punktmuster mit einem partiellen schwachen Ring hat. Somit haben die Ni-Silicide, die mit dem Verfahren 100 gebildet werden, eine amorphe Struktur.
  • Ein anderes Verfahren, das statt des Schritts 108 verwendet werden kann, ist ein Verfahren, bei dem jeweils ein anderer PAI-Prozess für den n-FET-Bereich 224 und den p-FET-Bereich 226 verwendet wird, um zu versuchen, den unterschiedlichen Zusammensetzungen der S/D-Bereiche 242 und der S/D-Bereiche 250 Rechnung zu tragen. In diesem Fall kann zunächst eine Hartmaske auf den n-FET-Bereich 224 aufgebracht werden, während für den p-FET-Bereich 226 ein erster PAI-Prozess verwendet wird. Dann wird die Hartmaske von dem n-FET-Bereich 224 entfernt und auf den p-FET-Bereich 226 wird eine Hartmaske aufgebracht, und daran schließt sich ein zweiter PAI-Prozess für den n-FET-Bereich 224 an. Der zweifache PAI-Prozess ermöglicht einen Freiheitsgrad für den Umgang mit den unterschiedlichen Materialien in den S/D-Bereichen 242 und den S/D-Bereichen 250.
  • Durch nachfolgende Bearbeitung können weiterhin verschiedene Kontakte/Kontaktlöcher/Leiterbahnen und Mehrschicht-Verbindungselemente (z. B. Metallschichten und Zwischenschicht-Dielektrika) auf dem Substrat 210 hergestellt werden, die so konfiguriert sind, dass sie die verschiedenen Elemente oder Strukturen des Halbleiter-Bauelements 200 verbinden. Die zusätzlichen Elemente können eine elektrische Verbindung mit dem Bauelement 200 herstellen. Bei einer Ausführungsform werden Kontakt-Elemente in den Kontaktlöchern 258 ausgebildet und sie werden über das entsprechende Silicid mit den Source- und Drain-Bereichen elektrisch verbunden. Die Kontakt-Elemente können mit einem Verfahren, das Abscheidung und Polieren umfasst, ausgebildet werden. Zum Beispiel wird ein leitendes Material, wie etwa Wolfram, Kupfer, Aluminium oder ein anderes geeignetes Metall oder eine Metalllegierung, mit einem geeigneten Verfahren, wie etwa PVD, in den Kontaktlöchern 258 abgeschieden. Dann wird das überschüssige Metall, das auf dem ILD 252 abgeschieden worden ist, mit einem geeigneten Verfahren, wie etwa CMP, entfernt, das außerdem die Oberseite des Halbleiter-Bauelements 200 planarisiert.
  • Bei einer anderen Ausführungsform wird weiterhin eine Mehrschichtverbindung hergestellt, die vertikale Verbindungen, wie etwa herkömmliche Kontaktlöcher oder Gate-Elektrodenkontakte, und horizontale Verbindungen umfasst, wie etwa Metallleiterbahnen. Für die verschiedenen Verbindungselemente können verschiedene leitende Materialien verwendet werden, wie etwa Kupfer, Wolfram und/oder Silicid. Bei einem Beispiel wird ein Damaszierungsprozess und/oder ein zweifacher Damaszierungsprozess verwendet, um eine Mehrschicht-Verbindungsstruktur auf Kupferbasis herzustellen.
  • Das beschriebene Halbleiter-Bauelement 200 kann in verschiedenen mikroelektronischen Bauelementen verwendet werden, wie etwa in digitalen Logikschaltungen, bildgebenden Sensor-Bauelementen, Ein-Chip-Systemen (SoC), dynamischen oder statischen RAM-Zellen (RAM: Schreib-Lese-Speicher), Flash-Speichern und/oder anderen mikroelektronischen Bauelementen.
  • Es werden verschiedene Ausführungsformen für das Halbleiter-Bauelement 200 und das Verfahren zu seiner Herstellung bereitgestellt. Bei einer Ausführungsform umfasst das Verfahren zum Herstellen des Halbleiter-Bauelements 200 die folgenden Schritte: Durchführen eines PAI-Prozesses an einem n-FET-Bereich und einem p-FET-Bereich des Halbleiter-Bauelements, um einen n-a-Si-Bereich und einen p-a-Si-Bereich zu erzeugen; und Bilden von Silicid für Source- und Drain-Bereiche durch Durchführen eines ersten Glühprozesses, um Silicidbereiche in dem Halbleiter-Bauelement auszubilden. Bestandteil des ersten Glühprozesses ist eine Temperaturanstiegsgeschwindigkeit, die entsprechend der Differenz zwischen der Silicid-Aufwachsrate in dem n-FET-Bereich und der Silicid-Aufwachsrate in dem p-FET-Bereich angepasst wird. Bei dem vorliegenden Beispiel umfasst der erste Glühprozess das Erhöhen der Temperatur mit einer Geschwindigkeit, die größer als etwa 10 °C/s ist, wobei während des ersten Glühprozesses die a-Si-Bereiche vollständig verbraucht werden, ein erster Silicidbereich in dem n-FET-Bereich hergestellt wird und ein zweiter Silicidbereich in dem p-FET-Bereich hergestellt wird und die Dickendifferenz zwischen dem ersten Silicidbereich und dem zweiten Silicidbereich kleiner als etwa 2nm (20 Å) ist.
  • Bei einer Ausführungsform enthält das so hergestellte Halbleiter-Bauelement amorphe Silicid-Elemente in den Source- und Drain-Bereichen. Die Silicid-Elemente in dem n-FET-Bereich und dem p-FET-Bereich befinden sich hinsichtlich der Dicke und der Bauelementleistung im Gleichgewicht. Insbesondere enthalten die Silicid-Elemente in dem n-FET-Bereich a-Si und die Silicid-Elemente in dem p-FET-Bereich enthalten a-SiGe, was sich in den TEM-Beugungsbildern in den Versuchen widerspiegelt.
  • Eine oder mehrere Ausführungsformen können verschiedene Vorzüge haben. Bei einer Ausführungsform gibt es nur wenig oder gar kein a-SiGe, das nach dem ersten Glühprozess 284 in dem p-FET-Bereich 226 zurückbleibt, da das a-SiGe verbraucht wird und in die p-FET-Silicidbereiche 288 umgewandelt wird, die NiSi, NiGe, NiSiGe oder eine Kombination davon enthalten. Gleichzeitig werden die n-FET-Silicidbereiche 286 nicht so dick, als dass dies im Ergebnis des ersten Glühprozesses 284 Anlass zur Sorge wegen des Übergangskriechstroms geben würde. Bei einer anderen Ausführungsform hat der erste Glühprozess 284 den weiteren Vorzug, dass er auf Grund der hohen Anstiegsgeschwindigkeiten den WPH-Durchsatz erhöht.

Claims (7)

  1. Verfahren mit den folgenden Schritten: Bereitstellen (102) eines Halbleitersubstrats mit einem n-Feldeffekttransistor-Bereich und einem p-Feldeffekttransistor-Bereich; Durchführen (108) eines Präamorphisierungsimplantation-Prozesses (270) an einem n-dotierten Silicium(Si)-Element in dem n-Feldeffekttransistor-Bereich und an einem p-dotierten Siliciumgermanium(SiGe)-Element in dem p-Feldeffekttransistor-Bereich, wodurch ein n-leitendes amorphes Silicium-Element (276) und ein p-leitendes amorphes Siliciumgermanium-Element (278) entstehen; Abscheiden (110) einer Metallschicht (274) jeweils über dem n-leitenden amorphen Silicium-Element (276) und dem p-leitenden amorphen Siliciumgermanium-Element (278), wobei die Metallschicht eine Nickel-Schicht ist; und Durchführen (112) eines ersten Glühprozesses (284) an dem Halbleiter-Bauelement mit einer Temperaturanstiegsgeschwindigkeit, die entsprechend einer Silicid-Aufwachsratendifferenz zwischen dem n-leitenden amorphen Silicium-Element (276) und dem p-leitenden amorphen Siliciumgermanium-Element (278) angepasst wird, wobei während des ersten Glühprozesses (284) das n-leitende amorphe Silicium-Element und das p-leitende amorphe Siliciumgermanium-Element (286) vollständig verbraucht werden, ein erstes Silicid-Element (288) in dem n-Feldeffekttransistor-Bereich entsteht und ein zweites Silicid-Element (286) in dem p-Feldeffekttransistor-Bereich entsteht, wobei das erste Silicid-Element (286) Nickelsilicid (NiSi) enthält und das zweite Silicid-Element (288) eine Kombination aus NiSi, NiGe und NiSiGe enthält, und wobei das Durchführen des ersten Glühprozesses (284) an dem Halbleiter-Bauelement das Erhöhen der Temperatur mit einer Geschwindigkeit von mehr als etwa 10 Grad Celsius je Sekunde (°C/s) bis eine maximale Temperatur erreicht wird, die in dem Bereich von etwa 280 °C bis etwa 350 °C liegt, aufweist, so dass eine Dickendifferenz zwischen dem ersten Silicid-Element und dem zweiten Silicid-Element kleiner als etwa 2nm (20 Å (Angström)) ist.
  2. Verfahren nach Anspruch 1, wobei das Durchführen des ersten Glühprozesses (284) weiterhin den Schritt aufweist, dass nach dem Erreichen der maximalen Temperatur die Temperatur im Wesentlichen sofort gesenkt wird.
  3. Verfahren nach Anspruch 1, wobei der n-Feldeffekttransistor-Bereich (244) einen n-Source/Drain-Bereich aufweist, das n-leitende amorphe Silicium-Element (276) in dem n-Source/Drain-Bereich hergestellt wird, der p-Feldeffekttransistor-Bereich (226) einen p-Source/Drain-Bereich (250) aufweist und das p-leitende amorphe Siliciumgermanium-Element (278) in dem p-Source/Drain-Bereich hergestellt wird.
  4. Verfahren nach einem der vorrangehenden Ansprüche, das vor dem Durchführen (112) des Präamorphisierungsimplantation-Prozesses (270) weiterhin die folgenden Schritte aufweist: Herstellen (104) eines ersten Kontaktlochs (258) in einem dielektrischen Material (252), um einen Zugang zu einem n-Source/Drain-Bereich (242) in dem n-Feldeffekttransistor-Bereich herzustellen; und Herstellen (104) eines zweiten Kontaktlochs (258) in dem dielektrischen Material (252), um einen Zugang zu einem p-Source/Drain-Bereich (250) in dem p-Feldeffekttransistor-Bereich herzustellen, wobei der Präamorphisierungsimplantation-Prozess (270) an dem n-Source/Drain-Bereich (242) über das erste Kontaktloch (258) durchgeführt wird und der Präamorphisierungsimplantation-Prozess an dem p-Source/Drain-Bereich (250) über das zweite Kontaktloch (258) durchgeführt wird.
  5. Verfahren nach einem der vorrangehenden Ansprüche, das weiterhin die folgenden Schritte aufweist: Entfernen (114) des reaktionsunfähigen Nickels von dem Halbleiter-Bauelement und Durchführen (116) eines zweiten Glühprozesses an dem Halbleiter-Bauelement unter Verwendung einer Temperatur in dem Bereich von etwa 700 °C bis etwa 900 °C.
  6. Verfahren mit den folgenden Schritten: Bereitstellen (102) eines Halbleitersubstrats (210), das ein erstes Element (242) aus einem ersten Halbleitermaterial in einem n-Feldeffekttransistor-Bereich und ein zweites Element (250) aus einem zweiten Halbleitermaterial in einem p-Feldeffekttransistor-Bereich hat; Ausbilden (104) eines ersten Kontaktlochs (258) in einem dielektrischen Material (252), um einen Zugang zu dem ersten Element herzustellen, wobei das dielektrische Material eine Oberfläche des Substrats bedeckt; Ausbilden (104) eines zweiten Kontaktlochs (258) in dem dielektrischen Material (252), um einen Zugang zu dem zweiten Element herzustellen; Durchführen (108) eines Präamorphisierungsimplantation (PAI)-Prozesses an dem ersten Element (242), um einen n-leitenden amorphen Halbleiterbereich (276) herzustellen, und an dem zweiten Element (250), um einen p-leitenden amorphen Halbleiterbereich (278) herzustellen; Abscheiden (110) einer Metallschicht (274) in dem ersten Kontaktloch über dem n-leitenden amorphen Halbleiterbereich und in dem zweiten Kontaktloch über dem p-leitenden amorphen Halbleiterbereich und Durchführen (112) eines ersten Glühprozesses (284) an dem Halbleiter-Bauelement, wodurch ein erstes Silicid-Element (286) in dem n-Feldeffekttransistor-Bereich und ein zweites Silicid-Element (288) in dem p-Feldeffekttransistor-Bereich entstehen, wobei der erste Glühprozess (284) so durchgeführt wird, dass die Dickendifferenz zwischen dem ersten Silicid-Element (286) und dem zweiten Silicid-Element (288) kleiner als etwa 20 nm (20 Å) ist, wobei die Metallschicht (274) eine Nickel-Schicht ist, das erste Halbleitermaterial n-dotiertes Silicium (Si) ist, das zweite Halbleitermaterial p-dotiertes Siliciumgermanium (SiGe) ist, bei der Herstellung des ersten Silicid-Elements (286) der n-leitende amorphe Halbleiterbereich (276) vollständig verbraucht wird und bei der Herstellung des zweiten Silicid-Elements (288) der p-leitende amorphe Halbleiterbereich vollständig verbraucht wird, und wobei der erste Glühprozess (284) die folgenden Schritte aufweist: Erhöhen der Temperatur mit einer Geschwindigkeit von mehr als etwa 10 °C/s, bis eine maximale Temperatur erreicht wird, die in dem Bereich von etwa 260 °C bis etwa 300 °C liegt; und Halten der maximalen Temperatur über etwa 1s bis etwa 60s.
  7. Verfahren nach Anspruch 6, das weiterhin die folgenden Schritte aufweist: Entfernen (114) des reaktionsunfähigen Nickels von dem Halbleiter-Bauelement und Durchführen (116) eines zweiten Glühprozesses (290) an dem Halbleiter-Bauelement unter Verwendung einer Temperatur in dem Bereich von etwa 700 °C bis etwa 900 °C.
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