TW201539547A - 半導體裝置中矽化物接觸窗之形成方法 - Google Patents

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Abstract

本發明揭露形成矽化物接點於半導體裝置中的方法。上述方法包括提供半導體基板，其具有n型場效電晶體(nFET)區與p型場效電晶體(pFET)區；對nFET區中的n型掺雜矽(Si)與pFET區中的p型掺雜矽鍺(SiGe)進行預非晶佈植(PAI)製程，形成n型非晶矽(α-Si)結構與p型非晶矽鍺(α-SiGe)結構；沉積金屬層於α-Si結構與α-SiGe結構上；進行回火製程於半導體裝置上，並依據n型α-Si結構與p型α-SiGe結構之矽化物成長速率差異調整回火製程的升溫速率。在回火製程中完全消耗n型α-Si結構與p型α-SiGe結構，以形成非晶矽化物結構於nFET區與pFET區。

Description

半導體裝置中矽化物接觸窗之形成方法
半導體業者持續改善半導體裝置的效能及/或製作半導體裝置的製程。本技術領域已知矽化物可為半導體裝置中的電性接點之一。在n型場效電晶體(n-FET)與p型場效電晶體(p-FET)中的矽化物接點，其特性會影響效能(比如接點電阻，與開關電流之間的差異)。然而在具有nFET與pFET及矽化物接點之現有積體電路中，nFET與pFET並不平衡，特別是在兩者採用不同的半導體材料時。這會造成製程難以整合，並劣化積體電路，比如pFET中的源極/汲極之接點電阻較高。
綜上所述，目前亟需針對上述問題之結構與其形成方法。
藉由下述圖式搭配說明，可有效理解本發明實施例。值得注意的是，在產業業實際利用中，圖式中的多種結構並未以比例繪示。事實上，多種結構的尺寸可隨意增加或縮小以清楚說明本發明。
第1圖係本發明多種實施例中，半導體裝置的形成方法之流程圖。
第2至7圖係一實施例中，依據第1圖之方法製作之半導體裝置於不同製程階段的剖視圖。
本發明提供多個不同實施例或實例，以實施多種實施例中的不同特徵。下述元件與組合的特定實例係用以簡化本發明，僅用以舉例而非侷限本發明。舉例來說，形成第一結構於第二結構上的敘述，包括第一與第二結構直接接觸或隔有額外結構的情況。此外，本發明之多個實例可重複採用相同標號以簡化說明，但具有相同標號的元件並不必然具有相同的對應關係。另一方面，下述構件的排列、組合、或形態，在不背離本發明範圍的情況下可不同於實施例。可以理解的是本技術領域中具有通常知識者，可用說明書未直接揭露的其他類似方式實施本發明概念。
第1圖係一實施例中，製作半導體裝置的方法100之流程圖。第2至7圖係本發明一或多個實施例中，半導體裝置200於不同製程階段的剖視圖。半導體裝置200與其形成方法將搭配第1至7圖說明。
如第1與2圖所示，方法100由步驟102開始，其提供之半導體裝置200具有nFET區(n型場效電晶體區)224與pFET區(p型場效電晶體區)226。在一實施例中，nFET區224係用於形成nFET於其中的區域，而pFET區226係用於形成pFET於其中的區域。在一實例中，nFET與pFET包含金氧半(MOS)FET如nMOSFET與pMOSFET。
第2圖中的半導體裝置200包含之區域的製作方法為現有技術。半導體裝置200包含基板210。基板210包含矽。在其他實施例中，基板包含鍺、矽鍺、或其他適當的半導體材 料，其可為單層或上述組合之多層。半導體基板亦可包含多種隔離結構220如淺溝槽隔離(STI)形成於基板中，以分隔nFET區224與pFET區226。隔離結構220採用的隔離技術如STI可定義並電性隔離多種區域如nFET區224與pFET區226。隔離結構220可包含氧化矽、氮化矽、氮氧化矽、其他合適材料、或上述之組合。半導體結構更包含ILD(層間介電層)252。ILD 252包含氧化矽、低介電常數介電材料、或其他合適介電材料。在一實施例中，ILD 252之形成方法可為沉積(如化學氣相沉積)與研磨(如化學機械研磨)。雖然沒有圖示，但採用ILD 252之區域可更包括一或多個接點蝕刻停止層(CESL)。
半導體裝置200更包含用於各個nFET區224與pFET區226之閘極結構。每一閘極結構包含閘極介電層232與其上之閘極238。閘極介電層232可包含氧化矽、介電常數大於熱氧化矽之介電材料(又稱作高介電常數介電材料)、其他合適的介電材料、或上述之組合。高介電常數介電材料的形成方法為原子層沉積(ALD)或其他合適製程。形成高介電常數介電材料的其他方法包含有機金屬化學氣相沉積(MOCVD)、PVD、紫外線-臭氧氧化、與分子束磊晶(MBE)。在一實施例中，高介電常數介電材料包含氧化鉿。在另一實施例中，高介電常數介電材料包含金屬氮化物、金屬矽酸鹽、或其他金屬氧化物。
閘極238包含一或多個導電材料如掺雜多晶矽、金屬、金屬合金、矽化物、或其他合適導電材料。閘極238可包含多種金屬的多層結構。在多種實施例中，閘極238包含其他合適導電材料如其他金屬或合金，以調整功函數並增加裝置效 能如改良臨界電壓。在一實例中，用於nFET之閘極238包含功函數小於約4.2eV之金屬(又稱作n型功函數金屬)如鉭。用於pFET之閘極包含功函數大於約5.2eV之金屬(又稱作p型功函數金屬)如氮化鈦。
在一實施例中，閘極結構之形成方法為閘極後製製程，其包含形成虛置閘極、形成ILD、移除部份或所有的虛置閘極以形成閘極溝槽於ILD中，以及將閘極材料填入閘極溝槽以形成閘極結構。另一CMP製程可施加至基板以移除閘極材料的多餘部份，並平坦化表面以利後續製程步驟。
在一實施例中，nFET區224之閘極238包括鉭層(或其他n型金屬)與鋁層形成其上。在另一實施例中，pFET區238之閘極238包括氮化鈦層與鋁層形成其上。用於nFET區224與pFET區226之閘極可包含其他導電材料，比如銅、鎢、金屬合金、金屬矽化物、其他合適材料、或上述之組合。在一實施例中，閘極材料(如鋁)之形成方法可為合適技術如物理氣相沉積(PVD)、化學氣相沉積(CVD)、或其他合適技術。
nFET區224更包含LDD區(輕掺雜源極/汲極區)240。在一實施例中，LDD區240包含n型掺質形成於nFET區224中。pFET區226更包含LDD區244。在一實施例中，LDD區244包含p型掺質形成於pFET區226中。S/D(重掺雜源極/汲極)結構之形成方法可為多種離子佈植製程，且實質上對準對應間隔物之外側邊緣。S/D區242(有時稱作n型S/D區)包含n型掺質。S/D區242之一者作為源極或源極區，而S/D區242之另一者作為汲極或汲極區。在一實施例中，S/D區242包含掺雜磷的 矽。S/D區250(有時稱作p型S/D區)包含p型掺質。S/D區250之一者作為源極或源極區，而S/D區250之另一者作為汲極或汲極區。在一實施例中，S/D區250包含掺雜硼的矽鍺。雖然圖示中的S/D區242與250具有平滑邊緣，但其亦可具有較不規則的形狀。S/D區242與S/D區250中的基本材料不同。
在一實施例中，用於nFET區224與pFET區226之閘極結構更包含側壁間隔物248。側壁間隔物248之形成方法可為習知技術，比如沉積介電層與乾蝕刻製程。在一實施例中，側壁間隔物248包含介電材料如氧化矽、氮化矽、氮氧化矽、或上述之組合。在一實施例中，以離子佈植形成LDD區，再形成側壁間隔物248，接著以另一離子佈植形成S/D區。
如第1與3圖所示，方法100接著進行步驟104以形成源極/汲極接點孔258。在步驟104中，源極/汲極接點孔258係形成於nFET區224與pFET區226中，並對準對應的源極與汲極區。源極/汲極接點孔258之形成方法為光微影製程與蝕刻。在一實施例中，步驟104形成源極/汲極接點孔258之方法包括以光微影製程形成圖案化光阻層，再以圖案化光阻層作為蝕刻遮罩蝕刻ILD 252以形成接點孔。
圖案化光阻層包括多個開口，以定義用於源極/汲極接點孔258之區域。如前所述，圖案化光阻層的形成方法為光微影製程。在一實施例中，光微影製程可包括下述步驟：塗佈光阻、軟烘烤、對準光罩、曝光、曝光後烘烤、顯影光阻、與硬烘烤。光微影製程可由其他合適方法取代，比如無光罩光微影、電子束直寫、或離子束直寫。
在對ILD 252進行蝕刻製程時，可移除對應圖案化光阻層之開口的ILD 252。在一實施例中，蝕刻製程採用乾蝕刻製程。在一實例中，乾蝕刻製程採用含氟電漿以移除多晶矽層。在又一實施例中，蝕刻氣體包括四氟化碳。在其他實施例中，蝕刻製程包括多重蝕刻步驟以蝕刻多種材料層。在另一實施例中，蝕刻製程包括濕蝕刻化學品，如含氟化學品。在蝕刻製程後，可進行濕式剝除或電漿灰化以移除圖案化光阻層。
在另一實施例中，步驟104可採用硬遮罩層作為源極/汲極接點孔258之蝕刻遮罩。硬遮罩包含多個開口，以定義用於源極/汲極接點孔258之區域。硬遮罩之形成方法可為沉積與圖案化步驟，而圖案化步驟包含光微影製程與蝕刻。在特定實施例中，沉積硬遮罩材料層如氧化矽或氮化矽於ILD 252上。接著以光微影製程形成圖案化之光阻層於硬遮罩材料層上。對硬遮罩材料層進行第一蝕刻，以將圖案化光阻層之開口轉移至硬遮罩材料層，即形成硬遮罩。接著以硬遮罩作為蝕刻遮罩，對ILD 252進行第二蝕刻以形成源極/汲極接點孔258。上述對硬遮罩材料層進行的蝕刻可為濕蝕刻製程、乾蝕刻製程、或上述之組合。舉例來說，可採用氫氟酸(HF)溶液蝕刻氧化矽的硬遮罩層。
在一實施例中，源極/汲極接點孔258包含的寬度介於約14nm至45nm之間，而深度介於約30nm至約300nm之間。
如第1與3圖所示，接進行方法100之步驟106。在一實施例中，步驟106包含形成接點側壁間隔物268於源極/汲極接點孔258中。在一實施例中，接點側壁間隔物268之組成為 氮化鈦(TiN)，但亦可為其他合適材料如氮化鉭(TaN)、氮化矽(SiN)、碳化矽(SiC)、碳、或任何上述之組合。
在多種實施例之步驟106中，將用於接點側壁間隔物268之間隔物材料沉積至源極/汲極接點孔258中的方法為CVD、PDV、原子層沉積(ALD)、高密度電漿CVD(HDPCVD)、其他合適方法、或上述之組合。
步驟106更包含側壁回蝕刻製程，其蝕刻間隔物材料以移除源極/汲極接點孔258底部中的部份間隔物材料，並保留其餘間隔物材料作為接點側壁間隔物268。在一實施例中，回蝕刻製程包含非等向蝕刻如乾蝕刻，或氬氣或氮氣濺鍍。
在此方法中，矽化物係形成於源極與汲極區上，以降低接點電阻。nFET與pFET中的接點矽化物特性會影響效能，比如接點電阻及開/關電流之間的差異。由於nFET與pFET的材料差異，矽化物在nFET中的成長速率會超過矽化物在pFET中的成長速率，造成nFET中的矽化物層厚度大於pFET中的矽化物層厚度。將非晶矽(α-Si)完全轉換成矽化物的半導體製程，以及控制矽化物厚度與殘留的非晶矽厚度需要取捨。舉例來說，若完全消耗非晶矽，則矽化物可能過厚而造成接面漏電流。另一方面，若未完全消耗非晶矽且保持矽化物之厚度控制，則可能增加接點電阻並劣化裝置。如此一來，需要持續降低nFET與pFET兩者不平衡的成長速率，以改善矽化物厚度與殘餘非晶矽之間的取捨問題。
如第1與4圖所示，方法100繼續進行步驟108。在步驟108中，進行第一PAI(非晶預佈植)製程270於S/D區242與 250上。PAI製程270將佈植物佈植至n型的S/D區242與p型的S/D區250，損傷上述區域之晶格結構並形成深度272之非晶區於S/D區242與250中。非晶的深度272依設計規格而定。在一實施例中，非晶的深度272可介於約5nm至約20nm之間。在一實施例中，nFET區224之非晶區包含非晶矽(α-Si)，而pFET區226之非晶區包含非晶矽鍺(α-SiGe)。
舉例來說，第一PAI製程270可經由下列方式調整：控制佈植角度、佈植能量、佈植物、及/或佈植劑量。佈植物可為任何合適物質如矽、鍺、碳、錫、鉛、或鋁。在此實施例中，第一PAI製程270佈植矽、鍺、碳、錫、鉛、或鋁的佈植能量介於約5keV至約10keV之間、佈植劑量介於約1E13原子/cm2至約1E16原子/cm2之間、溫度介於約-150℃至約30℃之間、且佈植角度介於約0°至約30°之間。
圖案化光阻層可用以確保非晶區固定於S/D區242與250，並保護半導體裝置200的其他區域免於佈植造成的損傷。
如第1與5圖所示，方法100接著進行步驟110。步驟108之第一PAI製程270形成非晶矽區276於nFET區224中(特別是S/D區242中)，並形成非晶矽鍺區278於pFET區226中(特別是S/D區250中)。在步驟110中，金屬層274係沉積於每一源極/汲極接點孔258中，以提供形成矽化物所需之金屬層。雖然第5圖中的金屬層274齊平，但只需沉積足夠量的金屬以形成後述之矽化物即可。舉例來說，金屬層的沉積方法可為PVD、CVD、或其他合適技術。在一實施例中，用於金屬層之金屬為鎳，其 可視情況(非必要)具有頂蓋層如氮化鈦或鈦。
如第1與6圖所示，方法100接著進行步驟112。在步驟112中，在半導體裝置200上進行第一回火製程284。第一回火製程284使非晶矽區276結晶形成nFET矽化物區286於nFET區224中。同樣地，第一回火製程284使非晶矽鍺區278結晶形成pFET矽化物區288於pFET區226中。若鎳作為金屬層274且n型的S/D區242包含矽，則nFET矽化物區286包含鎳矽。若鎳作為金屬層274且p型的S/D區包含矽鍺，則pFET矽化物區288包含鎳矽、鎳鍺、與鎳矽鍺的組合。鎳矽、鎳鍺、與鎳矽鍺的組合可簡稱為鎳(矽，鍺)。值得注意的是，nFET矽化物區286與pFET矽化物區288之組成不同。
在一實施例中，第一回火製程284中nFET矽化物區286之成長速率(比如非晶矽區276轉換為矽化物的速率)，高於pFET矽化物區288之成長速率(比如非晶矽鍺區278轉換為矽化物的速率)。習知回火技術的考量之一，當非晶矽鍺區278完全消耗以轉換成矽化物(pFET矽化物區288)時，則nFET矽化物區286與pFET矽化物區288相較下會過厚，造成接面漏電流。在第6圖中，pFET矽化物區288具有深度272，而nFET矽化物區286具有深度290。習知回火技術使深度272與290的差異大於約20Å，這可能導致過量的接面漏電流。舉例來說，若非晶矽鍺278未完全消耗以減少nFET矽化物區286之深度，且保留非晶矽鍺於pFET區，這將使接點電阻過大並降低載子移動率。兩種回火的實施例將說明於此，除了可消耗非晶矽鍺區278外，還可同時確保nFET矽化物區286與pFET矽化物區288之間的厚度差 異小於20Å。
在習知回火製程的一實施例中，升溫速率介於約1℃/秒至約10℃/秒之間，直到最高溫度達到約180℃至約280℃之間。當到達最高溫度後，維持最高溫度約5秒至約60秒。然而，此習知回火製程會造成nFET矽化物區與pFET矽化物區的厚度差異超過20Å。此處新實施例的回火製程，將比習知回火製程更能改善nFET矽化物與pFET矽化物的性質。
在本發明一實施例中，第一回火製程284的升溫速率大於10℃/秒，直到最高溫度達到260℃至350℃之間。舉例來說，升溫速率可介於約10℃/秒至約50℃/秒之間。在一實施例中，第一回火製程284的起始溫度為製程歷史的周圍溫度，比如介於20℃至90℃之間。在一實施例中，第一回火製程284的周圍氣體包含氮氣、氬氣、氦氣、或上述之組合。當第一回火製程284達到最高溫度時，立刻關閉或降低加熱單元(如鹵素燈)的電源以降低溫度，並同時吹入大量氣流(如氮氣、氬氣、或氦氣)使其冷卻至室溫。
上述回火製程設計取決於實驗結果，非晶矽與非晶矽鍺在較高溫(比如介於280℃至350℃之間的溫度)的矽化物成長速率差異，小於在較低溫的矽化物成長速率差異。第1表說明第一回火製程284形成之nFET矽化物區286與pFET矽化物區288的厚度差異。用於第1表之第一回火製程284的升溫速率為30℃/秒。用於第一回火製程284的多種最高溫度如上述。值得注意的是，若最高溫度超過約290℃，則nFET矽化物區286與pFET矽化物區288的厚度差異小於20Å。舉例來說，最高溫 度為310℃時，則nFET矽化物區286與pFET矽化物區288的厚度差異為約11.7Å。
在另一實施例中，第一回火製程284之升溫速率大於10℃/秒，直到達到最高溫度(介於約260℃至約300℃之間)。舉例來說，升溫速率可介於約10℃/秒至約50℃/秒之間。在一實施例中，第一回火製程284的起始溫度為製程歷史的周圍溫度，比如介於20℃至90℃之間。在一實施例中，第一回火製程284的周圍氣體包含氮氣、氬氣、氦氣、或上述之組合。當第一回火製程284達到最高溫度時，維持最高溫度約1秒至約60秒。使第6圖之半導體裝置200維持最高溫度一段時間，又稱作將半導體裝置200浸入(soak)最高溫度一段時間。
第2表說明第一回火製程284形成之nFET矽化物區286與pFET矽化物區288的厚度差異。用於第1表之第一回火製程284的升溫速率介於10℃/秒至50℃/秒之間，直到到達最高溫度(介於260℃至300℃之間)。最高溫度的維持時間(浸入時間)如第2表所示。值得注意的是，若浸入時間超過約20秒，則nFET矽化物區286與pFET矽化物區288的厚度差異小於20Å。
上述第一回火製程284之實施例具有下列好處。首先，在第一回火製程284後不會殘留非晶矽鍺於pFET區226中，因非晶矽鍺已消耗並轉換為pFET矽化物區，其包含鎳矽、鎳鍺、鎳矽鍺、或某些上述之組合。同時第一回火製程284的結果不會造成nFET矽化物區286過厚而導致接面漏電流。第一回火製程284的實施例具有額外優點，比如因高升溫速率而增加每小時晶圓(WPH)產出。上述第一回火製程284之實施例可採用鹵素燈如鎢-鹵素燈。
如第1與7圖所示，方法100繼續進行步驟114。在步驟114中，自半導體裝置200移除第6圖中未反應的部份金屬層274，以形成源極/汲極接點孔258。濕蝕刻可用以選擇性地移除未反應之部份金屬層274，但不移除nFET矽化物區286中的矽化物(如鎳矽)與pFET矽化物區288中的矽化物。
如第1與7圖所示，方法100繼續進行步驟116。在步驟116中，進行第二回火製程290於半導體裝置200上。在一實施例中，第二回火製程的回火溫度可將矽化物由低導電度的狀態轉移至高導電度的狀態。第二回火製程的回火溫度高於第一回火製程的回火溫度，且第二回火製程的回火時間小於第一回火製程的回火時間。在一實例中，第二回火製程290之回火溫度介於約700至約900之間，且歷時約萬分之一秒(1/10,000或1E-4秒)。在一實施例中，第二回火製程290採用雷射回火。
值得注意的是步驟108之PAI製程可整合至方法 100，以降低或消除nFET矽化物區286與pFET矽化物區288之間的不平衡。假設方法100不含第一PAI製程270，則不會產生非晶矽且本技術領域中具有通常知識者將不會考慮如何消耗非晶矽。然而nFET區224中的鎳矽成長速率大於pFET區226中的鎳(矽，鍺)成長速率，即nFET區224中的矽化物與pFET區226中的矽化物之厚度差異大於20Å(本發明不想要的結果)。如此一來，結晶矽轉換成的鎳矽亦為結晶態。以方法100形成之半導體結構，與採用方法100但省略步驟108中的PAI製程所形成之半導體結構，兩者差異可由穿透式電子顯微鏡(TEM)觀察鎳矽的繞射圖譜得知。採用方法100形成之半導體結構中，鎳矽的TEM圖譜只具有環狀圖案。採用方法100但省略步驟108中的PAI製程所形成之半導體結構中，鎳矽的TEM圖譜具有點狀圖案(或點狀圖案搭配微弱的部份環狀圖案)。如此一來，方法100形成之鎳矽具有非晶結構。
可取代步驟108的另一技術，係對nFET區224與pFET區226施加不同的PAI製程，試著在比較S/D區250的情況下計算S/D區242之不同組成。在此情況下，可在對pFET區226進行第一PAI製程時，先形成硬遮罩於nFET區224上。接著自nFET區224移除硬遮罩並形成另一硬遮罩於pFET區226上，再對nFET區224進行第二PAI製程。在考慮S/D區242與250之不同組成時，雙重PAI製程可提供一定程度的彈性。
後續製程可進一步形成多種接點/通孔/線路與多層內連線結構(比如金屬層與層間介電層)於基板210上，用以連接半導體裝置的多種結構。上述額外結構可提供半導體裝置 200所需之電性內連線。在一實施例中，接點結構係形成於源極/汲極接點孔258上，並經由對應矽化物電性耦接至源極區與汲極區。上述接點結構之形成步驟包含沉積與平坦化。舉例來說，導電材料如鎢、銅、鋁、或其他合適金屬或合金沉積於源極/汲極接點孔258上的方法可為合適技術如PVD。之後沉積於ILD 252上的多餘金屬之移除方法可為合適製程如CMP，其可進一步平坦化半導體裝置200之上表面。
在另一實施例中，進一步形成之多層內連線包括垂直內連線如習知通孔或閘極接點，以及水平內連線如金屬線路。多種內連線結構可採用多多種導電材料如銅、鎢、及/或矽化物。在一實例中，鑲嵌及/或雙鑲嵌製程可用以形成銅相關之多層內連線結構。
上述之半導體裝置200可用於多種微電子裝置，比如數位邏輯電路、影像感測裝置、單晶片系統(SoC)、動態或靜態隨機存取記憶體(RAM)單元、快閃記憶體、及/或其他微電子裝置。
多種實施例提供半導體裝置200與其形成方法。在一實施例中，製作半導體裝置200的方法包括進行PAI製程於半導體裝置的nFET區與pFET區上，以產生n型非晶矽區與p型非晶矽鍺區，以及進行第一回火製程以形成矽化物區於半導體裝置上，即形成矽化物於源極區與汲極區。第一回火製程包括依據nFET與pFET中的矽化物成長速率差異調整升溫速率。在此實例中，第一回火製程包括的升溫速率大於約10℃/秒，其中第一回火製程完全消耗非晶矽區，形成第一矽化物區於nFET 區中，形成第二矽化物區於pFET區中，且第一矽化物區與第二矽化物區之厚度差異小於約20Å。
在另一實施例中，上述方法形成之半導體裝置具有非晶矽化物結構於源極區與汲極區上。nFET與pFET中的矽化物結構之厚度與裝置效能平衡。特別是nFET中的矽化物結構包括非晶矽，而pFET中的矽化物結構包括非晶矽鍺，上述非晶結構可由實驗中的TEM繞射圖譜確認。
上述的一或多個實施例具有多種優點。在一實施例中，第一回火製程284後幾乎不殘留非晶矽鍺於pFET區226中，並消耗非晶矽鍺以轉換成pFET矽化物區288(包含鎳矽、鎳鍺、鎳矽鍺、或某些上述之組合)。同時第一回火製程284的結果中，nFET矽化物區286不會厚到造成接面漏電流。在另一實施例中，第一回火製程284因高升溫速率而具有額外優點如增加每小時晶圓(WPH)產出。
此處提供之實施例為製作半導體裝置的方法。在一實施例中，方法包括提供半導體基板，其具有n型場效電晶體(nFET)區與p型場效電晶體(pFET)區；對nFET區中的n型掺雜矽(Si)結構與pFET區中的p型掺雜矽鍺(SiGe)結構進行預非晶佈植製程(PAI)，以形成n型非晶矽(α-Si)結構與p型非晶矽鍺(α-SiGe)結構；沉積金屬層於n型α-S結構與p型α-SiGe結構上；以及進行第一回火製程於半導體裝置上，且第一回火製程之升溫速率依據n型α-Si結構與p型α-SiGe結構之矽化物成長速率差異調整。第一回火製程完全消耗n型α-Si結構與p型α-SiGe結構，以形成第一非晶矽化物結構於nFET區中，以及形成一第二 非晶矽化物結構於pFET區中。
在另一實施例中，方法包括提供半導體基板，其具有第一半導體材料的第一結構於nFET區中，以及第二半導體材料的第二結構於pFET區中；形成第一接點溝槽於介電材料中，以提供存取至第一結構，其中介電材料位於半導體基板的表面上；形成第二接點溝槽於介電材料中，以提供存取至第二結構；進行PAI製程於第一結構上以形成n型α-Si區，與第二結構上以形成P型α-Si區；沉積第一金屬層於第一接點溝槽中的n型α-Si區上，以及第二接點溝槽中的p型α-Si區上；進行第一回火製程於半導體基板上，以形成第一矽化物結構於nFET區中，以及第二矽化物結構於pFET區中，其中第一矽化物結構的形成步驟完全消耗n型非晶半導體區，且第二矽化物結構的形成步驟完全消耗p型非晶半導體區。在一實施例中，第一回火步驟使第一矽化物結構與第二矽化物結構之厚度差異小於約20Å。
本發明亦揭露半導體裝置之實施例。在一實施例中，半導體裝置包括：基板，其包括n型S/D區，其中n型S/D區包括第一矽化物區；以及p型S/D區，其中p型S/D區包括第二矽化物區；n型閘極，位於基板表面上；以及p型閘極，位於基板表面上。一實施例亦可包括第一金屬層與第二金屬層如鎳層，其中第一半導體材料為n型掺雜Si，且其中第二半導體材料包括p型掺雜SiGe。在一實施例中，半導體裝置不含非晶矽化物。
在另一實施例中，半導體裝置包括：基板，其具有nFET與pFET；n型源型與汲極(S/D)區位於nFET中；第一矽化物結構直接位於n型S/D區上；p型S/D區位於pFET中；以及 第二矽化物結構直接位於p型S/D區上。在一實施例中，第一矽化物結構與第二矽化物結構不具有非晶矽化物。
上述實施例已揭露多種結構以利本技術領域中具有通常知識者更易理解本發明。本技術領域中具有通常知識者應理解在閱讀本發明後，可採用其作為基礎並設計改良其他製程或結構以達上述實施例相同的目的及/或相同優點。本技術領域中具有通常知識者亦應理解這些等效結構並未脫離本發明之精神與範疇，且可在未脫離本發明之精神與範疇下進行多種改變、取代、及置換。

Claims (20)

  1. 一種半導體裝置的形成方法，包括：提供半導體基板，其具有一n型場效電晶體區與一p型場效電晶體區；對該n型場效電晶體區中的一n型掺雜矽結構與該p型場效電晶體區中的一p型掺雜矽鍺結構進行一預非晶佈植製程，以形成一n型非晶矽結構與一p型非晶矽鍺結構；沉積一金屬層於該n型非晶矽結構與該p型非晶矽鍺結構上；以及進行一第一回火製程於該半導體基板上，且該第一回火製程之升溫速率依據該n型非晶矽結構與該p型非晶矽鍺結構之矽化物成長速率差異調整；其中該第一回火製程完全消耗該n型非晶矽結構與該p型非晶矽鍺結構，以形成一第一矽化物結構於該n型場效電晶體區中，以及形成一第二矽化物結構於該p型場效電晶體區中。
  2. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中該第一回火製程之升溫速率大於約10℃/秒；以及該第一矽化物結構與該第二矽化物結構的厚度差異小於約20Å。
  3. 如申請專利範圍第2項所述之半導體裝置的形成方法，其中該第一回火製程的溫度經大於約10℃/秒之升溫速率增加至一最高溫度，且該最高溫度介於約280℃至約350℃之間。
  4. 如申請專利範圍第3項所述之半導體裝置的形成方法，其中 該第一回火製程更包括在到達該最高溫度時，實質上立刻降低溫度。
  5. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中該n型場效電晶體區包括一n型源極/汲極區，其中該n型非晶矽結構係形成於該n型源極/汲極區中，其中該p型場效電晶體包括一p型源極/汲極區，且其中該p型非晶矽鍺結構係形成於該p型源極/汲極區中。
  6. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中該金屬層係鎳層，且其中該第一矽化物結構包括鎳矽，且其中該第二矽化物結構包括鎳矽、鎳鍺、與鎳矽鍺的組合。
  7. 如申請專利範圍第1項所述之半導體裝置的形成方法，更包括在進行該預非晶佈植的步驟前：形成一第一接點孔於一介電材料中，用以提供存取至該n型場效電晶體區中的一n型源極/汲極區；以及形成一第二接點孔於該介電材料中，用以提供存取至該p型場效電晶體區中的一p型源極/汲極區；其中該預非晶佈植經由該第一接點孔施加至該n型源極/汲極區上，並經由該第二接點孔施加至該p型源極/汲極區上。
  8. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中該最高溫度介於約260℃至約300℃之間，且其中該第一回火製程更包括維持該最高溫度約1秒至約60秒。
  9. 如申請專利範圍第6項所述之半導體裝置的形成方法，更包括：自該半導體基板上移除未反應的鎳層；以及 進行一第二回火製程於該半導體基板上，且該第二回火製程之溫度介於約700℃至約900℃之間。
  10. 一種半導體裝置的形成方法，包括：提供一半導體基板，其具有一第一半導體材料的一第一結構於一n型場效電晶體區中，以及一第二半導體材料的一第二結構於一p型場效電晶體區中；形成一第一接點孔於一介電材料中，以提供存取至該第一結構，其中該介電材料位於該半導體基板的表面上；形成一第二接點孔於該介電材料中，以提供存取至該第二結構；進行一預非晶佈植製程於該第一結構上以形成一n型非晶半導體區，與該第二結構上以形成一p型非晶半導體區；沉積一金屬層於該第一接點孔中的該n型非晶半導體區上，以及該第二接點孔中的該p型非晶半導體區上；以及進行一第一回火製程於該半導體基板上，以形成一第一矽化物結構於該n型場效電晶體區中，以及一第二矽化物結構於該p型場效電晶體區中，其中該第一回火步驟使該第一矽化物結構與該第二矽化物結構之厚度差異小於約20Å。
  11. 如申請專利範圍第10項所述之半導體裝置的形成方法，其中該金屬層係鎳，其中該第一半導體材料係n型掺雜矽，其中該第二半導體材料係p型掺雜矽鍺，其中形成該第一矽化物結構的步驟完全消耗該n型非晶半導體區，且其中形成該第二矽化物結構的步驟完全消耗該p型非晶半導體區。
  12. 如申請專利範圍第10項所述之半導體裝置的形成方法，其 中該第一回火製程包括以大於10℃/秒的升溫速率升溫至一最高溫度，且該最高溫度介於約280℃至約350℃之間。
  13. 如申請專利範圍第12項所述之半導體裝置的形成方法，其中該第一回步驟更包括在到達該最高溫度時，實質上立刻降低溫度。
  14. 如申請專利範圍第10項所述之半導體裝置的形成方法，其中該第一回火製程包括：以大於10℃/秒的升溫速率升溫至一最高溫度，且該最高溫度介於約260℃至約300℃之間；以及維持該最高溫度約1秒至約60秒。
  15. 如申請專利範圍第10項所述之半導體裝置的形成方法，其中該第一矽化物結構包括鎳矽，且其中該第二矽化物結構包括鎳、矽、與鍺的組合。
  16. 一種半導體裝置，包括：一基板，具有一n型場效電晶體與一p型場效電晶體；一n型源極與汲極區位於該n型場效電晶體中；一第一矽化物結構直接位於該n型源極與汲極區上；一p型源極與汲極區於該p型場效電晶體中；以及一第二矽化物結構直接位於該p型源極與汲極區上。
  17. 如申請專利範圍第16項所述之半導體裝置，其中該第一矽化物結構與該第二矽化物結構具有不同的非晶材料。
  18. 如申請專利範圍第16項所述之半導體裝置，其中該n型源極與汲極區包括掺雜矽，且其中該p型源極與汲極區包括掺雜矽鍺。
  19. 如申請專利範圍第16項所述之半導體裝置，其中該第一矽化物結構為包含鎳矽的矽化物，且其中該第二矽化物結構包含鎳、矽、與鍺之組合的矽化物。
  20. 如申請專利範圍第16項所述之半導體裝置，更包括：一第一接點結構，經由該第一矽化物結構耦接至該n型源極與汲極區；以及一第二接點結構，經由該第二矽化物結構耦接至該p型源極與汲極區。
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