DE102014019341A1 - Verbesserte herstellung von silicid-kontakten in halbleiter-bauelementen - Google Patents
Verbesserte herstellung von silicid-kontakten in halbleiter-bauelementen Download PDFInfo
- Publication number
- DE102014019341A1 DE102014019341A1 DE102014019341.1A DE102014019341A DE102014019341A1 DE 102014019341 A1 DE102014019341 A1 DE 102014019341A1 DE 102014019341 A DE102014019341 A DE 102014019341A DE 102014019341 A1 DE102014019341 A1 DE 102014019341A1
- Authority
- DE
- Germany
- Prior art keywords
- region
- silicide
- type
- fet
- sige
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 131
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 110
- 239000004065 semiconductor Substances 0.000 title claims abstract description 78
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 238000000034 method Methods 0.000 claims abstract description 166
- 230000008569 process Effects 0.000 claims abstract description 112
- 238000000137 annealing Methods 0.000 claims abstract description 64
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 40
- 229910052751 metal Inorganic materials 0.000 claims abstract description 34
- 239000002184 metal Substances 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 16
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 238000002513 implantation Methods 0.000 claims abstract description 14
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 11
- 238000000151 deposition Methods 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 10
- 239000010703 silicon Substances 0.000 claims abstract description 10
- 230000005669 field effect Effects 0.000 claims abstract description 7
- 239000000463 material Substances 0.000 claims description 27
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical group [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 21
- 239000003989 dielectric material Substances 0.000 claims description 19
- 229910021334 nickel silicide Inorganic materials 0.000 claims description 11
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052732 germanium Inorganic materials 0.000 claims description 7
- 229910006137 NiGe Inorganic materials 0.000 claims description 5
- 229910052759 nickel Inorganic materials 0.000 claims description 5
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 claims description 4
- 230000003247 decreasing effect Effects 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 46
- 238000005530 etching Methods 0.000 description 18
- 125000006850 spacer group Chemical group 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 230000008901 benefit Effects 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- -1 titanium amide Chemical class 0.000 description 4
- 238000004627 transmission electron microscopy Methods 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 229910052736 halogen Inorganic materials 0.000 description 3
- 229910052734 helium Inorganic materials 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910001092 metal group alloy Inorganic materials 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052745 lead Inorganic materials 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000012876 carrier material Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000035622 drinking Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052914 metal silicate Inorganic materials 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011417 postcuring Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Es werden Verfahren zum Herstellen von Silicid-Kontakten in Halbleiter-Bauelementen vorgestellt. Ein beispielhaftes Verfahren weist die folgenden Schritte auf: Bereitstellen eines Halbleitersubstrats mit einem n-Feldeffekttransistor(n-FET)-Bereich und einem p-Feldeffekttransistor(p-FET)-Bereich; Durchführen eines PAI-Prozesses (PAI: pre-amorphized implantation; präamorphisierte Implantation) an einem n-dotierten Silicium(Si)-Element in dem n-FET-Bereich und an einem p-dotierten Siliciumgermanium(SiGe)-Element in dem p-FET-Bereich, wodurch ein n-leitendes amorphes Silicium(a-Si)-Element und ein p-leitendes amorphes Siliciumgermanium(a-SiGe)-Element entstehen; Abscheiden einer Metallschicht jeweils über dem a-Si-Element und dem a-SiGe-Element und Durchführen eines Glühprozesses an dem Halbleiter-Bauelement mit einer Temperaturanstiegsgeschwindigkeit, die entsprechend einer Silicid-Aufwachsratendifferenz zwischen dem n-leitenden a-Si-Element und dem p-leitenden a-SiGe-Element angepasst wird. Während des Glühprozesses werden das n-leitende a-Si-Element und das p-leitende a-SiGe-Element vollständig verbraucht, und in dem n-FET-Bereich und dem p-FET-Bereich entstehen amorphe Silicid-Elemente.
Description
- Hintergrund der Erfindung
- Halbleiter-Fachleute arbeiten ständig an einer verbesserten Leistung von Halbleiter-Bauelementen und/oder an einem verbesserten Verfahren zur Herstellung von Halbleiter-Bauelementen. Es ist bekannt, dass Silicide eine Möglichkeit sind, elektrische Kontakte in Halbleiter-Bauelementen bereitzustellen. Die Eigenschaften von Kontakt-Siliciden bei n-Feldeffekttransistoren (n-FETs) und p-FETs beeinflussen wiederum die Leistungskennwerte, wie etwa den Kontaktwiderstand und die Unterschiede zwischen Ein- und Ausschaltströmen. Bei den herkömmlichen integrierten Schaltungen, die sowohl n-FETs als auch p-FETs mit Silicid-Kontakten haben, sind die Leistungen der n-FETs und p-FETs jedoch nicht unausgewogen, insbesondere wenn für die n-FETs und die p-FETs verschiedene Halbleitermaterialien verwendet werden. Das führt zu Schwierigkeiten bei der Prozessintegration, die einen Güteverlust der integrierten Schaltung zur Folge haben, wie etwa einen höheren Kontaktwiderstand von Source und Drain bei den p-FETs.
- Was daher benötigt wird, um die vorgenannten Probleme anzugehen, sind eine Struktur und ein Verfahren zum Maskieren der Struktur.
- Kurze Beschreibung der Zeichnungen
- Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und nur der Erläuterung dienen. Vielmehr können der Klarheit der Erörterung halber die Abmessungen der verschiedenen Merkmale beliebig vergrößert oder verkleinert sein.
-
1 ist ein Ablaufdiagramm, das ein Verfahren zum Herstellen eines Halbleiter-Bauelements gemäß verschiedenen Aspekten der vorliegenden Erfindung zeigt. - Die
2 bis7 zeigen schematische Schnittansichten einer Ausführungsform eines Halbleiter-Bauelements auf verschiedenen Herstellungsstufen gemäß dem Verfahren von1 . - Detaillierte Beschreibung
- Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen haben, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen haben, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor. Außerdem können die hier beschriebenen Komponenten anders als in den hier beschriebenen beispielhaften Ausführungsformen angeordnet, kombiniert oder konfiguriert werden, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Es dürfte klar sein, dass Fachleute verschiedene Äquivalente erfinden können, die die Grundsätze der vorliegenden Erfindung verkörpern, auch wenn sie hier nicht ausdrücklich beschrieben sind.
-
1 ist ein Ablaufdiagramm einer Ausführungsform eines Verfahrens100 zum Herstellen eines Halbleiter-Bauelements. Die2 bis7 sind Schnittansichten eines Halbleiter-Bauelements200 auf verschiedenen Herstellungsstufen, das gemäß Aspekten der vorliegenden Erfindung in einer oder mehreren Ausführungsformen konfiguriert ist. Das Halbleiter-Bauelement200 und das Verfahren zum Herstellen des Halbleiter-Bauelements werden gemeinsam unter Bezugnahme auf die1 bis7 beschrieben. - In den
1 und2 beginnt das Verfahren100 im Schritt102 mit dem Bereitstellen eines Halbleiter-Bauelements200 , das einen n-FET-Bereich224 und einen p-FET-Bereich226 hat. Bei einer beispielhaften Ausführungsform ist der n-FET-Bereich224 ein Bereich für einen darin auszubildenden n-FET, und der p-FET-Bereich226 ist ein Bereich für einen darin auszubildenden p-FET. Bei einem Beispiel sind der n-FET und der p-FET Metall-Oxid-Halbleiter(MOS)-FETs, wie etwa ein n-MOSFET bzw. und ein p-MOSFET. - Das Halbleiter-Bauelement
200 von2 hat Bereiche, die nach herkömmlichen Verfahren hergestellt werden. Das Halbleiter-Bauelement200 hat ein p-FET-Source/Drain-Substrat210 . Das Substrat210 enthält Silicium (Si). Alternativ enthält das Substrat Germanium (Ge), Siliciumgermanium (SiGe) oder andere geeignete Halbleitermaterialien, die eine Einfachschicht oder Mehrfachschichten aus Kombinationen davon sein können. Das Halbleitersubstrat hat auch verschiedene Trenn-Elemente220 , wie etwa eine flache Grabenisolation (STI), die in dem Substrat hergestellt wird, um den n-FET-Bereich224 von dem p-FET-Bereich226 zu trennen. Für die Trenn-Elemente220 wird eine Trenntechnologie, wie etwa STI, verwendet, um verschiedene Bereiche, wie etwa den n-FET-Bereich224 und den p-FET-Bereich226 , zu definieren und elektrisch zu trennen. Die Trenn-Elemente220 können Siliciumoxid, Siliciumnitrid, Siliciumoxidnitrid oder andere geeignete Materialien oder eine Kombination davon enthalten. Die Halbleiterstruktur weist weiterhin ein Zwischenschicht-Dielektrikum (inter-layer dielectric; ILD)252 auf. Das ILD252 enthält Siliciumoxid, ein dielektrisches Material mit einem niedrigen k-Wert oder ein anderes geeignetes dielektrisches Material. Das ILD252 kann bei einer Ausführungsform durch Abscheidung (wie etwa chemische Aufdampfung) und Polieren (wie etwa chemisch-mechanisches Polieren) hergestellt werden. Der Bereich, der mit252 bezeichnet ist, kann weiterhin eine oder mehrere Kontaktätzschritt-Schichten (contact etch step layers; CESLs) aufweisen, die hier jedoch nicht dargestellt sind. - Das Halbleiter-Bauelement
200 hat weiterhin eine Gate-Struktur jeweils für den n-FET-Bereich224 und den p-FET-Bereich226 . Jede Gate-Struktur hat ein Gate-Dielektrikum232 und eine Gate-Elektrode238 , die auf dem Gate-Dielektrikum232 angeordnet ist. Das Gate-Dielektrikum232 kann Siliciumoxid, ein dielektrisches Material mit einer Dielektrizitätskonstante, die größer als die Dielektrizitätskonstante von thermischem Siliciumoxid ist (das daher als dielektrisches Material mit einem hohen k-Wert bezeichnet wird), ein anderes geeignetes dielektrisches Material oder eine Kombination davon sein. Die Schicht aus einem dielektrischen Material mit einem hohen k-Wert wird durch Atomlagenabscheidung (ALD) oder ein anderes geeignetes Verfahren hergestellt. Weitere Verfahren zum Herstellen der Schicht aus einem dielektrischen Material mit einem hohen k-Wert sind metallorganische chemische Bedampfung (MOCVD), PVD, UV/Ozon-Oxidation und Molekularstrahl-Epitaxie (MBE). Bei einer Ausführungsform ist das dielektrische Material mit einem hohen k-Wert HfO2. Alternativ ist das dielektrische Material mit einem hohen k-Wert ein Metallnitrid, ein Metallsilicat oder ein anderes Metalloxid. - Die Gate-Elektrode
238 enthält ein oder mehrere leitende Materialien, wie etwa dotiertes polykristallines Silicium, Metall, Metalllegierungen, Silicid oder andere geeignete leitende Materialien. Die Gate-Elektrode238 kann eine Mehrschichtstruktur mit mehreren metallischen Stoffen haben. Bei verschiedenen Ausführungsformen enthält die Gate-Elektrode238 ein anderes leitendes Material, wie etwa ein anderes geeignetes Metall oder eine andere geeignete Legierung, um die Austrittsarbeit an eine höhere Bauelementleistung mit einer verbesserten Schwellenspannung anzupassen. Bei einem Beispiel enthält die Gate-Elektrode238 für den n-FET ein Metall mit einer Austrittsarbeit, die kleiner als etwa 4,2 eV ist (das als n-Austrittsarbeits-Metall bezeichnet wird), wie etwa Tantal. Die Gate-Elektrode238 für den p-FET enthält ein Metall mit einer Austrittsarbeit, die größer als etwa 5,2 eV ist (das als p-Austrittsarbeits-Metall bezeichnet wird), wie etwa Titannidrid. - Bei einer Ausführungsform wird die Gate-Struktur mit einem Gate-zuletzt-Verfahren mit den folgenden Schritten ausgebildet: Herstellen eines Schein-Gates; Herstellen des ILD; teilweises oder vollständiges Entfernen des Schein-Gates (sodass ein Gate-Graben in dem ILD entsteht) und Füllen des Gate-Materials in den Gate-Graben, um die Gate-Struktur herzustellen. Ein anderes CMP-Verfahren kann zusätzlich für das Substrat verwendet werden, um die überschüssigen Teile des Gate-Elektrodenmaterials zu entfernen und um die Oberfläche für nachfolgende Bearbeitungsschritte zu planarisieren.
- Bei einer Ausführungsform hat die Gate-Elektrode
238 in dem n-FET-Bereich224 eine Tantalschicht (oder ein anderes n-Metall) mit einer darauf aufgebrachten Aluminiumschicht. Bei einer anderen Ausführungsform ist die Gate-Elektrode238 in dem p-FET-Bereich226 eine Titannidrid-Schicht mit einer darauf aufgebrachten Aluminiumschicht. Die Gate-Elektroden für den n-FET-Bereich224 und den p-FET-Bereich226 können auch andere leitende Materialien sein, wie etwa Kupfer, Wolfram, Metalllegierungen, Metallsilicid, andere geeignete Materialien oder eine Kombination davon. Bei einer Ausführungsform kann das Gate-Elektrodenmaterial, wie etwa Aluminium, mit einem geeigneten Verfahren abgeschieden werden, wie etwa physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD) oder ein anderes geeignetes Verfahren. - Der n-FET-Bereich
224 weist weiterhin leicht dotierte Source/Drain-Bereiche (lightly doped source/drain regions; LDD-Bereiche)240 auf. Bei einer Ausführungsform enthalten die LDD-Bereiche240 einen n-Dotanden und werden in dem n-FET-Bereich224 ausgebildet. Der p-FET-Bereich226 weist ebenfalls weiterhin LDD-Bereiche244 auf. Bei einer Ausführungsform enthalten die LDD-Bereiche244 einen p-Dotanden und werden in dem p-FET-Bereich226 ausgebildet. Dann werden stark dotierte Source- und Drain(S/D)-Elemente mit verschiedenen Ionenimplantationsprozessen hergestellt und werden im Wesentlichen auf die äußeren Ränder der entsprechenden Abstandshalter ausgerichtet. Die S/D-Bereiche242 (die hier gelegentlich als n-S/D-Bereiche bezeichnet werden) enthalten einen n-Dotanden. Einer der S/D-Bereiche242 verhält sich wie ein Source- oder Drain-Bereich, und der andere der S/D-Bereiche242 verhält sich wie ein Drain- oder Source-Bereich. Bei einer Ausführungsform enthalten die S/D-Bereiche242 Silicium (Si), das mit Phosphor (P) dotiert ist. S/D-Bereiche250 (die hier gelegentlich als p-S/D-Bereiche bezeichnet werden) enthalten einen p-Dotanden. Einer der S/D-Bereiche250 verhält sich wie ein Source- oder Drain-Bereich, und der andere der S/D-Bereiche250 verhält sich wie ein Drain- oder Source-Bereich. Bei einer Ausführungsform haben die S/D-Bereiche250 eine Siliciumgermanium(SiGe)-Abscheidung mit Bor (B). Zwar sind die S/D-Bereiche242 und250 zur Erläuterung als Bereiche mit glatten Rändern dargestellt, aber sie können auch unregelmäßige Formen haben. Das Trägermaterial in den S/D-Bereichen242 ist von dem in den S/D-Bereichen250 verschieden. - Bei einer Ausführungsform weisen die Gate-Strukturen für den n-FET-Bereich
224 und den p-FET-Bereich226 weiterhin jeweils Seitenwand-Abstandshalter248 auf. Die Gate-Abstandshalter248 können unter Verwendung von herkömmlichen Verfahren hergestellt werden, wie etwa dielektrische Abscheidung und Trockenätzen. Bei einer Ausführungsform enthalten die Seitenwand-Abstandshalter248 ein dielektrisches Material, wie etwa Siliciumoxid, Siliciumnitrid, Siliciumoxidnitrid oder eine Kombination davon. Bei einer Ausführungsform werden die LDD-Bereiche durch Ionenimplantation hergestellt, dann werden die Seitenwand-Abstandshalter248 ausgebildet, und anschließend werden die S/D-Bereiche durch eine weitere Ionenimplantation hergestellt. - In den
1 und3 geht das Verfahren mit dem Schritt104 durch Ausbilden von S/D-Kontaktlöchern258 weiter. Im Schritt104 werden die S/D-Kontaktlöcher258 in dem n-FET-Bereich224 und dem p-FET-Bereich226 ausgebildet und werden auf die entsprechenden Source- und Drain-Bereiche ausgerichtet. Die Kontaktlöcher258 werden mit einem fotolithografischen Prozess und Ätzen ausgebildet. Bei einer Ausführungsform umfasst der Schritt104 zum Ausbilden der Kontaktlöcher258 das Herstellen einer strukturierten Fotoresist-Schicht mit einem fotolithografischen Prozess und das Ätzen des ILD252 mit einem Ätzprozess, um die Kontaktlöcher unter Verwendung der strukturierten Fotoresist-Schicht als eine Ätzmaske auszubilden. - Die strukturierte Fotoresist-Schicht weist verschiedene Öffnungen auf, die die Bereiche für die Kontaktlöcher
258 definieren. Wie vorstehend dargelegt worden ist, wird die strukturierte Fotoresist-Schicht mit einem fotolithografischen Verfahren hergestellt. Ein beispielhaftes fotolithografisches Verfahren kann die Bearbeitungsschritte Fotoresist-Beschichtung, Vorhärten, Maskenjustierung, Belichtung, Härten nach der Belichtung, Entwickeln des Fotoresists und Nachhärten haben. Das fotolithografische Verfahren kann durch andere geeignete Verfahren ersetzt werden, wie etwa maskenlose Fotolithografie, Elektronenstrahlbelichtung oder Ionenstrahlbelichtung. - Während des Ätzens des ILD
258 werden die Materialschichten des ILD258 in den Öffnungen der strukturierten Fotoresist-Schicht weggeätzt. Bei einer Ausführungsform erfolgt das Ätzen durch Trockenätzen. Bei einem Beispiel wird für das Trockenätzen ein fluorhaltiges Plasma verwendet, um die Polysilicium-Schicht zu entfernen. Zur Unterstützung des Beispiels enthält das Ätzgas CF4. Alternativ kann der Ätzprozess mehrere Ätzschritte haben, um die verschiedenen Materialschichten zu ätzen. Bei einer anderen Ausführungsform kann für den Ätzprozess eine Nassätzchemikalie verwendet werden, wie etwa eine fluorhaltige Chemikalie. - Nach dem Ätzprozess kann die strukturierte Fotoresist-Schicht durch Nass-Strippen oder Plasma-Ablösen entfernt werden.
- Bei einer anderen Ausführungsform kann im Schritt
104 alternativ eine Hartmaske als eine Ätzmaske für die Kontaktlöcher258 verwendet werden. Die Hartmaske hat verschiedene Öffnungen, die die Bereiche für die Kontaktlöcher definieren. Die Hartmaske kann durch eine Abscheidung und eine Strukturierung hergestellt werden, die einen fotolithografischen Prozess und Ätzen umfasst. Insbesondere wird eine Schicht aus einem Hartmaskenmaterial, wie etwa Siliciumoxid oder Siliciumnitrid, auf dem ILD252 abgeschieden; auf der Schicht aus dem Hartmaskenmaterial wird eine strukturierte Fotoresist-Schicht mit einem fotolithografischen Prozess hergestellt; ein erster Ätzprozess wird an der Schicht aus dem Hartmaskenmaterial durchgeführt, um die Öffnungen von der strukturierten Fotoresist-Schicht auf die Schicht aus dem Hartmaskenmaterial zu übertragen, sodass eine Hartmaske entsteht; und ein zweiter Ätzprozess wird an dem ILD252 durchgeführt, um unter Verwendung der Hartmaske als Ätzmaske die Kontaktlöcher258 auszubilden. Der Ätzprozess, der für die Schicht aus Hartmaskenmaterial verwendet wird, kann ein Nassätzprozess, ein Trockenätzprozess oder eine Kombination davon sein. Zum Ätzen einer Siliciumoxid-Hartmaskenschicht kann zum Beispiel eine Fluorwasserstoff(HF)-Lösung verwendet werden. - Bei einem Beispiel haben die Kontaktlöcher
258 eine Breite in dem Bereich von etwa 14 Nanometer (nm) bis 45 nm und eine Tiefe in dem Bereich von etwa 30 nm bis etwa 300 nm. - In den
1 und3 geht das Verfahren mit dem Schritt106 weiter. Bei einer Ausführungsform umfasst der Schritt106 das Herstellen von Kontakt-Seitenwand-Abstandshaltern268 in den Kontaktlöchern258 . Bei einer Ausführungsform bestehen die Kontakt-Seitenwand-Abstandshalter268 aus Titannidrid (TiN), aber die Seitenwand-Abstandshalter268 können auch aus einem anderen geeigneten Material bestehen, wie etwa Tantalnitrid (TaN), Siliciumnitrid (SiN), Siliciumcarbid (SiC) oder Kohlenstoff oder einer Kombination davon. - Im Schritt
106 wird gemäß verschiedenen Ausführungsformen eine Abstandshalter-Materialschicht für die Kontakt-Seitenwand-Abstandshalter268 in den Kontaktlöchern258 durch CVD, PVD, Atomlagenabscheidung (ALD), CVD mit Plasma hoher Dichte (HDP CVD), andere geeignete Verfahren oder eine Kombination davon abgeschieden. - Der Schritt
106 umfasst weiterhin einen Seitenwand-Rückätzprozess, mit dem die Abstandshalter-Materialschicht geätzt wird, um einen Teil an der Unterseite der Kontaktlöcher258 zu entfernen, damit die Kontakt-Seitenwand-Abstandshalter268 zurückbleiben. Bei einer Ausführungsform umfasst der Rückätzprozess anisotropes Ätzen, wie etwa Trockenätzen, oder Sputtern mit Ar/N2-Gas. - Bei dem Verfahren soll Silicid in den Source- und Drain-Bereichen gebildet werden, um den Kontaktwiderstand zu verringern. Die Eigenschaften von Kontaktsiliciden bei n-FETs und p-FETs beeinflussen wiederum die Leistungskennwerte, wie etwa den Kontaktwiderstand und die Unterschiede zwischen den Ein- und Ausschaltströmen. Auf Grund dessen, dass bei n-FETs andere Materialien als bei p-FETs verwendet werden, kann die Silicid-Aufwachsrate bei n-FETs größer als die Silicid-Aufwachsrate bei p-FETs sein, was zu einer größeren Dicke der Silicidschichten bei n-FETs als bei p-FETs führt. Der Wunsch, bei der Herstellung von Halbleitern amorphes Silicium (a-Si) vollständig in Silicid umzuwandeln und dabei die Siliciddicke unter Kontrolle zu halten, kann zu Kompromissen zwischen der Siliciddicke und dem restlichen a-Si führen. Wenn zum Beispiel das a-Si vollständig verbraucht wird, kann das Silicid so dick sein, dass es Sorgen mit dem Übergangskriechstrom gibt. Wenn andererseits das a-Si nicht vollständig verbraucht wird, um die Siliciddicke unter Kontrolle zu halten, gibt es Sorgen mit dem Kontaktwiderstand und der Qualitätsminderung des Bauelements. Es besteht daher der Wunsch, das Ungleichgewicht bei der Silicid-Aufwachsrate zwischen n-FETs und p-FETs ständig zu verringern, um die Eigenschaften bei dem Kompromiss zwischen der Siliciddicke und dem restlichen a-Si zu verbessern.
- In den
1 und4 geht das Verfahren mit dem Schritt108 weiter. Im Schritt108 wird ein erster PAI-Prozess270 (PAI: pre-amorphized implantation; präamorphisierte Implantation) an den S/D-Bereichen242 und250 durchgeführt. Bei dem PAI-Prozess270 wird in die n-S/D-Bereiche242 und die p-S/D-Bereiche250 eine Implantationsstoff-Sorte implantiert, die die Gitterstruktur dieser Bereiche beschädigt und in den S/D-Bereichen242 und den S/D-Bereichen250 amorphisierte Bereiche mit einer Tiefe herstellt, die mit272 bezeichnet ist. Die amorphisierte Tiefe272 wird entsprechend den Konfigurationsspezifikationen hergestellt. Bei einer Ausführungsform kann die amorphisierte Tiefe272 etwa 5 nm bis etwa 20 nm betragen. Bei einer Ausführungsform enthalten die amorphisierten Bereiche in dem n-FET-Bereich224 amorphes Silicium (a-Si), und die amorphisierten Bereiche in dem p-FET-Bereich226 enthalten amorphes Siliciumgermanium (a-SiGe). - Der PAI-Prozess
270 kann zum Beispiel durch Steuern des Implantationswinkels, der Implantationsenergie, der Implantationsstoff-Sorte und/oder der Implantationsstoff-Dosierung angepasst werden. Die Implantationsstoff-Sorte kann ein geeigneter Stoff sein, wie etwa Si, Ge, C, Sn, Pb oder Al. Bei der vorliegenden Ausführungsform werden bei dem PAI-Prozess270 Si, Ge, C, Sn, Pb oder Al mit einer Implantationsenergie von etwa 5 keV bis etwa 10 keV, einer Dosierung in dem Bereich von etwa 1E13 Atome/cm2 bis etwa 1E16 Atome/cm2, einer Temperatur in dem Bereich von etwa –150°C bis etwa 30°C und einem Implantationswinkel in dem Bereich von etwa 0° bis etwa 30° implantiert. - Um zu gewährleisten, dass die amorphisierten Bereiche auf die S/D-Bereiche
242 und die p-Bereiche beschränkt sind, und um die anderen Bereiche des Halbleiter-Bauelements200 vor Implantationsschäden zu schützen, kann eine strukturierte Fotoresist-Schicht verwendet werden. - In den
1 und5 geht das Verfahren mit dem Schritt110 weiter. Durch den PAI-Prozess270 im Schritt208 entstehen a-Si-Bereiche276 in dem n-FET-Bereich224 (insbesondere in den S/D-Bereichen242 ) und a-SiGe-Bereiche278 in dem p-FET-Bereich (insbesondere in den S/D-Bereichen250 ). Im Schritt110 wird eine Metallschicht274 in jedem der Kontaktlöcher258 abgeschieden, um eine Metallschicht für die Silicidbildung bereitzustellen. Zwar ist die Metallschicht274 in5 in einer Ebene gezeigt, aber es braucht nur ausreichend Metall abgeschieden zu werden, um die Bildung von Siliciden zu ermöglichen, die nachstehend beschrieben wird. Die Metallschicht kann unter Verwendung von zum Beispiel der PVD, der CVD oder eines anderen geeigneten Verfahrens abgeschieden werden. Bei einer Ausführungsform ist das Metall, das in der Metallschicht verwendet wird, Nickel (Ni), das eine obere Deckschicht (TiN oder Ti) haben kann oder auch nicht. - In den
1 und6 geht das Verfahren mit dem Schritt112 weiter. Im Schritt112 wird ein erster Glühprozess284 an dem Bauelement200 durchgeführt. Der erste Glühprozess284 bewirkt, dass die a-Si-Bereiche276 kristallisieren, sodass n-FET-Silicidbereiche286 in dem n-FET-Bereich224 entstehen. Ebenso bewirkt der erste Glühprozess284 , dass die a-SiGe-Bereiche278 kristallisieren, sodass p-FET-Silicidbereiche288 in dem p-FET-Bereich226 entstehen. Wenn Ni als die Metallschicht274 verwendet wird und die n-S/D-Bereiche242 Si enthalten, so enthalten die n-FET-Silicidbereiche286 Nickelsilicid (NiSi). Wenn Ni als die Metallschicht verwendet wird und die p-S/D-Bereiche SiGe enthalten, so enthalten die p-FET-Silicidbereiche288 eine Kombination aus NiSi, NiGe und NiSiGe. Die Kombination aus NiSi, NiGe und NiSiGe kann hier mit Ni(Si, Ge) abgekürzt werden. Es ist zu beachten, dass die n-FET-Silicidbereiche286 eine andere Zusammensetzung als die p-FET-Silicidbereiche288 haben. - Bei einer Ausführungsform ist während des ersten Glühprozesses
284 die Aufwachsrate der n-FET-Silicidbereiche286 (d. h. die Rate, mit der a-Si276 in Silicid umgewandelt wird) größer als die Aufwachsrate der p-FET-Silicidbereiche288 (d. h. die Rate, mit der a-SiGe278 in Silicid umgewandelt wird). Eine Sorge bei herkömmlichen Glühverfahren ist, dass wenn das Glühen so durchgeführt wird, dass die a-SiGe-Bereiche278 bei der Umwandlung in Silicid (in den p-FET-Silicidbereichen288 ) vollständig verbraucht werden, die n-FET-Silicidbereiche286 zu dick wären (in Bezug auf die p-FET-Silicidbereiche288 ), sodass man wegen des Übergangskriechstroms Bedenken haben muss. In6 ist die Tiefe der p-FET-Silicidbereiche288 als272 dargestellt, und die Tiefe der n-FET-Silicidbereiche ist als290 dargestellt. Bei Anwendung von herkömmlichen Glühverfahren ist die Tiefen- oder Dickendifferenz größer als etwa 20 Ångstrom (Å), was einen zu hohen Übergangskriechstrom zur Folge haben kann. Wenn jedoch die a-SiGe-Bereiche278 nicht vollständig verbraucht werden, um zum Beispiel die Tiefe der n-FET-Silicidbereiche286 zu verringern, verbleibt a-SiGe in dem p-FET-Bereich und führt zu einem zu hohen Kontaktwiderstand und einer verringerten Trägerbeweglichkeit. Hier werden zwei Ausführungsformen für den Glühprozess vorgestellt, um die a-SiGe-Bereiche278 zu verbrauchen und dabei gleichzeitig zu gewährleisten, dass die Dickendifferenz zwischen den n-FET-Silicidbereichen286 und den p-FET-Silicidbereichen288 kleiner als 20 Å ist. - Bei einer Ausführungsform eines herkömmlichen Glühprozesses beträgt die Temperaturanstiegsgeschwindigkeit (d. h. die Anstiegsgeschwindigkeit der Temperatur) etwa 1°C/s bis etwa 10°C/s. Die Anstiegsgeschwindigkeit von etwa 1°C/s bis etwa 10°C/s wird so lange verwendet, bis eine maximale Temperatur von etwa 180°C bis etwa 280°C erreicht worden ist. Wenn die maximale Temperatur erreicht worden ist, wird sie etwa 5 s bis etwa 60 s gehalten. Die Verwendung der Ausführungsform des herkömmlichen Glühprozesses führt jedoch zu einer Dickendifferenz zwischen n-FET-Siliciden und p-FET-Siliciden von mehr als 20 Å. Neue Ausführungsformen des Glühprozesses, die hier vorgestellt werden, verbessern die Eigenschaften der n-FET- und p-FET-Silicide gegenüber herkömmlichen Glühprozessen.
- Bei einer Ausführungsform des ersten Glühprozesses
284 wird eine Temperaturanstiegsgeschwindigkeit von mehr als etwa 10°C/s verwendet, bis eine maximale Temperatur von 260°C bis 350°C erreicht worden ist. Die Temperaturanstiegsgeschwindigkeit kann zum Beispiel etwa 10°C/s bis etwa 50°C/s betragen. Bei einer Ausführungsform ist die Starttemperatur für den ersten Glühprozess284 die Umgebungstemperatur des bisherigen Prozessverlaufs, die zwischen 20°C und 90°C liegen kann. Bei einer Ausführungsform enthält das Umgebungsgas während des Glühprozesses284 N2, Argon (Ar), Helium (He) oder eine Kombination davon. Sobald die maximale Temperatur erreicht worden ist, wird bei dem Glühprozess284 sofort damit begonnen, durch Abschalten oder Verringern der Energie für die Heizelemente, wie etwa Halogenlampen, die Temperatur zu senken, und gleichzeitig wird mit einem starken Gasstrom (N2, Ar oder He) zum Abkühlen auf Raumtemperatur gespült. - Der Glühprozess wird auf Grund des Versuchsergebnisses konzipiert, dass die Silicid-Aufwachsraten zwischen a-Si und a-SiGe bei einer höheren Temperatur (z. B. bei einer Temperatur in dem Bereich von 280°C bis 350°C) weniger unterschiedlich sind als bei einer niedrigeren Temperatur. Tabelle 1 zeigt die Dickendifferenzen zwischen den n-FET-Siliciden
286 und den p-FET-Siliciden288 als Ergebnis des Glühprozesses284 . Bei dem Glühprozess284 für Tabelle 1 wird eine Anstiegsgeschwindigkeit von 30°C/s verwendet. Es sind die Ergebnisse für verschiedene maximale Temperaturen des vorstehend beschriebenen Glühprozesses284 angegeben. Es ist zu beachten, dass für maximale Temperaturen über etwa 290°C die Dickendifferenz zwischen den n-FET-Siliciden286 und den p-FET-Siliciden288 kleiner als 20 Å ist. Zum Beispiel beträgt bei einer Temperatur von 310°C die Dickendifferenz zwischen den n-FET-Siliciden286 und den p-FET-Siliciden288 etwa 11,7 Å. Tabelle 1Maximale Temperatur (°C) Dicke des n-FET-Silicids (Å) Dicke des p-FET-Silicids (Å) Differenz der Dicke (Å) 230 98,5 67,18 31,32 250 104,45 73,68 30,77 270 120,48 97,98 22,5 290 144,62 123,39 21,23 310 194,00 182,30 11,7 - Bei einer anderen Ausführungsform des ersten Glühprozesses
284 wird eine Temperaturanstiegsgeschwindigkeit von mehr als 10°C/s verwendet, bis eine maximale Temperatur von etwa 260°C bis etwa 300°C erreicht worden ist. Die Temperaturanstiegsgeschwindigkeit kann zum Beispiel etwa 10°C/s bis etwa 50°C/s betragen. Bei einem Beispiel ist die Starttemperatur für den ersten Glühprozess284 die Umgebungstemperatur des bisherigen Prozessverlaufs, die zwischen 20°C und 90°C liegen kann. Bei einer Ausführungsform enthält das Umgebungsgas während des Glühprozesses284 N2, Ar, He oder eine Kombination davon. Wenn die maximale Temperatur erreicht worden ist, wird sie etwa 1 s bis etwa 60 s gehalten. Das Halten des Halbleiter-Bauelements200 von6 über einen Zeitraum auf der maximalen Temperatur kann als Tränken des Halbleiter-Bauelements200 bei der Temperatur bezeichnet werden. - Tabelle 2 zeigt die Dickendifferenzen zwischen den n-FET-Siliciden
286 und den p-FET-Siliciden288 als Ergebnis eines Glühprozesses284 . Bei dem Glühprozess284 wird für die Ergebnisse in Tabelle 2 eine Anstiegsgeschwindigkeit von 10°C/s bis 50°C/s verwendet, bis eine maximale Temperatur von etwa 260°C bis 300°C erreicht worden ist. Die maximale Temperatur wird über verschiedene Tränkzeiten gehalten, die in Tabelle 2 angegeben sind. Es ist zu beachten, dass eine Tränkzeit von mehr als etwa 20 s zu einer Dickendifferenz zwischen den n-FET-Siliciden286 und den p-FET-Siliciden288 führt, die kleiner als 20 Å ist. Tabelle 2Tränkzeit (s) Dicke des n-FET-Silicids (Å) Dicke des p-FET-Silicids (Å) Differenz der Dicke (Å) 0 120,48 97,98 22,5 5 138,83 110,72 28,11 10 171,70 149,92 21,78 20 178,45 163,49 14,96 30 193,45 180,23 13,22 - Die vorstehend beschriebenen Ausführungsformen des ersten Glühprozesses
284 haben die folgenden Vorzüge. Erstens gibt es nur wenig oder gar kein restliches a-SiGe, das in dem p-FET-Bereich226 nach dem ersten Glühprozess284 zurückbleibt, da das a-SiGe verbraucht wird und in p-FET-Silicidbereiche288 umgewandelt wird, die NiSi, NiGe, NiSiGe oder eine Kombination davon enthalten. Gleichzeitig werden die n-FET-Silicidbereiche286 nicht so dick, dass sie als Ergebnis des ersten Glühprozesses284 zu Sorgen wegen des Übergangskriechstroms Anlass geben. Die Ausführungsformen des ersten Glühprozesses284 haben den weiteren Vorteil, dass sie auf Grund der hohen Anstiegsgeschwindigkeiten den WPH-Durchsatz (WPH: wafers per hour; Anzahl von Wafern je Stunde) erhöhen. Die Ausführungsformen des ersten Glühprozesses284 können zum Beispiel unter Verwendung des Halogenglühens mit Wolfram-Halogen-Lampen realisiert werden. - In den
1 und7 geht das Verfahren mit dem Schritt114 weiter. Im Schritt114 wird der reaktionsunfähige Teil der Metallschicht274 von6 von dem Bauelement200 entfernt, sodass Kontaktlöcher258 entstehen. Nassätzen kann verwendet werden, um zwar den reaktionsunfähigen Teil der Metallschicht274 selektiv zu entfernen, aber das Silicid (z. B. NiSi) in den n-FET-Silicidbereichen286 nicht zu entfernen und auch die p-FET-Silicidbereiche288 nicht zu entfernen. - In den
1 und7 geht das Verfahren mit dem Schritt116 weiter. Im Schritt116 kann ein zweiter Glühprozess290 an dem Bauelement200 durchgeführt werden. Bei einer Ausführungsform wird der zweite Glühprozess mit einer Glühtemperatur realisiert, die so angepasst wird, dass das Silicid von einer Phase mit einer geringen Leitfähigkeit in eine andere Phase mit einer höheren Leitfähigkeit umgewandelt wird. Bei dem zweiten Glühprozess ist die Glühtemperatur höher als die des ersten Glühprozesses und die Glühdauer ist kürzer als die des ersten Glühprozesses. Bei einem Beispiel wird der zweite Glühprozess290 über etwa 1/10.000 (1E-4) s unter Verwendung einer Temperatur von etwa 700°C bis etwa 900°C durchgeführt. Bei einer Ausführungsform wird das Laserglühen für den zweiten Glühprozess290 verwendet. - Es ist zu beachten, dass der PAI-Prozess im Schritt
108 in das Verfahren100 integriert ist und so konzipiert ist, dass das Ungleichgewicht zwischen den n-FET-Siliciden286 und den p-FET-Siliciden288 eliminiert oder verringert wird. Nehmen wir an, dass der PAI-Prozess270 nicht Bestandteil des Verfahrens100 ist. Die Nicht-Verwendung des PAI-Prozesses270 könnte anscheinend den Vorteil haben, dass es kein a-Si gibt, sodass ein Fachmann sich nicht damit befassen muss, wie a-Si verbraucht werden soll. Jedoch ist die Aufwachsrate von NiSi in dem n-FET-Bereich224 größer als die Aufwachsrate von Ni(Si, Ge) in dem p-FET-Bereich226 , sodass die Dickendifferenz zwischen dem Silicid in dem n-FET-Bereich224 und dem Silicid in dem p-FET-Bereich226 größer als 20 Å ist, was nicht erwünscht ist. In einem solchen Szenarium wird NiSi aus kristallinem Si umgewandelt, und daher wird NiSi ebenfalls kristallisiert. Durch Verwenden von Transmissionselektronenmikroskopie(TEM)-Beugungsbildern von NiSi kann eine Halbleiterstruktur, die mit dem Verfahren100 hergestellt wird, von einer Halbleiterstruktur unterschieden werden, für die ein Verfahren, das dem Verfahren100 ähnlich ist, aber nicht der PAI-Prozess von Schritt108 verwendet wird. Bei einer Halbleiterstruktur, die mit dem Verfahren100 hergestellt wird, hat das TEM-Beugungsbild der Ni-Silicide in der Halbleiterstruktur nur ein Ringmuster, während bei einer Halbleiterstruktur, für die ein Verfahren, das dem Verfahren100 ähnlich ist, aber nicht der PAI-Prozess von Schritt108 verwendet wird, das TEM-Beugungsbild von NiSi in der Halbleiterstruktur ein Punktmuster oder ein Punktmuster mit einem partiellen schwachen Ring hat. Somit haben die Ni-Silicide, die mit dem Verfahren100 gebildet werden, eine amorphe Struktur. - Ein anderes Verfahren, das statt des Schritts
108 verwendet werden kann, ist ein Verfahren, bei dem jeweils ein anderer PAI-Prozess für den n-FET-Bereich224 und den p-FET-Bereich226 verwendet wird, um zu versuchen, den unterschiedlichen Zusammensetzungen der S/D-Bereiche242 und der S/D-Bereiche250 Rechnung zu tragen. In diesem Fall kann zunächst eine Hartmaske auf den n-FET-Bereich224 aufgebracht werden, während für den p-FET-Bereich226 ein erster PAI-Prozess verwendet wird. Dann wird die Hartmaske von dem n-FET-Bereich224 entfernt und auf den p-FET-Bereich226 wird eine Hartmaske aufgebracht, und daran schließt sich ein zweiter PAI-Prozess für den n-FET-Bereich224 an. Der zweifache PAI-Prozess ermöglicht einen Freiheitsgrad für den Umgang mit den unterschiedlichen Materialien in den S/D-Bereichen242 und den S/D-Bereichen250 . - Durch nachfolgende Bearbeitung können weiterhin verschiedene Kontakte/Kontaktlöcher/Leiterbahnen und Mehrschicht-Verbindungselemente (z. B. Metallschichten und Zwischenschicht-Dielektrika) auf dem Substrat
210 hergestellt werden, die so konfiguriert sind, dass sie die verschiedenen Elemente oder Strukturen des Halbleiter-Bauelements200 verbinden. Die zusätzlichen Elemente können eine elektrische Verbindung mit dem Bauelement200 herstellen. Bei einer Ausführungsform werden Kontakt-Elemente in den Kontaktlöchern258 ausgebildet und sie werden über das entsprechende Silicid mit den Source- und Drain-Bereichen elektrisch verbunden. Die Kontakt-Elemente können mit einem Verfahren, das Abscheidung und Polieren umfasst, ausgebildet werden. Zum Beispiel wird ein leitendes Material, wie etwa Wolfram, Kupfer, Aluminium oder ein anderes geeignetes Metall oder eine Metalllegierung, mit einem geeigneten Verfahren, wie etwa PVD, in den Kontaktlöchern258 abgeschieden. Dann wird das überschüssige Metall, das auf dem ILD252 abgeschieden worden ist, mit einem geeigneten Verfahren, wie etwa CMP, entfernt, das außerdem die Oberseite des Halbleiter-Bauelements200 planarisiert. - Bei einer anderen Ausführungsform wird weiterhin eine Mehrschichtverbindung hergestellt, die vertikale Verbindungen, wie etwa herkömmliche Kontaktlöcher oder Gate-Elektrodenkontakte, und horizontale Verbindungen umfasst, wie etwa Metallleiterbahnen. Für die verschiedenen Verbindungselemente können verschiedene leitende Materialien verwendet werden, wie etwa Kupfer, Wolfram und/oder Silicid. Bei einem Beispiel wird ein Damaszierungsprozess und/oder ein zweifacher Damaszierungsprozess verwendet, um eine Mehrschicht-Verbindungsstruktur auf Kupferbasis herzustellen.
- Das beschriebene Halbleiter-Bauelement
200 kann in verschiedenen mikroelektronischen Bauelementen verwendet werden, wie etwa in digitalen Logikschaltungen, bildgebenden Sensor-Bauelementen, Ein-Chip-Systemen (SoC), dynamischen oder statischen RAM-Zellen (RAM: Schreib-Lese-Speicher), Flash-Speichern und/oder anderen mikroelektronischen Bauelementen. - Es werden verschiedene Ausführungsformen für das Halbleiter-Bauelement
200 und das Verfahren zu seiner Herstellung bereitgestellt. Bei einer Ausführungsform umfasst das Verfahren zum Herstellen des Halbleiter-Bauelements200 die folgenden Schritte: Durchführen eines PAI-Prozesses an einem n-FET-Bereich und einem p-FET-Bereich des Halbleiter-Bauelements, um einen n-a-Si-Bereich und einen p-a-Si-Bereich zu erzeugen; und Bilden von Silicid für Source- und Drain-Bereiche durch Durchführen eines ersten Glühprozesses, um Silicidbereiche in dem Halbleiter-Bauelement auszubilden. Bestandteil des ersten Glühprozesses ist eine Temperaturanstiegsgeschwindigkeit, die entsprechend der Differenz zwischen der Silicid-Aufwachsrate in dem n-FET-Bereich und der Silicid-Aufwachsrate in dem p-FET-Bereich angepasst wird. Bei dem vorliegenden Beispiel umfasst der erste Glühprozess das Erhöhen der Temperatur mit einer Geschwindigkeit, die größer als etwa 10°C/s ist, wobei während des ersten Glühprozesses die a-Si-Bereiche vollständig verbraucht werden, ein erster Silicidbereich in dem n-FET-Bereich hergestellt wird und ein zweiter Silicidbereich in dem p-FET-Bereich hergestellt wird und die Dickendifferenz zwischen dem ersten Silicidbereich und dem zweiten Silicidbereich kleiner als etwa 20 Å ist. - Bei einer Ausführungsform enthält das so hergestellte Halbleiter-Bauelement amorphe Silicid-Elemente in den Source- und Drain-Bereichen. Die Silicid-Elemente in dem n-FET-Bereich und dem p-FET-Bereich befinden sich hinsichtlich der Dicke und der Bauelementleistung im Gleichgewicht. Insbesondere enthalten die Silicid-Elemente in dem n-FET-Bereich a-Si und die Silicid-Elemente in dem p-FET-Bereich enthalten a-SiGe, was sich in den TEM-Beugungsbildern in den Versuchen widerspiegelt.
- Eine oder mehrere Ausführungsformen können verschiedene Vorzüge haben. Bei einer Ausführungsform gibt es nur wenig oder gar kein a-SiGe, das nach dem ersten Glühprozess
284 in dem p-FET-Bereich226 zurückbleibt, da das a-SiGe verbraucht wird und in die p-FET-Silicidbereiche288 umgewandelt wird, die NiSi, NiGe, NiSiGe oder eine Kombination davon enthalten. Gleichzeitig werden die n-FET-Silicidbereiche286 nicht so dick, als dass dies im Ergebnis des ersten Glühprozesses284 Anlass zur Sorge wegen des Übergangskriechstroms geben würde. Bei einer anderen Ausführungsform hat der erste Glühprozess284 den weiteren Vorzug, dass er auf Grund der hohen Anstiegsgeschwindigkeiten den WPH-Durchsatz erhöht. - Zur Verfügung gestellt werden hier Ausführungsformen für Verfahren zum Herstellen eines Halbleiter-Bauelements. Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Bereitstellen eines Halbleitersubstrats mit einem n-Feldeffekttransistor(n-FET)-Bereich und einem p-Feldeffekttransistor(p-FET)-Bereich; Durchführen eines PAI-Prozesses (PAI: pre-amorphized implantation; präamorphisierte Implantation) an einem n-dotierten Silicium(Si)-Element in dem n-FET-Bereich und an einem p-dotierten Siliciumgermanium(SiGe)-Element in dem p-FET-Bereich, wodurch ein n-leitendes amorphes Silicium(a-Si)-Element und ein p-leitendes amorphes Siliciumgermanium(a-SiGe)-Element entstehen; Abscheiden einer Metallschicht jeweils über dem n-leitenden a-Si-Element und dem p-leitenden a-SiGe-Element; und Durchführen eines ersten Glühprozesses an dem Halbleiter-Bauelement mit einer Temperaturanstiegsgeschwindigkeit, die entsprechend der Silicid-Aufwachsratendifferenz zwischen dem n-leitenden a-Si-Element und dem p-leitenden a-SiGe-Element angepasst wird. Während des ersten Glühprozesses werden das n-leitende a-Si- und das p-leitende a-SiGe-Element vollständig verbraucht, ein erstes amorphes Silicid-Element entsteht in dem n-FET-Bereich und ein zweites amorphes Silicid-Element entsteht in dem p-FET-Bereich.
- Bei einer anderen Ausführungsform weist ein Verfahren die folgenden Schritte auf: Bereitstellen eines Halbleitersubstrats, das ein erstes Element aus einem ersten Halbleitermaterial in einem n-FET-Bereich und ein zweites Element aus einem zweiten Halbleitermaterial in einem p-FET-Bereich hat; Ausbilden eines ersten Kontaktgrabens in einem dielektrischen Material, um einen Zugang zu dem ersten Element herzustellen, wobei das dielektrische Material eine Oberfläche des Substrats bedeckt; Ausbilden eines zweiten Kontaktgrabens in dem dielektrischen Material, um einen Zugang zu dem zweiten Element herzustellen; Durchführen eines PAI-Prozesses an dem ersten Element, um einen n-leitenden a-Si-Bereich herzustellen, und an dem zweiten Element, um einen p-leitenden a-Si-Bereich herzustellen; Abscheiden einer ersten Metallschicht in dem ersten Kontaktgraben über dem n-leitenden a-Si-Bereich; Abscheiden einer zweiten Metallschicht in dem zweiten Kontaktgraben über dem p-leitenden a-Si-Bereich; Durchführen eines ersten Glühprozesses an dem Halbleiter-Bauelement, wodurch ein erstes Silicid-Element in dem n-FET-Bereich und ein zweites Silicid-Element in dem p-FET-Bereich entstehen, wobei für die Herstellung des ersten Silicid-Elements der n-leitende amorphe Halbleiterbereich vollständig verbraucht wird und für die Herstellung des zweiten Silicid-Elements der p-leitende amorphe Halbleiterbereich vollständig verbraucht wird. Bei einer Ausführungsform wird der erste Glühprozess so durchgeführt, dass die Dickendifferenz zwischen dem ersten Silicid-Element und dem zweiten Silicid-Element kleiner als etwa 20 Å ist.
- Ausführungsformen für Halbleiter-Bauelemente werden ebenfalls hier vorgestellt. Bei einer Ausführungsform weist ein Halbleiter-Bauelement Folgendes auf: ein Substrat mit einem n-S/D-Bereich, wobei der n-S/D-Bereich einen ersten Silicidbereich aufweist, und mit einem p-S/D-Bereich, wobei der p-S/D-Bereich einen zweiten Silicidbereich aufweist; ein n-Gate das über einer Oberfläche des Substrats liegt; und ein p-Gate, das über der Oberfläche des Substrats liegt. Bei einer Ausführungsform können eine erste Metallschicht und eine zweite Metallschicht Ni-Schichten sein, wobei ein erstes Halbleitermaterial n-dotiertes Si ist und ein zweites Halbleitermaterial p-dotiertes SiGe ist. Bei einer Ausführungsform enthält das Halbleiter-Bauelement kein amorphes Silicid.
- Bei einer anderen Ausführungsform weist ein Halbleiter-Bauelement Folgendes auf: ein Substrat mit einem n-FET und einem p-FET; einen n-S/D-Bereich in dem n-FET; ein erstes Silicid-Element direkt in dem n-S/D-Bereich; einen p-S/D-Bereich in dem p-FET; und ein zweites Silicid-Element direkt in dem p-S/D-Bereich. Bei einer Ausführungsform enthalten das erste Silicid-Element und das zweite Silicid-Element kein amorphes Silicid.
- Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte wohlbekannt sein, dass sie die vorliegende Erfindung problemlos als eine Grundlage zum Konzipieren oder Modifizieren anderer Prozesse und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge der hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften auch verstehen, dass solche äquivalenten Gestaltungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
Claims (20)
- Verfahren mit den folgenden Schritten: Bereitstellen eines Halbleitersubstrats mit einem n-Feldeffekttransistor(n-FET)-Bereich und einem p-Feldeffekttransistor(p-FET)-Bereich; Durchführen eines PAI-Prozesses (PAI: pre-amorphized implantation; präamorphisierte Implantation) an einem n-dotierten Silicium(Si)-Element in dem n-FET-Bereich und an einem p-dotierten Siliciumgermanium(SiGe)-Element in dem p-FET-Bereich, wodurch ein n-leitendes amorphes Silicium(a-Si)-Element und ein p-leitendes amorphes Siliciumgermanium(a-SiGe)-Element entstehen; Abscheiden einer Metallschicht jeweils über dem n-leitenden a-Si-Element und dem p-leitenden a-SiGe-Element und Durchführen eines ersten Glühprozesses an dem Halbleiter-Bauelement mit einer Temperaturanstiegsgeschwindigkeit, die entsprechend einer Silicid-Aufwachsratendifferenz zwischen dem n-leitenden a-Si-Element und dem p-leitenden a-SiGe-Element angepasst wird, wobei während des ersten Glühprozesses das n-leitende a-Si-Element und das p-leitende a-SiGe-Element vollständig verbraucht werden, ein erstes amorphes Silicid-Element in dem n-FET-Bereich entsteht und ein zweites amorphes Silicid-Element in dem p-FET-Bereich entsteht.
- Verfahren nach Anspruch 1, wobei das Durchführen des ersten Glühprozesses an dem Halbleiter-Bauelement das Erhöhen der Temperatur mit einer Geschwindigkeit von mehr als etwa 10°C/s (Grad Celsius je Sekunde) aufweist und eine Dickendifferenz zwischen dem ersten Silicid-Element und dem zweiten Silicid-Element kleiner als etwa 20 (Ångström) ist.
- Verfahren nach Anspruch 2, wobei bei dem ersten Glühprozess die Temperatur mit einer Geschwindigkeit von mehr als 10°C/s erhöht wird, bis eine maximale Temperatur erreicht wird, die in dem Bereich von etwa 280°C bis etwa 350°C liegt.
- Verfahren nach Anspruch 3, wobei das Durchführen des ersten Glühprozesses weiterhin den Schritt aufweist, dass nach dem Erreichen der maximalen Temperatur die Temperatur im Wesentlichen sofort gesenkt wird.
- Verfahren nach Anspruch 1, wobei der n-FET-Bereich einen n-Source/Drain(S/D)-Bereich aufweist, das n-leitende a-Si-Element in dem n-S/D-Bereich hergestellt wird, der p-FET-Bereich einen p-S/D-Bereich aufweist und das p-leitende a-SiGe-Element in dem p-S/D-Bereich hergestellt wird.
- Verfahren nach Anspruch 1, wobei die Metallschicht eine Nickel(Ni)-Schicht ist, das erste Silicid-Element Nickelsilicid (NiSi) enthält und das zweite Silicid-Element eine Kombination aus NiSi, NiGe und NiSiGe enthält.
- Verfahren nach Anspruch 1, das vor dem Durchführen des PAI-Prozesses weiterhin die folgenden Schritte aufweist: Herstellen eines ersten Kontaktlochs in einem dielektrischen Material, um einen Zugang zu einem n-S/D-Bereich in dem n-FET-Bereich herzustellen; und Herstellen eines zweiten Kontaktlochs in dem dielektrischen Material, um einen Zugang zu einem p-S/D-Bereich in dem p-FET-Bereich herzustellen, wobei der PAI-Prozess an dem n-S/D-Bereich über das erste Kontaktloch durchgeführt wird und der PAI-Prozess an dem p-S/D-Bereich über das zweite Kontaktloch durchgeführt wird.
- Verfahren nach Anspruch 1, wobei die maximale Temperatur etwa 260°C bis etwa 300°C beträgt und das Durchführen des ersten Glühprozesses weiterhin das Halten der maximalen Temperatur über etwa 1 s bis etwa 60 s aufweist.
- Verfahren nach Anspruch 6, das weiterhin die folgenden Schritte aufweist: Entfernen des reaktionsunfähigen Ni von dem Halbleiter-Bauelement und Durchführen eines zweiten Glühprozesses an dem Halbleiter-Bauelement unter Verwendung einer Temperatur in dem Bereich von etwa 700°C bis etwa 900°C.
- Verfahren mit den folgenden Schritten: Bereitstellen eines Halbleitersubstrats, das ein erstes Element aus einem ersten Halbleitermaterial in einem n-FET-Bereich und ein zweites Element aus einem zweiten Halbleitermaterial in einem p-FET-Bereich hat; Ausbilden eines ersten Kontaktlochs in einem dielektrischen Material, um einen Zugang zu dem ersten Element herzustellen, wobei das dielektrische Material eine Oberfläche des Substrats bedeckt; Ausbilden eines zweiten Kontaktlochs in dem dielektrischen Material, um einen Zugang zu dem zweiten Element herzustellen; Durchführen eines PAI-Prozesses an dem ersten Element, um einen n-leitenden amorphen Halbleiterbereich herzustellen, und an dem zweiten Element, um einen p-leitenden amorphen Halbleiterbereich herzustellen; Abscheiden einer Metallschicht in dem ersten Kontaktloch über dem n-leitenden amorphen Halbleiterbereich und in dem zweiten Kontaktloch über dem p-leitenden amorphen Halbleiterbereich und Durchführen eines ersten Glühprozesses an dem Halbleiter-Bauelement, wodurch ein erstes Silicid-Element in dem n-FET-Bereich und ein zweites Silicid-Element in dem p-FET-Bereich entstehen, wobei der erste Glühprozess so durchgeführt wird, dass die Dickendifferenz zwischen dem ersten Silicid-Element und dem zweiten Silicid-Element kleiner als etwa 20 Å ist.
- Verfahren nach Anspruch 10, wobei die Metallschicht eine Nickel(Ni)-Schicht ist, das erste Halbleitermaterial n-dotiertes Silicium (Si) ist, das zweite Halbleitermaterial p-dotiertes Siliciumgermanium (SiGe) ist, bei der Herstellung des ersten Silicid-Elements der n-leitende amorphe Halbleiterbereich vollständig verbraucht wird und bei der Herstellung des zweiten Silicid-Elements der p-leitende amorphe Halbleiterbereich vollständig verbraucht wird.
- Verfahren nach Anspruch 10, wobei der erste Glühprozess den folgenden Schritt aufweist: Erhöhen der Temperatur mit einer Geschwindigkeit von mehr als etwa 10°C/s, bis eine maximale Temperatur erreicht wird, die in dem Bereich von etwa 280°C bis etwa 350°C liegt.
- Verfahren nach Anspruch 12, wobei das Durchführen des ersten Glühprozesses weiterhin den Schritt aufweist, dass nach dem Erreichen der maximalen Temperatur die Temperatur im Wesentlichen sofort gesenkt wird.
- Verfahren nach Anspruch 10, wobei der erste Glühprozess die folgenden Schritte aufweist: Erhöhen der Temperatur mit einer Geschwindigkeit von mehr als etwa 10°C/s, bis eine maximale Temperatur erreicht wird, die in dem Bereich von etwa 260°C bis etwa 300°C liegt; und Halten der maximalen Temperatur über etwa 1 s bis etwa 60 s.
- Verfahren nach Anspruch 10, wobei das erste Silicid-Element Nickelsilicid (NiSi) enthält und das zweite Silicid-Element ein Silicid ist, das eine Kombination aus Nickel (Ni), Silicium (Si) und Germanium (Ge) enthält.
- Halbleiter-Bauelement mit: einem Substrat mit einem n-FET und einem p-FET; einem n-leitenden Source- und Drain-Bereich (S/D-Bereich) in dem n-FET; einem ersten Silicid-Element direkt in dem n-S/D-Bereich; einem p-S/D-Bereich in dem p-FET und einem zweiten Silicid-Element direkt in dem p-S/D-Bereich.
- Halbleiter-Bauelement nach Anspruch 16, wobei das erste Silicid-Element und das zweite Silicid-Element keine amorphen Materialien enthalten.
- Halbleiter-Bauelement nach Anspruch 16, wobei der n-S/D-Bereich dotiertes Silicium (Si) enthält und der p-S/D-Bereich dotiertes Siliciumgermanium (SiGe) enthält.
- Halbleiter-Bauelement nach Anspruch 16, wobei das erste Silicid-Element ein Silicid ist, das Nickelsilicid (NiSi) enthält, und das zweite Silicid-Element ein Silicid ist, das eine Kombination aus Ni, Si und Ge enthält.
- Halbleiter-Bauelement nach Anspruch 16, das weiterhin Folgendes aufweist: ein erstes Kontaktelement, das über das erste Silicid-Element mit dem n-S/D-Bereich verbunden ist; und ein zweites Kontaktelement, das über das zweite Silicid-Element mit dem p-S/D-Bereich verbunden ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/157,927 US9129842B2 (en) | 2014-01-17 | 2014-01-17 | Formation of silicide contacts in semiconductor devices |
US14/157,927 | 2014-01-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102014019341A1 true DE102014019341A1 (de) | 2015-07-23 |
DE102014019341B4 DE102014019341B4 (de) | 2019-08-14 |
Family
ID=53497605
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102014019341.1A Active DE102014019341B4 (de) | 2014-01-17 | 2014-12-22 | Verbesserte herstellung von silicid-kontakten in halbleiter-bauelementen |
Country Status (3)
Country | Link |
---|---|
US (2) | US9129842B2 (de) |
DE (1) | DE102014019341B4 (de) |
TW (1) | TWI566278B (de) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10032876B2 (en) | 2014-03-13 | 2018-07-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact silicide having a non-angular profile |
US20150372099A1 (en) * | 2014-06-19 | 2015-12-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact silicide formation using a spike annealing process |
US9627498B2 (en) * | 2015-05-20 | 2017-04-18 | Macronix International Co., Ltd. | Contact structure for thin film semiconductor |
US9595592B1 (en) * | 2015-12-30 | 2017-03-14 | International Business Machines Corporation | Forming dual contact silicide using metal multi-layer and ion beam mixing |
US10114919B2 (en) * | 2016-02-12 | 2018-10-30 | Globalfoundries Inc. | Placing and routing method for implementing back bias in FDSOI |
US9666488B1 (en) * | 2016-04-11 | 2017-05-30 | Globalfoundries Inc. | Pass-through contact using silicide |
CN108346698A (zh) * | 2017-01-23 | 2018-07-31 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
US11728394B2 (en) | 2021-01-27 | 2023-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming backside power rails |
US11615987B2 (en) | 2021-03-26 | 2023-03-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Backside via with a low-k spacer |
US11973128B2 (en) | 2021-05-27 | 2024-04-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for forming multi-gate transistors |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5536684A (en) * | 1994-06-30 | 1996-07-16 | Intel Corporation | Process for formation of epitaxial cobalt silicide and shallow junction of silicon |
US6126740A (en) * | 1995-09-29 | 2000-10-03 | Midwest Research Institute | Solution synthesis of mixed-metal chalcogenide nanoparticles and spray deposition of precursor films |
US20020019127A1 (en) * | 1997-02-14 | 2002-02-14 | Micron Technology, Inc. | Interconnect structure and method of making |
US6030863A (en) | 1998-09-11 | 2000-02-29 | Taiwan Semiconductor Manufacturing Company | Germanium and arsenic double implanted pre-amorphization process for salicide technology |
US7049702B2 (en) * | 2003-08-14 | 2006-05-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Damascene structure at semiconductor substrate level |
US7553763B2 (en) * | 2005-08-09 | 2009-06-30 | United Microelectronics Corp. | Salicide process utilizing a cluster ion implantation process |
US7566605B2 (en) * | 2006-03-31 | 2009-07-28 | Intel Corporation | Epitaxial silicon germanium for reduced contact resistance in field-effect transistors |
US7625801B2 (en) | 2006-09-19 | 2009-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicide formation with a pre-amorphous implant |
US20080083955A1 (en) * | 2006-10-04 | 2008-04-10 | Kanarsky Thomas S | Intrinsically stressed liner and fabrication methods thereof |
US20100109046A1 (en) * | 2008-11-03 | 2010-05-06 | Rishabh Mehandru | Methods of forming low interface resistance contacts and structures formed thereby |
US8299453B2 (en) * | 2009-03-03 | 2012-10-30 | International Business Machines Corporation | CMOS transistors with silicon germanium channel and dual embedded stressors |
US20120313158A1 (en) | 2011-06-09 | 2012-12-13 | Beijing Nmc Co., Ltd. | Semiconductor structure and method for manufacturing the same |
US8704229B2 (en) * | 2011-07-26 | 2014-04-22 | Globalfoundries Inc. | Partial poly amorphization for channeling prevention |
US20130149820A1 (en) * | 2011-12-12 | 2013-06-13 | Chien-Chung Huang | Method for manufacturing semiconductor device |
US8927422B2 (en) * | 2012-06-18 | 2015-01-06 | International Business Machines Corporation | Raised silicide contact |
US20140306290A1 (en) * | 2013-04-11 | 2014-10-16 | International Business Machines Corporation | Dual Silicide Process Compatible with Replacement-Metal-Gate |
-
2014
- 2014-01-17 US US14/157,927 patent/US9129842B2/en active Active
- 2014-12-22 DE DE102014019341.1A patent/DE102014019341B4/de active Active
- 2014-12-29 TW TW103146000A patent/TWI566278B/zh active
-
2015
- 2015-08-28 US US14/839,597 patent/US11081563B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
DE102014019341B4 (de) | 2019-08-14 |
TW201539547A (zh) | 2015-10-16 |
US20150206881A1 (en) | 2015-07-23 |
US9129842B2 (en) | 2015-09-08 |
US11081563B2 (en) | 2021-08-03 |
TWI566278B (zh) | 2017-01-11 |
US20150380509A1 (en) | 2015-12-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102014019341B4 (de) | Verbesserte herstellung von silicid-kontakten in halbleiter-bauelementen | |
DE102014109562B4 (de) | Verfahren zum Ausbilden einer Halbleitervorrichtung und Verfahren zum Ausbilden einer Kontaktstruktur | |
DE102014019257B4 (de) | Metall-Gate-Struktur und diesbezügliches Fertigungsverfahren | |
DE102009055392B4 (de) | Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements | |
DE102008046400B4 (de) | Verfahren zur Herstellung eines CMOS-Bauelements mit MOS-Transistoren mit abgesenkten Drain- und Sourcebereichen und einem Si/Ge-Material in den Drain- und Sourcebereichen des PMOS-Transistors | |
DE102017127095B4 (de) | Gesteuerte luftspalte unter kontaktmerkmalen zwischen finnen von finfets | |
DE102017117971B4 (de) | Verfahren zur Herstellung eines Halbleiter-Bauelements | |
DE102017118199A1 (de) | Finfet-vorrichtung und ausbildungsverfahren | |
DE102017126416A1 (de) | FET mit negativer Kapazität mit verbessertem Zuverlässigkeitsverhalten | |
DE102016114705A1 (de) | Ätzstoppschicht für Halbleiter-Bauelemente | |
DE102015116912A1 (de) | Halbleiterstruktur und Verfahren zum Herstellen von dieser | |
DE102013108147B4 (de) | Verfahren und Struktur für vertikalen Tunnel-Feldeffekttransistor und planare Vorrichtungen | |
DE102019109861A1 (de) | Gatestapel-Behandlung | |
DE112017005474T5 (de) | Vertikal-transport-fet-einheiten unter verwendung einer selektiven epitaxie bei niedriger temperatur | |
DE102013114164B4 (de) | Verfahren zum Herstellen einer Halbleitervorrichtungsstruktur | |
DE102013100414A1 (de) | Verfahren zur Herstellung von Hybrid-High-k/Metall-Gate-Stapeln | |
DE102019117656A1 (de) | Gate structures having interfacial layers | |
DE102011090163A1 (de) | Halbleiterbauelement mit Austauschgateelektrodenstrukturen und selbstjustierten Kontaktelementen, die durch eine späte Kontaktfüllung hergestellt sind | |
DE112018000689T5 (de) | Dual-kanal-cmos mit gemeinsamen gate-stapeln | |
DE102017123948B4 (de) | Umschlossene epitaxiale struktur und verfahren | |
DE102017113681A1 (de) | Halbleiter-bauelement mit luft-abstandshalter | |
DE102021100877B4 (de) | Mittellinien-Verbindungsstruktur mit Luftspalt und Verfahren zu deren Herstellung | |
DE102017124072A1 (de) | Zusammenschaltungsstruktur für halbleitervorrichtung und verfahren zu ihrer herstellung | |
DE112018001590T5 (de) | Einheit mit einem extrem langen Kanal innerhalb einer VFET-Bauart | |
DE102018103163B4 (de) | Verfahren zur Herstellung einer integrierten Schaltung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |