DE102013100414A1 - Verfahren zur Herstellung von Hybrid-High-k/Metall-Gate-Stapeln - Google Patents

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Abstract

Es wird ein Verfahren zu Herstellung einer Halbleitervorrichtung mit einer Hybrid-HK-/Metall-Gate-Stapel-Herstellung offenbart. Das Verfahren umfasst das Bereitstellen eines Halbleitersubstrats, das eine Mehrzahl von Isoliermerkmalen zwischen einem PFET-Bereich und einem NFET-Bereich aufweist, und das Ausbilden von Gate-Stapeln auf dem Halbleitersubstrat. In dem PFET-Bereich ist der Gate-Stapel als ein HK-/Metall-Gate ausgebildet. In dem NFET-Bereich ist der Gate-Stapel als ein Polysilizium-Gate ausgebildet. Ein Hochohm-Widerstand ist ebenfalls auf dem Halbleitersubstrat ausgebildet, indem ein anderes Polysilizium-Gate verwendet wird.

Description

  • HINTERGRUND
  • Die integrierte Halbleiterschaltkreis(IC)-Branche hat ein schnelles Wachstum erlebt. Technischer Fortschritt in IC-Materialien und -Design haben Generationen von ICs hervorgebracht, in denen jede Generation kleinere und komplexere Schaltungen als die vorhergehende Generation aufweist. Diese Fortschritte haben jedoch die Komplexität der Verarbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte erreicht werden können, werden ähnliche Entwicklungen in der IC-Verarbeitung und -Herstellung benötigt. Wenn eine Halbleitervorrichtung, wie etwa ein Metalloxidhalbleiter-Feldeffekttransistor (Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET), über verschiedene Technologieknoten herunterskaliert wird, wurden verschiedene Strategien angewendet, um die Vorrichtungsleistung zu verbessern, wie etwa die Verwendung von Material mit hoher Dielektrizitätszahl k, auch als High-k-(HK)-dielektrisches Material bezeichnet und Metall-Gate-(MG)-Elektrodenstrukturen, gestreckte Verarbeitung, 3D-Gate-Transistoren und ultradünner Body (Ultra-Thin Body, UTB). Es ist erstrebenswert, eine Verfahrensintegration zu entwickeln, um Flexibilität und leichte Anpassbarkeit zwischen hoch entwickelten HK-/MG- und herkömmlichen Polysilizium-Gate-Verfahren bereitzustellen.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen in dem Fachgebiet verschiedene Merkmale nicht im Maßstab gezeichnet sind. In Wirklichkeit können die Abmessungen der verschiedenen Merkmale zur Deutlichkeit der Behandlung beliebig vergrößert und verkleinert werden.
  • 1 ist ein Flussdiagramm eines beispielhaften Verfahrens zur Herstellung einer Halbleitervorrichtung, die einen Hybrid-High-k/Metall-Gate-Stapel aufweist, der gemäß verschiedenen Aspekten der vorliegenden Offenbarung konstruiert ist.
  • 2–9 sind Querschnitte einer beispielhaften Halbleitervorrichtung, die eine Hybrid-High-k/Metall-Gate-Stapelstruktur aufweist, in Herstellungsschritten, die gemäß dem Verfahren von 1 konstruiert sind.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungen oder Beispiele angibt, um verschiedene Merkmale von verschiedenen Ausführungen zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegenden Offenbarung zu vereinfachen. Dies sind natürlich nur Beispiele und sollen nicht einschränkend sein. Die vorliegende Offenbarung kann zusätzlich Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen behandelten Ausführungen und/oder Anordnungen vor. Darüber hinaus kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann auch Ausführungen umfassen, in denen zusätzliche Merkmale ausgebildet werden können, die zwischen dem ersten und dem zweiten Merkmal liegen, so dass das erste und das zweite Merkmal nicht in direktem Kontakt liegen können.
  • Die 1 ist ein Flussdiagramm einer Ausführung eines Verfahrens 100 zur Herstellung einer Halbleitervorrichtung, die einen Hybrid-High-k-/Metall-Gate-Stapel aufweist und die gemäß Aspekten der vorliegenden Offenbarung konstruiert ist. Die 2 und 9 sind Querschnitte einer Ausführung einer Halbleitervorrichtung 200, die einen Gate-Stapel aufweist, in verschiedenen Herstellungsschritten. Die Halbleitervorrichtung 200 und das Verfahren 100 zu ihrer Herstellung werden gemeinsam mit Bezug auf die 1 bis 9 beschrieben.
  • Das Verfahren 100 beginnt bei Schritt 102, indem ein Halbleitersubstrat 210 bereitgestellt wird. Das Substrat 210 umfasst Silizium. Alternativ kann das Substrat Germanium, Silizium-Germanium, Galliumarsenid oder andere geeignete Halbleitermaterialien umfassen. Das Halbleitersubstrat 210 kann alternativ auch eine epitaktische Schicht aufweisen. Das Substrat 210 kann beispielsweise eine epitaktische Schicht aufweisen, die über einem Volumenhalbleiter, auch als „bulk-Halbleiter” bezeichnet, liegt. Weiter kann das Substrat 210 zur Verbesserung der Leistung gestreckt sein. Die epitaktische Schicht kann beispielsweise ein Halbleitermaterial aufweisen, das von dem des Volumenhalbleiters abweicht, wie etwa eine Schicht aus Silizium-Germanium, die über einem Volumen-Silizium liegt, oder eine Schicht aus Silizium, die über einem Volumen-Silizium-Germanium liegt, ausgebildet durch ein Verfahren, das selektives epitaktisches Aufziehen bzw. Wachsen (Selective Epitaxial Growth, SEG) umfasst. Darüber hinaus kann das Substrat 210 eine Halbleiter-Auf-Isolator-(Semiconductor-On-Insulator, SOI)-Struktur umfassen, wie etwa eine vergrabene dielektrische Schicht. Das Substrat kann auch alternativ eine vergrabene dielektrische Schicht umfassen, wie etwa eine vergrabene Oxidschicht (Buried Oxide, BOX), wie eine solche, die durch ein Verfahren, das als Technik der Abtrennung durch implantierten Sauerstoff (Separation By Implantation Of Oxygen, SIMOX) bezeichnet wird, durch Wafer-Bonden, SEG oder ein anderes geeignetes Verfahren gebildet wird. In der Tat können verschiedene Ausführungen jede einer Vielzahl von Substratstrukturen und -materialien aufweisen.
  • Das Halbleitersubstrat 210 umfasst auch verschiedene dotierte Bereiche, wie etwa n-Wannen und p-Wannen, die durch eine geeignete Technik ausgebildet werden, wie etwa Ionenimplantation. Das Halbleitersubstrat 210 umfasst auch verschiedene Isoliermerkmale, wie etwa eine Flacher-Graben-Isolation (Shallow Trench Isolation, STI) 212, die in dem Substrat ausgebildet wird, um verschiedene Vorrichtungen zu trennen. Das Ausbilden des STI 212 kann es umfassen, einen Graben in einem Substrat zu ätzen und den Graben mit Isoliermaterialien zu füllen, wie etwa Siliziumoxid, Siliziumnitrid oder Siliziumoxinitrid. Der gefüllte Graben kann eine Mehrschichtstruktur aufweisen, wie etwa eine Thermische-Oxid-Auskleideschicht, wobei Siliziumnitrid den Graben füllt. In einer Ausführung kann die STI-Struktur 212 mittels einer Verfahrenssequenz erzeugt werden, wie etwa: Aufziehen bzw. Wachsenlassen eines Pufferoxids, Ausbilden einer Nitridschicht durch Niederdruck-Chemische-Gasphasenabscheidung (Low Pressure Chemical Vapor Deposition, LPCVD), Strukturieren einer STI-Öffnung mittels Photoresist und Maskenbildung, Ätzen eines Grabens in dem Substrat, optionales Aufziehen bzw. Wachsenlassen einer Thermischen-Oxid-Graben-Ausldeidung, um die Grabenverbindung zu verbessern, Auffüllen des Grabens mit CVD-Oxid und Verwenden von chemisch-mechanischer Planarisierung (CMP), um die überstehenden dielektrischen Metallschichten zu entfernen.
  • Das Verfahren 100 fährt mit Schritt 104 fort, indem eine Mehrzahl von Gate-Stapeln auf dem Halbleitersubstrat 210 ausgebildet werden. In einer Ausführung wird eine Grenzschicht 213 auf dem Siliziumsubstrat 210 ausgebildet. Die Grenzschicht 213 kann Siliziumoxid umfassen, das durch eine geeignete Technik ausgebildet wird, wie etwa einer Atomlagenablagerung (Atomic Layer Deposition, ALD), thermischer Oxidation oder UV-Ozon-Oxidation.
  • Eine erste High-k-(HK)-dielektrische Schicht 214 wird über der Grenzschicht 213 abgelagert. In der vorliegenden Ausführung umfasst die erste HK-dielektrische Schicht 214 HfO2. Alternativ kann die erste HK-dielektrische Schicht 214 HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid-(HfO2-Al2O3)-Legierung, andere geeignete HK-dielektrische Materialien oder Kombinationen daraus aufweisen. Die erste HK-dielektrische Schicht 214 wird durch ein geeignetes Verfahren ausgebildet, wie etwa ALD. Andere Verfahren zum Ausbilden der dielektrischen High-k-Material-Schicht umfassen metallorganische chemische Gasphasenabscheidung (Metal Organic Chemical Vapor Deposition, MOCVD), physikalische Gasphasenabscheidung (Physical Vapor Deposition, PVD), UV-Ozon-Oxidation oder Molekularstrahlepitaxie (Molecular Beam Epitaxy, MBE).
  • Eine Deckschicht 215 kann auf der HK-dielektrischen Schicht 214 ausgebildet werden. Die Deckschicht kann feuerfeste Metalle und ihre Nitride umfassen (z. B. TiN, TaN, W2N, TiSiN, TaSiN), die durch ein geeignetes Verfahren ausgebildet werden, das dem Fachmann bekannt ist. Eine Polysiliziumschicht 220 wird auf der Deckschicht 215 ausgebildet. Die Polysiliziumschicht 220 wird durch eine geeignete Technik, wie etwa CVD, in einer herkömmlichen Weise ausgebildet.
  • Eine strukturierte harte Maske 222 wird auf der Polysiliziumschicht 220 ausgebildet, um verschiedene Gate-Stapel-Bereiche und verschiedene Öffnungen zu definieren, die die Gate-Stapel-Material-Schichten, die entfernt werden sollen, freilegen. Die strukturierte harte Maske 222 umfasst Siliziumnitrid und/oder Siliziumoxid oder alternativ Photoresist. Die strukturierte harte Maske 222 kann eine Doppelschicht umfassen. In der vorliegenden Ausführung umfasst die harte Maske 222 eine Doppelschicht aus Siliziumoxid und Siliziumnitrid, die durch ein CVD-Verfahren abgelagert werden. Die Siliziumnitrid- und die Siliziumoxid-Schicht werden weiter mittels eines Photolithographieverfahrens, um eine strukturierte Photoresist-Schicht auszubilden, und eines Ätzverfahrens, um das Siliziumoxid und das Siliziumnitrid innerhalb der Öffnungen der strukturierten Photoresist-Schicht zu ätzen, strukturiert.
  • Mit Bezug auch auf die 2 wird, indem die strukturierte harte Maske 222 als eine Ätzmaske verwendet wird, ein Ätzverfahren angewendet, um Gate-Stapel 230 auszubilden, indem die Polysiliziumschicht 220, die Deckschicht 215, die erste HK-dielektrische Schicht 214 und die Grenzschicht 213 geätzt werden. Das Ätzverfahren umfasst eine Trockenätzung, eine Nassätzung oder eine Kombination aus Trockenätzung und Nassätzung. Das Trockenätzverfahren kann ein Fluor enthaltendes Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein Chlor enthaltendes Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein Brom enthaltendes Gas (z. B. HBr und/oder CHBr3), ein Jod enthaltendes Gas, andere geeignete Gase und/oder Plasmas und/oder Kombinationen daraus implementieren. Das Ätzverfahren kann eine Mehrschrittätzung umfassen, um Ätzselektivität, -flexibilität und angestrebtes Ätzprofil zu erreichen. In der vorliegenden Ausführung wird eine Mehrschritt-Trockenätzung in einer herkömmlichen Weise angewendet.
  • Das Verfahren 100 fährt mit Schritt 106 fort, indem ein erster Gate-Abstandhalter 302 (der als Dichtungs-Abstandshalter bezeichnet wird) und ein zweiter Gate-Abstandhalter 306 (der als Haupt-Abstandshalter bezeichnet wird) auf Seitenwänden des Gate-Stapels 230 ausgebildet werden, wie in der 3 gezeigt ist. Die Gate-Abstandhalter 302 und 306 umfassen ein oder mehrere dielektrische Materialien, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder Kombinationen daraus. Der Dichtungs-Abstandshalter 302 wird auf den Seitenwänden der Gate-Stapel 230 ausgebildet und der Haupt-Abstandshalter 306 wird auf dem Dichtungs-Abstandshalter 302 ausgebildet. In einer Ausführung umfassen die Abstandshalter weitere Schichten. Es wird beispielsweise zuerst eine dielektrische Schicht 304 auf dem Dichtungs-Abstandshalter 302 ausgebildet, worauf der Haupt-Abstandshalter 306 auf der dielektrischen Schicht 304 ausgebildet wird. Somit kann der Haupt-Abstandshalter als ein Doppelschicht-Abstandshalter angesehen werden, mit Abstandshaltern 304 und 306. In der vorliegenden Ausführung umfasst der Dichtungs-Abstandshalter 302 Siliziumnitrid, die dielektrische Schicht 304 umfasst Siliziumoxid und der Haupt-Abstandshalter 306 umfasst Siliziumnitrid. Die Abstandshalter 302, 304 und 306 werden durch Ablagerung, Photolithographie und Ätzverfahren in einer herkömmlichen Weise ausgebildet.
  • Bezieht man sich auch auf die 3, so werden Source- und Drain-Bereiche 310 durch eine geeignete Technik ausgebildet, wie etwa eine oder mehrere Ionen-Implantationen. In einer Ausführung können Silizid-Merkmale (nicht gezeigt) weiter auf den Source- und Drain-Bereichen 310 ausgebildet werden, um den Kontaktwiderstand zu verringern. Die Silizid-Merkmale können durch eine Technik ausgebildet werden, die als selbst-ausrichtendes Silizid (self-aligned silicide, „salicide”) bezeichnet wird und die Ablagerung von Metall (wie etwa Ablagerung von Nickel) auf einem Siliziumsubstrat, ein thermisches Ausheilen, damit das Metall mit Silizium reagiert, um Silizid auszubilden (NiSi), und ein Ätzen, um nicht reagiertes Metall zu entfernen, umfasst. Die Source- und Drain-Bereiche 310 können weiter schwach dotierte (Lightly Doped, LDD) Bereiche, die im Wesentlichen an dem Dichtungs-Abstandshalter 302 ausgerichtet sind, und stark dotierte Bereiche, die im Wesentlichen an den Haupt-Abstandshaltern 306 ausgerichtet sind, umfassen.
  • Nach dem Ausbilden der Source- und Drain-(S/D)-Bereiche 310 können ein oder mehrere Ausheilverfahren ausgeführt werden, um die S/D-Bereiche zu aktivieren. Die Ausheilverfahren umfassen beschleunigtes thermisches Ausheilen (Rapid Thermal Annealing, RTA), Laser-Ausheilverfahren oder andere geeignete Ausheilverfahren. Als ein Beispiel wird ein thermischer Hochtemperatur-Ausheilschritt verwendet, der Temperaturen irgendwo im Bereich von 900C–1100°C anwenden kann, obwohl andere Ausführungen Temperaturen in einem anderen Bereich verwenden können. Als ein anderes Beispiel umfasst das Hochtemperatur-Ausheilen ein Puls-Ausheilverfahren, das eine sehr kurze Zeitdauer aufweist.
  • In einer anderen Ausführung können der Source- und der Drain-Bereich 310 epitaktisch gezogenes bzw. gewachsenes Halbleitermaterial für einen wirksamen Streckungseffekt („strain effect”) umfassen, was zu verbesserter Trägerbeweglichkeit in dem Kanal führt. In einer Ausführung wird Silizium-Germanium epitaktisch in dem Source- und dem Drain-Bereich gezogen bzw. wachsen gelassen, um einen p-FET (PFET) herzustellen. In einer anderen Ausführung wird Siliziumkarbid epitaktisch in dem Source- und dem Drain-Bereich gezogen (wachsen gelassen), um einen n-FET (NFET) herzustellen. Das Verfahren zum Ausbilden der gestreckten Struktur umfasst Ätzen, um Vertiefungen in dem Substrat auszubilden, und epitaktisches Aufziehen, um ein kristallines Halbleitermaterial in der Vertiefung auszubilden.
  • Das Verfahren 100 fährt mit Schritt 108 fort, indem eine dielektrische Zwischenschicht (Interlayer Dielectric, ILD) 330 auf dem Substrat und zwischen den Gate-Stapeln 230 ausgebildet wird. Die ILD-Schicht 330 wird durch eine geeignete Technik abgelagert, wie etwa CVD. Die ILD-Schicht 330 umfasst ein dielektrisches Material, wie etwa Siliziumoxid, Siliziumnitrid, ein dielektrisches Low-k-Material oder eine Kombination daraus. In einer Ausführung werden zusätzliche Vorgänge ausgeführt, bevor die ILD-Schicht 330 abgelagert wird. Zusätzliche Vorgänge umfassen beispielsweise das teilweise Entfernen (Dünnätzen) des Haupt-Abstandshalters 306 durch Nassätzen, daraufhin das Entfernen der harten Maske 222 durch Trockenätzen und das Ablagern einer Kontakt-Ätzstoppschicht (Contact Etch Stop Lager, CESL) 320 auf dem Substrat und den Gate-Stapeln 230 (mit einem dünneren Haupt-Abstandshalter) durch ein CVD-Verfahren. Ein chemisch-mechanisches Polierverfahren (CMP) kann danach angewendet werden, um die Oberfläche des ILD 330 zu planarisieren, wie in der 4 gezeigt ist.
  • Das Verfahren 100 führt mit Schritt 110 fort, indem ein Hochohm-Widerstand 410 strukturiert wird, wie in der 5 gezeigt ist. Eine Mehrzahl von Gate-Stapeln 230 kann als die Hochohm-Widerstände 410 verwendet werden (die als ein erster Gate-Stapel bezeichnet werden). Eine strukturierte harte Maske 415 wird ausgebildet, um den ersten Gate-Stapel 230 (den Hochohm-Widerstand 410) in zukünftigen Ätzverfahren zu schützen. In der vorliegenden Ausführung umfasst die harte Maske 415 Titannitrid. Die strukturierte harte Maske 415 wird durch geeignete Verfahren der Ablagerung, Lithographie und Ätzung ausgebildet, die dem Fachmann bekannt sind.
  • Das Verfahren 100 fährt mit Schritt 112 fort, indem die Polysiliziumschicht 220 in dem Gate-Stapel 230 in einem PFET-Bereich 420 (bezeichnet als ein zweiter Gate-Stapel 230) teilweise entfernt wird, wie in der 6 gezeigt ist. Ein Photoresist wird strukturiert, um einen vorbestimmten NFET-Bereich 430 zu bedecken (der als ein dritter Gate-Stapel 230 bezeichnet wird), um eine Grenze zwischen dem PFET-Bereich und dem NFET-Bereich zu definieren. Das Photoresist bedeckt auch den ersten Gate-Stapel 230 (den Hochohm-Widerstand 410). Ein erstes Ätzen des Gates wird ausgeführt, um die Polysiliziumschicht 220 in dem zweiten Gate-Stapel 230 in dem PFET-Bereich 420 teilweise zu entfernen, während der dritte Gate-Stapel 230 in dem NFET-Bereich 430 sowie der erste Gate-Stapel 230 (der Hochohm-Widerstand 410) unverändert bleiben. Das Ätzen des ersten Gates kann ein Trockenätzen, ein Nassätzen oder eine Kombination aus Trocken- und Nassätzen umfassen.
  • Das Verfahren 100 fährt mit Schritt 114 fort, indem die Polysiliziumschicht 220 in dem dritten Gate-Stapel 230 in dem NFET-Bereich 430 teilweise entfernt wird und der Rest der Polysiliziumschicht 220 in dem zweiten Gate-Stapel 230 in dem PFET-Bereich 420 entfernt wird, wie in der 7 gezeigt ist. Zuerst wird das strukturierte Photoresist (für das erste Ätzen der Gates) entfernt und der NFET-Bereich 430 ist nun freigelegt. Ein zweites Ätzen der Gates wird angewendet und gesteuert, um den Rest der Polysiliziumschicht 220, die Deckschicht 215 und die erste HK-dielektrische Schicht 214 in dem zweiten Gate-Stapel 230 in dem PFET-Bereich 420 zu entfernen und einen PFET-Gate-Graben 440 auszubilden. Während dessen erreicht das zweite Ätzen der Gates ein teilweises Entfernen der Polysiliziumschicht 220 in dem dritten Gate-Stapel 230 in dem NFET-Bereich 430 und bildet einen NFET-Gate-Graben 450 aus. Das zweite Ätzen der Gates entfernt auch die strukturierte harte Maske 415 auf dem ersten Gate-Stapel 230 (dem Hochohm-Widerstand 410). Ein Mehrschritt-Ätzen kann ausgeführt werden um Ätzselektivität und -flexibilität zu erreichen.
  • Das Verfahren 100 fährt mit Schritt 116 fort, indem ein Ersatz-Gate-Verfahren ausgeführt wird, um ein HK-/Metall-Gate in dem PFET-Bereich 420 auszubilden, wie in der 8 gezeigt ist. In einem Ersatz-Gate-Verfahren wird eine Hilfsgate-Struktur ausgebildet und verwendet, um die Source- und Drain-Implantate und -Ausheilungen selbst-auszurichten. Nachdem Hochtemperatur-Verfahren (wie etwa Source- und Drain-Ausheilungen) fertig gestellt wurden, wird das Hilfsgate durch ein HK-/Metall-Gate ersetzt. Eine zweite HK-dielektrische Schicht 514 wird in dem PFET-Gate-Graben 440 sowie dem NFET-Gate-Graben 450 abgelagert. Ein Ausbilden der zweiten HK-dielektrischen Schicht 514 ähnelt in vieler Hinsicht dem, das oben in Verbindung mit der ersten HK-dielektrischen Schicht 214 behandelt wurde.
  • Bezieht man sich auch auf die 8, so wird eine Metallschicht 516 mit p-Austrittsarbeit (p-Type Work Function, p-WF) auf der zweiten HK-dielektrischen Schicht 514 abgelagert. Die p-WF-Metallschicht 516 umfasst eine einzelne Metallschicht oder eine Metall-Mehrschichtstruktur, so dass sie eine metallische Füllschicht, Auskleidungsschicht, Wetting-Schicht, und Haftschicht umfasst. Die p-WF-Metallschicht 516 umfasst TiN, TaN, Ru, Mo, WN und Kombinationen daraus. Die p-WF-Metallschicht 516 kann durch ALD, PVD, CVD oder andere geeignete Verfahren ausgebildet werden. Eine metallische Füllschicht 520 wird auf der p-WF-Metallschicht 516 abgelagert. Die metallische Füllschicht 520 kann Aluminium, Wolfram, Kupfer oder ein anderes geeignetes Metall umfassen. Die metallische Füllschicht 520 wird durch eine geeignete Technik abgelagert, wie etwa PVD oder Plattieren.
  • Das Verfahren 100 fährt mit Schritt 118 fort, indem ein Metall-CMP ausgeführt wird, um die überstehenden Metallschichten von 520 und 516 und die zweite HK-dielektrische Schicht 514 zu entfernen. In dem Halbleitersubstrat 210 wird ein HK-/Metall-Gate 550 in dem PFET Bereich 420 ausgebildet (durch ein Gate-Zuletzt-Verfahren), ein Polysilizium-Gate 560 wird mit mehreren Metallschichten (p-WF-Metallschicht 516) als ein oberer Anteil des Gate-Stapels in dem NFET-Bereich 430 ausgebildet (durch ein Gate-Zuerst-Verfahren) und ein Polysilizium-Hochohm-Widerstand 410 wird ebenfalls ausgebildet. Das CMP-Verfahren stellt eine im Wesentlichen planare Oberfläche für die Gate-Stapel 550, 560, den Hochohm-Widerstand 410 und den ILD 330 bereit, wie in der 9 gezeigt ist.
  • Das Verfahren 100 kann weiter das Ausbilden einer Mehrschicht-Verbindung umfassen. Die Mehrschicht-Verbindung (nicht gezeigt) kann vertikale Verbindungen, wie etwa herkömmliche Kontaktlöcher oder Kontakte, und horizontale Verbindungen, wie etwa Metallleitungen, umfassen. Die verschiedenen Verbindungsstrukturen können verschiedene leitende Materialien umfassen, einschließlich Kupfer, Wolfram und Silizid. In einem Beispiel wird ein Damaszierverfahren verwendet, um eine Kupfer-Mehrschicht-Verbindungsstruktur auszubilden. In einer anderen Ausführung wird Wolfram verwendet, um Wolframstöpsel bzw. -plugs in den Kontaktlöchern auszubilden.
  • Obwohl Ausführungen der vorliegenden Offenbarung im Detail beschrieben wurden, sollte der Fachmann erkennen, dass er verschiedene Veränderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen. In einer Ausführung kann die Gate-Elektrode alternativ oder zusätzlich andere geeignete Metalle umfassen.
  • Gestützt auf das vorangegangene kann man erkennen, dass die vorliegende Offenbarung einen Hybrid-Gate-Integrationsplan vorsieht, um gleichzeitig ein Gate-Zuerst-Poly-Gate in einem NFET und ein Gate-Zuletzt-HK-/Metall-Gate in einem PFET auszubilden und zugleich einen damit vereinbaren Hochohm-Widerstand auszubilden. Darüber hinaus ist das Gate-Zuerst-Polysilizium-Gate in dem NFET mit einem p-WF-Metall und einem Füllmetall oben auf dem Polysilizium-Gate konfiguriert, was den Gate-Widerstand verringert (ähnlich, wie man es in einem Polyzid-Gate sieht). Der Hybrid-Gate-Integrationsplan sieht eine technologische Lösung für eine direkte Kombination eines HK-/Metall-Gates mit einem herkömmlichen Polysilizium-Gate und eine beträchtliche Flexibilität für die Verfahrensintegration vor.
  • Die vorliegende Offenbarung sieht ein Verfahren vor, um ein Entfernen einer Polysiliziumschicht (z. B. in einem PFET) und ein teilweises Entfernen einer Polysiliziumschicht (z. B. in einem NFET) in einem gleichen Ätzschritt zu erreichen. Ein Gate-Zuletzt-HK-/Metall-Gate (in dem PFET) und ein Gate-Zuerst-Poly-Gate mit verringertem Gate-Widerstand (in dem NFET) werden gleichzeitig hergestellt. Das Verfahren stellt eine recht einfache Art bereit, um einen Hochohm-Widerstand herzustellen, indem ein Polysilizium-Gate-Stapel gegenüber Gate-Ätzungen geschützt wird. Das Verfahren wendet auch ein einziges Metall-CMP an, um Verbesserungen im Verfahrensfenster, Fehlerverringerung und Verbesserungen in der Verfahrenssteuerbarkeit zu erreichen. Das Verfahren kann leicht einem bestehenden Herstellungs-Verfahrensfluss angepasst werden.
  • Das Vorangegangene hat Merkmale von verschiedenen Ausführungen dargestellt. Der Fachmann sollte erkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen und modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile zu erlangen wie die hier eingeführten Ausführungen. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (10)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Bereitstellen eines Halbleitersubstrats mit einer Mehrzahl von Isoliermerkmalen und einem ersten High-k-(HK)-dielektrischen Material; Ausbilden von ersten, zweiten und dritten Polysilizium-Gate-Stapeln auf dem Halbleitersubstrat; Ausbilden von Seitenwand-Abstandhaltern auf den Polysilizium-Gate-Stapeln; Ausbilden einer Source und eines Drains auf dem Halbleitersubstrat; Ausbilden einer dielektrischen Zwischenschicht (ILD) auf dem Halbleitersubstrat; Ausführen einer chemisch-mechanischen Planarisierung (CMP) auf der ILD-Schicht; Ausbilden einer strukturierten harten Maske auf den ersten Polysilizium-Gate-Stapeln, um einen Hochohm-Widerstand auf dem Halbleitersubstrat zu definieren; Strukturieren und Definieren eines n-Feldeffekttransistor-(NFET)-Bereichs mit dem zweiten Polysilizium-Gate-Stapel und eines p-Feldeffekttransistor-(PFET)-Bereichs mit dem dritten Polysilizium-Gate-Stapel auf dem Halbleitersubstrat; Ausführen eines ersten Gate-Ätzens, um den dritten Polysilizium-Gate-Stapel in dem PFET-Bereich teilweise zu entfernen; Freilegen, nach dem ersten Gate-Ätzens, sowohl des NFET-Bereichs als auch des PFET-Bereichs als auch des Hochohm-Widerstands; Ausführen eines zweiten Gate-Ätzens, um den zweiten Polysilizium-Gate-Stapel in dem NFET-Bereich zu entfernen, um einen NFET-Gate-Graben auszubilden; und Entfernen von Polysilizium in dem PFET-Bereich, um einen PFET-Gate-Graben auszubilden; und Entfernen der strukturierten harten Maske auf dem ersten Polysilizium-Gate-Stapel; Füllen sowohl des PFET als auch des NFET-Gate-Grabens mit einem zweiten HK-dielektrischen Material; Ablagern eines p-Austrittsarbeit-(p-WF)-Metalls auf dem zweiten HK-dielektrischen Material sowohl auf dem PFET- als auch dem NFET-Gate-Graben; Ablagern einer metallischen Füllschicht auf der p-WF-Metallschicht; Ausführen eines Metall-CMP, um überschüssiges Metallschichtmaterial und überschüssiges zweites HK-dielektrisches Material zu entfernen, um HK-/Metall-Gate-Stapel in dem NFET und dem PFET-Bereich auszubilden.
  2. Verfahren nach Anspruch 1, wobei die harte Maske des Hochohm-Widerstands einen hohen Ätzwiderstand während des ersten Ätzens der Gates bereitstellt und die harte Maske des Hochohm-Widerstands durch das zweite Ätzen der Gates entfernt wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei eine Dicke der Seitenwand-Abstandhalter, bevor die ILD-Schicht abgelagert wird, durch eine Nassätztechnik verkleinert wird.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Kontakt-Ätzstoppschicht (CESL) zwischen der ILD-Schicht und dem Halbleitersubstrat angeordnet wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei bei dem ersten Gate-Ätzen das Polysilizium in dem NFET unverändert bleibt, während Polysilizium in dem PFET teilweise entfernt wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei in dem zweiten Gate-Ätzen Polysilizium in dem PFET entfernt wird, während das Polysilizium in dem NFET teilweise entfernt wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei der zweite Polysilizium-Gate-Stapel in dem NFET-Bereich durch ein Gate-Zuerst-Verfahren ausgebildet wird und der HK-/Metall-Gate-Stapel in dem PFET-Bereich durch ein Gate-Zuletzt-Verfahren ausgebildet wird.
  8. Halbleitervorrichtung mit einem Hybrid-HK-/Metall-Gate, die Folgendes umfasst: ein Halbleitersubstrat, das eine Mehrzahl von Source- und Drain-Merkmalen aufweist und eine Mehrzahl von Isoliermerkmalen, um das Halbleitersubstrat in einen NFET-Bereich und einen PFET-Bereich aufzuteilen; eine Mehrzahl von Gate-Stapeln, die über dem Halbleitersubstrat ausgebildet sind und zwischen den Source- und den Drain-Merkmalen angeordnet sind, wobei ein Gate-Stapel in dem PFET-Bereich Folgendes umfasst: eine Grenzschicht, die über dem Halbleitersubstrat ausgebildet ist; eine High-k-(HK)-dielektrische Schicht, die über der Grenzschicht ausgebildet ist; eine p-Austrittsarbeit-(p-WF)-Metallschicht, die oben auf der HK-dielektrischen Schicht ausgebildet ist; eine metallische Füllschicht, die oben auf der p-WF-Metallschicht ausgebildet ist; und wobei ein Gate-Stapel in dem NFET-Bereich Folgendes umfasst: eine Grenzschicht, die über dem Halbleitersubstrat ausgebildet ist; eine HK-dielektrische Schicht, die über der Grenzschicht ausgebildet ist; eine Deckschicht, die über der HK-dielektrischen Schicht ausgebildet ist; eine Polysiliziumschicht, die über der Deckschicht ausgebildet ist; eine p-WF-Metallschicht, die oben auf der Polysiliziumschicht ausgebildet ist; eine Metallschicht, die auf der p-WF-Schicht ausgebildet ist.
  9. Vorrichtung nach Anspruch 8, die weiter Abstandshalter umfasst, die auf Seitenwänden der Gate-Stapel ausgebildet sind, wobei die Abstandshalter einen Dichtungs-Abstandshalter und einen Haupt-Abstandshalter umfassen und wobei der Haupt-Abstandshalter eine Doppelschicht-Struktur umfasst.
  10. Vorrichtung nach Anspruch 8 oder 9, die weiter Folgendes umfasst: einen Hochohm-Widerstand, der auf dem Halbleitersubstrat ausgebildet ist und der Folgendes umfasst: eine Grenzschicht, die über dem Halbleitersubstrat ausgebildet ist; eine HK-dielektrische Schicht, die über der Grenzschicht ausgebildet ist; eine Deckschicht, die über der HK-dielektrischen Schicht ausgebildet ist; eine Polysiliziumschicht, die über der Deckschicht ausgebildet ist.
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