KR102214096B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

반도체 장치 제조 방법이 제공된다. 상기 반도체 장치 제조 방법은 제1 내지 제3 영역을 포함하는 기판을 제공하고, 상기 제1 영역 상에 제1 높이를 갖는 제1 게이트 전극과 상기 제1 높이를 갖는 제1 층간 절연막을 포함하고, 제1 문턱 전압을 갖는 제1 트랜지스터를 형성하고, 상기 제2 영역 상에 상기 제1 높이 보다 작은 제2 높이를 갖는 제2 게이트 전극과 상기 제2 높이를 갖는 제2 층간 절연막을 포함하고, 상기 제1 문턱 전압보다 낮은 제2 문턱 전압을 갖는 제2 트랜지스터를 형성하고, 상기 제3 영역 상에 상기 제1 높이를 갖는 제3 층간 절연막을 형성하고, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 층간 절연막을 평탄화하는 것을 포함하되, 상기 기판은 제1 및 제2 파트를 포함하고, 상기 제1 파트의 식각율은 상기 제2 파트의 식각율보다 높되, 상기 식각율은 게이트 전극의 밀도, 게이트 전극의 폭, 상기 제1 트랜지스터 대비 상기 제2 트랜지스터의 비율 및 파트의 면적과 반비례하고, 상기 게이트 전극은 상기 제1 및 제2 게이트 전극을 포함하고, 상기 파트는 상기 제1 및 제2 파트를 포함하고, 상기 제3 영역은 상기 제1 파트 내에 위치한다.

Description

반도체 장치 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치 제조 방법에 관한 것이다.
반도체 장치 중 트랜지스터는 문턱 전압(threshold voltage, Vt)을 고유한 특성으로 가질 수 있다. 이러한 문턱 전압을 다르게 하기 위해서 게이트 절연막의 두께를 서로 다르게 형성하는 방법을 사용할 수 있다.
이 때, 게이트 절연막의 두께가 달라짐에 따라서, 트랜지스터 내의 게이트 전극의 높이가 서로 달라지는 문제가 발생할 수 있다. 즉, 동일한 칩(chip) 내에서 게이트 전극의 높이가 서로 달라져서 반도체 장치의 신뢰성을 저하시킬 수 있다.
본 발명이 해결하려는 과제는, 트랜지스터의 문턱 전압을 서로 다르게 구현함에 있어서, 게이트 전극의 높이가 서로 달라지는 것을 억제하여 신뢰성이 향상된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은, 제1 내지 제3 영역을 포함하는 기판을 제공하고, 상기 제1 영역 상에 제1 높이를 갖는 제1 게이트 전극과 상기 제1 높이를 갖는 제1 층간 절연막을 포함하고, 제1 문턱 전압을 갖는 제1 트랜지스터를 형성하고, 상기 제2 영역 상에 상기 제1 높이 보다 작은 제2 높이를 갖는 제2 게이트 전극과 상기 제2 높이를 갖는 제2 층간 절연막을 포함하고, 상기 제1 문턱 전압보다 낮은 제2 문턱 전압을 갖는 제2 트랜지스터를 형성하고, 상기 제3 영역 상에 상기 제1 높이를 갖는 제3 층간 절연막을 형성하고, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 층간 절연막을 평탄화하는 것을 포함하되, 상기 기판은 제1 및 제2 파트를 포함하고, 상기 제1 파트의 식각율은 상기 제2 파트의 식각율보다 높되, 상기 식각율은 게이트 전극의 밀도, 게이트 전극의 폭, 상기 제1 트랜지스터 대비 상기 제2 트랜지스터의 비율 및 파트의 면적과 반비례하고, 상기 게이트 전극은 상기 제1 및 제2 게이트 전극을 포함하고, 상기 파트는 상기 제1 및 제2 파트를 포함하고, 상기 제3 영역은 상기 제1 파트 내에 위치한다.
상기 제1 및 제2 트랜지스터는 서로 다른 도전형일 수 있다.
상기 제1 트랜지스터는 P형이고, 상기 제2 트랜지스터는 N형일 수 있다.
상기 제1 및 제2 트랜지스터는 서로 동일한 도전형일 수 있다.
여기서, 상기 기판은 제4 영역을 더 포함하고, 상기 기판 상에 상기 제2 높이를 갖는 제4 층간 절연막을 더 포함할 수 있다.
상기 제4 층간 절연막의 폭은 상기 제3 층간 절연막의 폭보다 작을 수 있다.
상기 제3 층간 절연막은 상기 제1 파트의 경계와 접할 수 있다.
상기 제3 층간 절연막은 상기 제1 파트의 경계를 둘러쌀 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법은 제1 영역에 제1 층간 절연막 및 상기 제1 층간 절연막 내에 형성되는 제1 더미 게이트를 형성하고, 제2 영역에 제2 층간 절연막 및 상기 제2 층간 절연막 내에 형성되는 제2 더미 게이트를 형성하고, 제3 영역에 제3 층간 절연막을 형성하고, 상기 제1 영역에 상기 제1 더미 게이트를 제거하여 제1 트렌치를 형성하고, 상기 제2 영역에 상기 제2 더미 게이트를 제거하여 제2 트렌치를 형성하고, 상기 제1 및 제2 트렌치 내부에 제1 게이트 절연막을 형성하고, 상기 제1 영역 및 제3 영역에 차단막을 형성하고, 상기 제2 층간 절연막의 일부 및 상기 제2 트렌치의 제1 게이트 절연막을 제거하고, 상기 차단막 및 상기 제2 층간 절연막의 일부를 제거하여 상기 제2 층간 절연막의 높이가 상기 제1 층간 절연막의 높이보다 낮게하고, 상기 제2 트렌치에 제2 게이트 절연막을 형성하고, 상기 제1 및 제2 층간 절연막 상에 상기 제1 및 제2 트렌치를 채우도록 게이트 전극막을 형성하고, 상기 제1 및 제2 영역에서, 상기 게이트 전극막의 일부를 제거하여 상기 제1 트렌치를 채우는 제1 게이트 전극 및 상기 제2 트렌치를 채우는 제2 게이트 전극을 서로 분리되게 형성하되, 상기 제1 게이트 전극의 상면은 상기 제2 게이트 전극의 상면보다 높고, 상기 제1 내지 제3 영역을 평탄화하는 것을 포함한다.
상기 게이트 전극막의 일부를 제거하는 것은, 상기 게이트 전극막을 평탄화하는 것을 포함할 수 있다.
상기 게이트 전극막을 평탄화 한 후에, 상기 제1 층간 절연막과 상기 제1 게이트 전극의 상면의 높이는 실질적으로 동일하고, 상기 제2 층간 절연막과 상기 제2 게이트 전극의 상면의 높이는 실질적으로 동일할 수 있다.
상기 게이트 전극막을 평탄화 한 후에, 상기 제1 층간 절연막 및 제3 층간 절연막의 높이는 상기 제2 층간 절연막의 높이보다 높을 수 있다.
상기 게이트 전극막을 형성하는 것은, 상기 제3 영역에서 상기 제3 층간 절연막 상에 상기 게이트 전극막을 형성하는 것을 포함하고, 상기 제1 및 제2 영역에서 상기 게이트 전극막의 일부를 제거하는 것은, 상기 제3 영역에서 상기 게이트 전극막을 모두 제거하는 것을 포함할 수 있다.
상기 제1 내지 제3 층간 절연막은 동시에 형성될 수 있다.
상기 제2 게이트 절연막의 두께는 상기 제1 게이트 절연막의 두께보다 얇을 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법은 제1 내지 제4 영역을 포함하는 기판 상에 층간 절연막을 형성하고, 제1 및 제2 영역에 각각 제1 및 제2 더미 게이트를 형성하고, 상기 제1 더미 게이트를 제거하여 제1 트렌치를 형성하고, 상기 제2 더미 게이트를 제거하여 제2 트렌치를 형성하고,기 제1 트렌치 내에 제1 게이트 절연막을 형성하고, 상기 제2 및 제4 영역의 층간 절연막의 일부를 식각하고, 상기 제2 트렌치 내에 제2 게이트 절연막을 형성하고, 상기 제1 트렌치 내에 제1 게이트 전극을 형성하고, 상기 제2 트렌치 내에 제2 게이트 전극을 형성하고, 상기 제1 내지 제4 영역을 평탄화하는 것을 포함하되, 상기 기판은 제1 및 제2 파트를 포함하고, 상기 제1 파트의 식각율은 상기 제2 파트의 식각율보다 높되, 상기 식각율은 게이트 전극의 밀도, 게이트 전극의 폭 및 상기 제2 영역의 면적 비율과 반비례하고, 상기 게이트 전극은 상기 제1 및 제2 게이트 전극을 포함하고, 상기 제3 영역은 상기 제1 파트 내에 위치하고, 상기 제4 영역은 상기 제2 파트 내에 위치한다.
상기 제1 내지 제4 영역을 평탄화 한 후에, 상기 제1 영역의 상면은 상기 제2 영역의 상면보다 높을 수 있다.
상기 제1 내지 제4 영역을 평탄화 하기 전에 상기 제1 영역의 상면의 높이와 상기 제2 영역의 상면의 높이의 차는 제1 간격이고, 상기 제1 내지 제4 영역을 평탄화 한 후에 상기 제1 영역의 상면의 높이와 상기 제2 영역의 상면의 높이의 차는 제2 간격이고, 상기 제1 간격은 상기 제2 간격보다 클 수 있다.
상기 제2 및 제4 영역의 층간 절연막의 일부를 제거하는 것은, 상기 제1 및 제3 영역에 차단막을 형성하고, 상기 제2 및 제4 영역의 층간 절연막의 일부를 제거한 뒤, 상기 차단막을 제거하는 것을 포함할 수 있다.
상기 제2 트렌치 내에 상기 제1 게이트 절연막을 형성하고, 상기 제2 및 제4 영역의 층간 절연막의 일부를 제거하면서, 상기 제2 트렌치 내에 상기 제1 게이트 절연막을 제거하는 것을 더 포함할 수 있다.
도 1 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 레이아웃도이다.
도 14 내지 도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에 반도체 장치의 게이트 전극 높이에 따른 게이트 전극의 저항을 설명하기 위한 그래프이다.
도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에 반도체 장치의 게이트 전극 밀도에 따른 게이트 전극의 높이를 설명하기 위한 그래프이다.
도 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에 반도체 장치의 두꺼운 게이트 절연막 영역의 밀도에 따른 게이트 전극의 높이를 설명하기 위한 그래프이다.
도 23은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 24는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 25 내지 도 27은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 12를 참조하여 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명한다.
도 1 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 2는 도 1의 A-A를 따라 절단한 단면도이다. 도 1 및 도 2를 참조하면, 기판(100) 상에 더미 게이트 전극(260)을 형성한다.
기판(100)은 제1 내지 제4 영역(Ⅰ~Ⅳ)을 포함할 수 있다. 제1 내지 제4 영역(Ⅰ~Ⅳ)은 서로 붙어있을 수도, 서로 이격되어 있을 수도 있다. 기판(100)의 상면은 동일한 평면으로 형성될 수 있다. 즉, 제1 내지 제4 영역(Ⅰ~Ⅳ)의 상면은 모두 동일한 평면일 수 있다. 이 때, 동일한 평면은 서로 같은 높이를 가진다는 의미이다. 이 때, "같은" 혹은 "동일한"의 의미는 미세한 단차를 포함하는 개념이다.
도 1의 제1 영역(Ⅰ) 내지 제4 영역(Ⅳ)은 서로 임의의 방향으로 형성될 수 있다. 즉, 도 1에 도시된 방향이 아닌 다른 방향으로 형성되어 있을 수도 있다. 도 1에서는 편의상 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 더미 게이트 전극(260)이 연장된 방향으로 도시하였다.
기판(100)은 예를 들어, 실리콘 기판, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 예를 들어, 게르마늄과 같은 원소 반도체, 또는 IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체와 같은 화합물 반도체를 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
IV-IV족 화합물 반도체를 예로 들면, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에는 더미 게이트 전극(260) 및 스페이서(250)를 형성할 수 있다. 구체적으로, 제1 영역(Ⅰ)에는 제1 더미 게이트 전극(261) 및 제1 스페이서(251)를 형성할 수 있다. 제2 영역(Ⅱ)에는 제2 더미 게이트 전극(262) 및 제2 스페이서(252)를 형성할 수 있다.
제1 더미 게이트 전극(261)은 기판(100)의 제1 영역(Ⅰ) 상에 형성될 수 있고, 제2 더미 게이트 전극(262)은 기판(100)의 제2 영역(Ⅱ) 상에 형성될 수 있다. 이에 반해, 제3 영역(Ⅲ) 및 제4 영역(Ⅳ)에서는 더미 게이트 전극(260)이 형성되지 않을 수 있다.
제1 영역(Ⅰ)에 형성된 제1 더미 게이트 전극(261)은 일 방향으로 연장되고, 연장된 방향을 따라 정의된 장변(long side)과 단변(short side)을 포함한다. 제2 영역(Ⅱ)에 형성된 제2 더미 게이트 전극(262) 역시 일 방향으로 연장되고, 그에 따라 장변과 단변을 포함한다. 도 1에서는 제1 더미 게이트 전극(261)과 제2 더미 게이트 전극(262)의 연장 방향이 나란하게 도시되었지만 이에 제한되는 것은 아니다.
도 2는 제1 더미 게이트 전극(261) 및 제2 더미 게이트 전극(262)을 각각 단변 방향으로 자른 단면도이다. 즉, 실제 제1 더미 게이트 전극(261) 및 제2 더미 게이트 전극(262)의 연장 방향은 서로 다를 수도 있다.
제1 더미 게이트 전극(261) 및 제2 더미 게이트 전극(262)은 폴리 실리콘을 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 제1 더미 게이트 전극(261) 및 제2 더미 게이트 전극(262)은 각각 추후에 제1 게이트 전극(30) 및 제2 게이트 전극(40)으로 대체될 수 있다.
제1 더미 게이트 전극(261)의 측면에는 제1 스페이서(251)를 형성할 수 있다. 제1 스페이서(251)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 또한, 제1 스페이서(251)는 도시된 형상과 달리 L자형으로 형성될 수도 있다. 도면에는 제1 스페이서(251)가 단층으로 도시되어 있으나 이에 제한되는 것은 아니며, 복층으로 형성되어도 무방하다.
제1 스페이서(251)의 높이는 제1 더미 게이트 전극(261)의 높이보다 낮을 수 있다. 따라서, 제1 스페이서(251)의 상면은 층간 절연막(200)으로 덮힐 수 있다. 제1 더미 게이트 전극(261)의 측면은 제1 스페이서(251) 및 층간 절연막(200)과 접할 수 있다.
제2 더미 게이트 전극(262)의 측면에는 제2 스페이서(252)를 형성할 수 있다. 제2 스페이서(252)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 또한, 제2 스페이서(252)는 도시된 형상과 달리 L자형으로 형성될 수도 있다. 도면에는 제2 스페이서(252)가 단층으로 도시되어 있으나 이에 제한되는 것은 아니며, 복층으로 형성되어도 무방하다.
제2 스페이서(252)의 높이는 제2 더미 게이트 전극(262)의 높이보다 낮을 수 있다. 따라서, 제2 스페이서(252)의 상면은 층간 절연막(200)으로 덮힐 수 있다. 제2 더미 게이트 전극(262)의 측면은 제2 스페이서(252) 및 층간 절연막(200)과 접할 수 있다.
이어서, 층간 절연막(200)을 기판(100) 상에 형성할 수 있다.
층간 절연막(200)은 기판(100) 상에 스페이서(250)의 측면에 형성될 수 있다. 층간 절연막(200)은 기판(100) 상에 형성될 수 있다. 기판(100)의 제1 내지 제4 영역(Ⅰ~Ⅳ)의 상면은 모두 동일한 평면이므로 제1 내지 제4 영역(Ⅰ~Ⅳ)의 층간 절연막(200)의 상면도 동일한 평면일 수 있다. 즉, 제1 내지 제4 영역(Ⅰ~Ⅳ)에 있어서 층간 절연막(200)의 상면은 모두 같은 높이일 수 있다.
또한, 층간 절연막(200)의 상면은 더미 게이트 전극(260)의 상면 및 스페이서(250)의 상면과 동일한 평면을 이룰 수 있다. 즉, 층간 절연막(200)의 상면, 더미 게이트 전극(260) 및 스페이서(250)의 상면은 모두 동일한 높이일 수 있다. 이에 따라, 제1 내지 제4 영역(Ⅰ~Ⅳ)의 상면은 모두 동일한 높이일 수 있다.
층간 절연막(200)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다. 또는, 층간 절연막(200)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 층간 절연막(200)은 2층 이상의 절연막을 적층하여 형성할 수도 있다.
도 3을 참조하면, 더미 게이트 전극(260)을 제거하여 각각 제1 및 제2 트렌치(T2)를 형성한다.
구체적으로 제1 더미 게이트 전극(261)을 제거하여 제1 트렌치(T1)를 형성하고, 제2 더미 게이트 전극(262)을 제거하여 제2 트렌치(T2)를 형성할 수 있다. 제1 트렌치(T1) 및 제2 트렌치(T2) 내부에서 기판(100)의 상면은 노출될 수 있다. 이 때, 제3 영역(Ⅲ) 및 제4 영역(Ⅳ)은 층간 절연막(200)에 의해서 기판(100)의 상면이 노출되지 않을 수 있다.
도 4를 참조하면, 제1 트렌치(T1) 및 제2 트렌치(T2) 내부에 제1 게이트 절연막(270)을 형성한다. 구체적으로 제1 게이트 절연막(270)은 제1 영역(Ⅰ)의 제1 게이트 절연막(271) 및 제2 영역(Ⅱ)의 제1 게이트 절연막(272)을 포함한다. 제1 영역(Ⅰ)의 제1 게이트 절연막(271) 및 제2 영역(Ⅱ)의 제1 게이트 절연막(272)은 서로 같은 두께로 형성될 수 있다.
제1 게이트 절연막(270)은 제1 트렌치(T1) 및 제2 트렌치(T2)의 바닥면을 따라서 컨포말하게(conformally) 형성될 수 있다. 도면에서는 제1 트렌치(T1) 및 제2 트렌치(T2)의 바닥면에만 제1 게이트 절연막(270)이 형성된 것으로 도시되었지만, 이에 제한되는 것은 아니다. 즉, 제1 게이트 절연막(270)은 제1 트렌치(T1) 및 제2 트렌치(T2)의 측면과 바닥면을 따라서 컨포말하게 형성될 수 있다. 제1 게이트 절연막(270)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(270)은, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3 등을 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 제1 게이트 절연막(270)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
도 5를 참고하면, 제1 영역(Ⅰ) 및 제3 영역(Ⅲ)에 차단막(300)을 형성한다.
차단막(300)은 제1 영역(Ⅰ)에서 제1 트렌치(T1)를 채우고, 제1 영역(Ⅰ)의 층간 절연막(200)의 상면을 완전히(entirely)을 덮을 수 있다. 또한, 제3 영역(Ⅲ)에서 층간 절연막(200)의 상면을 완전히 덮을 수 있다.
이에 반해, 차단막(300)은 제2 영역(Ⅱ) 및 제3 영역(Ⅲ)에서는 형성되지 않을 수 있다. 따라서, 제2 영역(Ⅱ)은 층간 절연막(200)의 상면 및 제2 영역(Ⅱ)의 제1 게이트 절연막(272)의 상면이 노출될 수 있다. 또한, 제4 영역(Ⅳ)은 층간 절연막(200)의 상면이 노출될 수 있다.
차단막(300)은 제1 내지 제4 영역(Ⅰ~Ⅳ) 모두를 덮도록 형성되었다가, 포토 리소그라피 공정을 통해서 제1 영역(Ⅰ) 및 제3 영역(Ⅲ)을 제외한 제2 영역(Ⅱ) 및 제4 영역(Ⅳ)을 노출시키도록 패터닝될 수 있다. 단, 이에 제한되는 것은 아니고, 다른 패터닝 방법이 사용될 수도 있다.
도 6을 참고하면, 제2 영역(Ⅱ)의 제1 게이트 절연막(272)을 제거할 수 있다. 제2 영역(Ⅱ)의 제1 게이트 절연막(272)은 습식 식각(wet etch)을 통해서 제거될 수 있다. 구체적으로, 상기 습식 식각은 HF를 식각액으로 하여 산화물인 제2 영역(Ⅱ)의 제1 게이트 절연막(272)을 제거하는 공정일 수 있다. 또한, 상기 HF 습식 식각 공정 후에, 추가적으로 화학 산화물 제거(Chemical Oxide Removal, COR) 공정이 추가되어 제2 영역(Ⅱ)의 제1 게이트 절연막(272)을 완전히 제거할 수 있다.
이 때, 차단막(300)에 의해 덮히지 못하고 노출된 제2 영역(Ⅱ)의 층간 절연막(200)과 제4 영역(Ⅳ)의 층간 절연막(200)은 일부가 제거될 수 있다. 즉, 제2 영역(Ⅱ)의 층간 절연막(200)과 제4 영역(Ⅳ)의 층간 절연막(200)의 상면으로부터 일부가 제거되어 제2 영역(Ⅱ)의 층간 절연막(200)과 제4 영역(Ⅳ)의 층간 절연막(200)의 높이가 낮아질 수 있다.
즉, 제1 영역(Ⅰ)의 층간 절연막(200) 및 제3 영역(Ⅲ)의 층간 절연막(200)의 높이는 제2 영역(Ⅱ)의 층간 절연막(200) 및 제4 영역(Ⅳ)의 층간 절연막(200)의 높이보다 제1 높이(h1)만큼 높을 수 있다. 이 때, 제2 스페이서(252)의 높이도 같이 낮아질 수 있다. 단, 이에 제한되는 것은 아니고, 제2 스페이서(252)의 높이는 낮아지지 않고 유지될 수도 있다.
도 7을 참조하면, 차단막(300)을 제거한다.
차단막(300)은 제1 영역(Ⅰ) 및 제3 영역(Ⅲ)에 형성되었으므로, 차단막(300)이 제거되면서 제1 영역(Ⅰ) 및 제3 영역(Ⅲ)이 노출될 수 있다. 즉, 제1 영역(Ⅰ)의 층간 절연막(200)의 상면, 제1 스페이서(251)의 내측면 및 제1 영역(Ⅰ)의 제1 게이트 절연막(271)의 상면이 노출될 수 있다. 제3 영역(Ⅲ)에서는 층간 절연막(200)의 상면이 노출될 수 있다.
도 8을 참조하면, 제2 게이트 절연막(280)이 제2 트렌치(T2) 내에 형성한다.
제2 게이트 절연막(280)은 제2 트렌치(T2)의 바닥면을 따라서 컨포말하게(conformally) 형성될 수 있다. 도면에서는 제2 트렌치(T2)의 바닥면에만 제2 게이트 절연막(280)이 형성된 것으로 도시되었지만, 이에 제한되는 것은 아니다. 즉, 제2 게이트 절연막(280)은 제2 트렌치(T2)의 측면과 바닥면을 따라서 컨포말하게 형성될 수 있다. 제2 게이트 절연막(280)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제2 게이트 절연막(280)은, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3 등을 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 제2 게이트 절연막(280)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
제2 게이트 절연막(280)은 제1 게이트 절연막(270)보다 얇게 형성될 수 있다. 즉, 제1 게이트 절연막(270)의 제1 두께(h2)는 제2 게이트 절연막(280)의 제2 두께(h3)보다 클 수 있다. 제1 게이트 절연막(270)의 제1 두께(h2)는 제2 게이트 절연막(280)이 형성됨에 따라 두꺼워진 두께일 수 있다. 단, 이에 제한되는 것은 아니다. 즉, 공정이 다 수행된 최종적인 제1 게이트 절연막(270)의 제1 두께(h2)와 제2 게이트 절연막(280)의 제2 두께(h3)를 비교하면 제1 두께(h2)가 제2 두께(h3)보다 클 수 있다.
게이트 절연막(270, 280)의 두께는 트랜지스터의 문턱 전압과 밀접한 관련이 있다. 즉, 게이트 절연막(270, 280)의 두께가 두꺼울수록 트랜지스터의 문턱 전압은 높아진다. 따라서, 제1 영역(Ⅰ)의 제1 게이트 절연막(271)을 가지는 트랜지스터는 제2 영역(Ⅱ)의 제2 게이트 절연막(280)을 가지는 트랜지스터에 비해 높은 문턱 전압을 가질 수 있다.
예를 들어, 제1 영역(Ⅰ)의 제1 게이트 절연막(271)을 가지는 트랜지스터와 제2 영역(Ⅱ)의 제2 게이트 절연막(280)을 가지는 트랜지스터는 서로 다른 도전형을 가질 수 있다. 구체적으로, 제1 영역(Ⅰ)의 제1 게이트 절연막(271)을 가지는 트랜지스터는 P형이고, 제2 영역(Ⅱ)의 제2 게이트 절연막(280)을 가지는 트랜지스터는 N형일 수 있다. 단, 이에 제한되는 것은 아니다.
예를 들어, 제1 영역(Ⅰ)의 제1 게이트 절연막(271)을 가지는 트랜지스터와 제2 영역(Ⅱ)의 제2 게이트 절연막(280)을 가지는 트랜지스터는 서로 같은 도전형을 가질 수 있다. 구체적으로, 제1 영역(Ⅰ)의 제1 게이트 절연막(271)을 가지는 트랜지스터는 와 제2 영역(Ⅱ)의 제2 게이트 절연막(280)을 가지는 트랜지스터 모두 P형이거나, 모두 N형 일 수 있다. 단, 같은 도전형의 경우에도 문턱 전압은 서로 달라질 수 있다. 즉, 제1 영역(Ⅰ)의 제1 게이트 절연막(271)을 가지는 트랜지스터의 문턱 전압이 제2 영역(Ⅱ)의 제2 게이트 절연막(280)을 가지는 트랜지스터보다 높을 수 있다.
도 9를 참조하면, 게이트 전극막을 형성한다.
게이트 전극막은 프리 캡핑막(31p), 프리 기능막(35p) 및 게이트 메탈막(39p)을 포함한다. 게이트 전극막은 컨포말하게 형성되지만, 각각의 영역에서 층간 절연막(200)의 높이가 다르므로 게이트 전극막의 높이도 달라질 수 있다.
프리 캡핑막(31p)은 제1 트렌치(T1) 및 제2 트렌치(T2) 내의 게이트 절연막(270, 280) 상에 형성될 수 있다. 도시된 것과 같이, 프리 캡핑막(31p)은 제1 트렌치(T1) 및 제2 트렌치(T2)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. 프리 캡핑막(31p)은 예를 들어, TiN 및/또는 TaN을 포함할 수 있으며, 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 프리 캡핑막(31p)은 약 5Å 내지 30 Å의 두께로 형성될 수 있다. 여기서, 프리 캡핑막(31p)은 다른 영역에 형성되고 불필요한 일함수 조절막을 식각할 때, 사용될 수 있다.
이어서, 프리 캡핑막(31p) 상에 프리 기능막(35p)을 형성할 수 있다. 프리 기능막(35p)은 트랜지스터의 일함수를 조절하는 역할을 한다. 이어서, 프리 기능막(35p) 상에 게이트 메탈막(39p)을 형성할 수 있다. 게이트 메탈막(39p)은 제1 트렌치(T1) 및 제2 트렌치(T2)를 완전히 채울 수 있다.
도 10을 참고하면, 게이트 전극막을 평탄화하여 소자 분리를 수행한다.
즉, 게이트 전극막을 제1 트렌치(T1) 및 제2 트렌치(T2) 내에만 위치하게 하고 나머지를 제거할 수 있다. 이에 따라, 제1 영역(Ⅰ)의 제1 트렌치(T1)에서는 제1 게이트 전극(30)이 형성되고, 제2 영역(Ⅱ)의 제2 트렌치(T2)에서는 제2 게이트 전극(40)이 형성된다. 제1 게이트 전극(30)은 제1 캡핑막(31), 제1 기능막(36) 및 제1 게이트 메탈(39))을 포함한다. 제2 게이트 전극(40)은 제2 캡핑막(41), 제2 기능막(46) 및 제2 게이트 메탈(49)을 포함한다.
제1 기능막(36)은 제1 일함수 조절막(35) 및 제1 배리어 메탈(37)을 포함할 수 있다. 제1 배리어 메탈(37)은 제1 일함수 조절막(35) 상에서 컨포말하게 형성될 수 있다. 제1 일함수 조절막(35)과 제1 배리어 메탈(37)이 모두 컨포말하게 형성되므로, 제1 기능막(36)은 트렌치를 형성할 수 있다.
제1 일함수 조절막(35)은 제1 게이트 전극(30)의 일함수를 조절하는 역할을 한다. 제1 배리어 메탈(37)은 제1 일함수 조절막(35)을 보호하고, 제1 게이트 메탈(39))이 제1 일함수 조절막(35)에 영향을 주는 것을 방지할 수 있다.
제2 기능막(46)은 제2 일함수 조절막(45) 및 제2 배리어 메탈(47)을 포함할 수 있다. 제2 배리어 메탈(47)은 제2 일함수 조절막(45) 상에서 컨포말하게 형성될 수 있다. 제2 일함수 조절막(45)과 제2 배리어 메탈(47)이 모두 컨포말하게 형성되므로, 제2 기능막(46)은 트렌치를 형성할 수 있다.
제2 일함수 조절막(45)은 제2 게이트 전극(40)의 일함수를 조절하는 역할을 한다. 제2 배리어 메탈(47)은 제2 일함수 조절막(45)을 보호하고, 제2 게이트 메탈(49)이 제2 일함수 조절막(45)에 영향을 주는 것을 방지할 수 있다.
제1 일함수 조절막(35) 및 제2 일함수 조절막(45)은 N형 또는 P형 일함수 조절막일 수 있다. 제1 일함수 조절막(35) 및 제2 일함수 조절막(45)이 N형인 경우, 예를 들어, TiAl, TiAlN, TaC, TiC, 또는 HfSi을 포함하는 그룹에서 선택된 물질을 포함할 수 있다.
제1 일함수 조절막(35) 및 제2 일함수 조절막(45)이 P형인 경우, 예를 들어, Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN 및 MoN을 포함하는 그룹에서 선택된 물질을 포함할 수 있다.
제1 배리어 메탈(37) 및 제2 배리어 메탈(47)은 예를 들어, TiN을 포함할 수 있다.
제1 배리어 메탈(37) 상에는 제1 게이트 메탈(39))이 형성될 수 있다. 구체적으로, 제1 게이트 메탈(39))은 제1 배리어 메탈(37) 상에서 제1 트렌치(T1)를 채우도록 형성될 수 있다. 제1 게이트 메탈(39))은 예를 들어, Al, W, 금속 탄화물(carbide), 금속 질화물(nitride), 금속 규소화물(silicide), 금속 알루미늄 탄화물, 금속 알루미늄 질화물, 금속 알루미늄, 금속 실리콘 질화물 등을 포함하는 그룹 중에서 선택된 물질을 포함할 수 있으나 이에 한정되는 것은 아니다.
제2 배리어 메탈(47) 상에는 제2 게이트 메탈(49)이 형성될 수 있다. 구체적으로, 제2 게이트 메탈(49)은 제2 배리어 메탈(47) 상에서 제2 트렌치(T2)를 채우도록 형성될 수 있다. 제2 게이트 메탈(49)은 예를 들어, Al, W, 금속 탄화물(carbide), 금속 질화물(nitride), 금속 규소화물(silicide), 금속 알루미늄 탄화물, 금속 알루미늄 질화물, 금속 알루미늄, 금속 실리콘 질화물 등을 포함하는 그룹 중에서 선택된 물질을 포함할 수 있으나 이에 한정되는 것은 아니다.
이 때에도, 제1 영역(Ⅰ)의 제1 게이트 절연막(271)의 제1 두께(h2)와 제2 게이트 절연막(280)의 제2 두께(h3)의 차이 및 제2 게이트 절연막(280) 형성 공정에 따른 제1 영역(Ⅰ)의 층간 절연막(200) 및 제2 영역(Ⅱ)의 층간 절연막(200)의 높이 차이에 따라, 제1 게이트 전극(30) 및 제2 게이트 전극(40)의 상면의 높이도 서로 다를 수 있다. 구체적으로, 제1 게이트 전극(30)의 상면의 높이가 및 제2 게이트 전극(40)의 상면의 높이보다 높을 수 있다.
도 11 및 도 12를 참고하면, 제1 내지 제4 영역(Ⅰ~Ⅳ)에 평탄화 공정을 수행한다.
평탄화 공정은 화학적 기계적 평탄화(chemical mechanical polish, CMP)일 수 있다. 도면에서는 제1 내지 제4 영역(Ⅰ~Ⅳ)의 상면이 완전히 평탄화 된 것으로 도시되었지만, 실제로는 원래 생긴 단차(h1)에 의해서 제1 게이트 전극(30) 및 제2 게이트 전극(40)의 높이가 서로 달라질 수 있다. 즉, 제1 게이트 전극(30)의 높이가 제2 게이트 전극(40)의 높이보다 높아질 수 있다. 이렇게 하나의 기판(100) 상에서 게이트 전극 사이에 높이가 달라지면 반도체 장치의 신뢰성이 저하될 수 있다. 따라서, 이를 고르게 평탄화하기 위해 제1 내지 제4 영역(Ⅰ~Ⅳ)의 배치가 중요할 수 있다.
도 12는 도 11의 반도체 장치의 레이아웃을 설명하기 위한 도면이다.
도 11 및 도 12를 참조하면, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)은 트랜지스터 즉, 게이트 전극이 형성되는 영역이고, 제3 영역(Ⅲ) 및 제4 영역(Ⅳ)은 트랜지스터가 없이 층간 절연막(200)이 형성된 영역이다.
제1 영역(Ⅰ) 및 제3 영역(Ⅲ)은 제2 영역(Ⅱ) 및 제4 영역(Ⅳ)에 비해 상대적으로 높은 상면을 가지는 영역이다. 반대로, 제2 영역(Ⅱ) 및 제4 영역(Ⅳ)은 제1 영역(Ⅰ) 및 제3 영역(Ⅲ)에 비해 상대적으로 낮은 상면을 가지는 영역이다. 제4 영역(Ⅳ)은 제3 영역(Ⅲ)에 비해서 폭이 좁을 수 있다. 상기 폭은 제3 영역(Ⅲ) 및 제4 영역(Ⅳ)이 직사각형 모양일 때 정의되는 장변과 단변 중 단변의 길이와 대응될 수 있다.
기판(100)은 제1 영역(Ⅰ) 내지 제4 영역(Ⅳ)으로 구분되지만, 다른 측면으로는 제1 파트(P1) 및 제2 파트(P2)를 포함한다. 제1 파트(P1)와 제2 파트(P2)는 식각율에 의해서 정의될 수 있다.
이 때, 식각율이란, 게이트 전극의 밀도, 게이트 전극의 폭, 상대적으로 높은 게이트 전극의 비율 및 파트의 면적에 의해서 결정될 수 있다. 즉, 식각율은 게이트 전극의 밀도, 게이트 전극의 폭, 상대적으로 상면의 높이가 낮은 게이트 전극의 비율 및 파트의 면적과 반비례할 수 있다. 이 때, 게이트 전극이란 제1 게이트 전극(30) 및 제2 게이트 전극(40)을 포함하는 의미이고, 파트란 제1 파트(P1) 또는 제2 파트(P2) 중 해당되는 것을 의미한다.
식각율은 평탄화 공정에 있어서, 더 많이 식각됨을 의미할 수 있다. 따라서, 식각율이 높은 파트는 평탄화 공정에서 더 낮은 상면을 가지게될 수 있다.
제1 파트(P1)는 제2 파트(P2)에 비해서 상기 식각율이 높은 파트를 의미할 수 있다. 즉, 상대적으로 평탄화 공정에 의해서 게이트 전극의 높이가 낮아지는 취약한 부분일 수 있다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 제1 파트(P1)의 게이트 전극의 높이가 낮아지지 않도록 제3 영역(Ⅲ) 즉, 상면의 높이가 제4 영역(Ⅳ)에 비해 상대적으로 높은 영역을 제1 파트(P1) 내에 배치할 수 있다. 즉, 제1 파트(P1) 내의 층간 절연막(200)의 높이를 상대적으로 높게 형성하여 제1 파트(P1) 내의 게이트 전극이 형성된 부분의 높이를 평탄화 공정에 의해서 낮아질 때, 상대적으로 덜 낮아지게 할 수 있다.
게이트 전극을 포함하는 제2 영역(Ⅱ)을 제3 영역(Ⅲ)의 층간 절연막(200)이 둘러싸는 경우에 둘러싸인 제2 영역(Ⅱ) 및 둘러싼 제3 영역(Ⅲ)의 층간 절연막(200)이 제1 파트(P1)를 형성할 수 있다. 이 때, 제1 파트(P1)의 경계는 제3 영역(Ⅲ)의 경계와 접할 수 있다. 또한, 제1 파트(P1)의 경계가 제3 영역(Ⅲ)의 경계로 둘러싸일 수도 있다. 단, 이에 제한되는 것은 아니다.
이하, 도 13을 참고하여 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 실시예와 중복되는 설명은 간략히 하거나 생략한다.
도 13은 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 레이아웃도이다.
도 13을 참고하면, 상술한 실시예와 달리 층간 절연막(200)은 제4 영역(Ⅳ) 없이 제3 영역(Ⅲ)만으로 형성될 수 있다. 즉, 반도체 장치 전체에서 더미 게이트 전극(260)이 형성되지 않는 영역에서는 차단막(300)을 형성하여 층간 절연막(200)의 높이가 낮아지지 않게 할 수 있다.이하, 도 12, 도 14 내지 도 19를 참고하여 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 실시예와 중복되는 설명은 간략히 하거나 생략한다.
도 14 내지 도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 15는 도 14의 B-B를 따라 절단한 단면도이다.
도 14 및 도 15를 참고하면, 제3 더미 게이트 전극(263)은 기판(100)의 제1 영역(Ⅰ) 상에 형성될 수 있고, 제2 더미 게이트 전극(262)은 기판(100)의 제2 영역(Ⅱ) 상에 형성될 수 있다. 이에 반해, 제3 영역(Ⅲ) 및 제4 영역(Ⅳ)에서는 더미 게이트 전극(260)이 형성되지 않을 수 있다.
제1 영역(Ⅰ)에 형성된 제3 더미 게이트 전극(263)은 일 방향으로 연장되고, 연장된 방향을 따라 정의된 장변과 단변을 포함한다. 제2 영역(Ⅱ)에 형성된 제2 더미 게이트 전극(262) 역시 일 방향으로 연장되고, 그에 따라 장변과 단변을 포함한다. 도 14에서는 제3 더미 게이트 전극(263)과 제2 더미 게이트 전극(262)의 연장 방향이 나란하게 도시되었지만 이에 제한되는 것은 아니다.
도 15는 제3 더미 게이트 전극(263) 및 제2 더미 게이트 전극(262)을 각각 단변 방향으로 자른 단면도이다. 즉, 실제 제3 더미 게이트 전극(263) 및 제2 더미 게이트 전극(262)의 연장 방향은 서로 다를 수도 있다.
제3 더미 게이트 전극(263)은 단변 방향으로 제1 폭(W1)을 가질 수 있고, 제2 더미 게이트 전극(262)은 단변 방향으로 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다. 제1 폭(W1) 및 제2 폭(W2)은 0nm 이상 1μm의 범위 일 수 있으나, 이에 제한되는 것은 아니다.
도 16을 참조하면, 제3 더미 게이트 전극(263) 및 제2 더미 게이트 전극(262)를 제거하고, 제1 게이트 절연막(270)을 형성한다. 구체적으로 제1 게이트 절연막(270)은 제1 영역(Ⅰ)의 제1 게이트 절연막(271) 및 제2 영역(Ⅱ)의 제1 게이트 절연막(272)을 포함한다. 제1 영역(Ⅰ)의 제1 게이트 절연막(271) 및 제2 영역(Ⅱ)의 제1 게이트 절연막(272)은 서로 같은 두께로 형성될 수 있다. 단, 제3 더미 게이트 전극(263) 및 제1 더미 게이트 전극(261)의 폭(W1, W2)에 따라, 제1 게이트 절연막(271) 및 제2 게이트 절연막(272)의 폭도 서로 달라질 수 있다. 즉, 제1 게이트 절연막(271)의 폭(W1)이 제2 게이트 절연막(272)의 폭(W2)보다 더 클 수 있다.
제1 게이트 절연막(270)은 기판의 상면을 따라서 컨포말하게 형성될 수 있다. 이러한 제1 게이트 절연막(270)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
이어서, 제1 영역(Ⅰ) 및 제3 영역(Ⅲ)에 차단막(300)을 형성한다.
차단막(300)은 제1 영역(Ⅰ)에서 트렌치를 채우고, 제1 영역(Ⅰ)의 층간 절연막(200)의 상면을 완전히을 덮을 수 있다. 또한, 제3 영역(Ⅲ)에서 층간 절연막(200)의 상면을 완전히 덮을 수 있다.
이에 반해, 차단막(300)은 제2 영역(Ⅱ) 및 제3 영역(Ⅲ)에서는 형성되지 않을 수 있다. 따라서, 제2 영역(Ⅱ)은 층간 절연막(200)의 상면 및 제2 영역(Ⅱ)의 제1 게이트 절연막(272)의 상면이 노출될 수 있다. 또한, 제4 영역(Ⅳ)은 층간 절연막(200)의 상면이 노출될 수 있다.
차단막(300)은 제1 내지 제4 영역(Ⅰ~Ⅳ) 모두를 덮도록 형성되었다가, 포토 리소그라피 공정을 통해서 제1 영역(Ⅰ) 및 제3 영역(Ⅲ)을 제외한 제2 영역(Ⅱ) 및 제4 영역(Ⅳ)을 노출시키도록 패터닝될 수 있다. 단, 이에 제한되는 것은 아니고, 다른 패터닝 방법이 사용될 수도 있다.
도 17을 참고하면, 제2 영역(Ⅱ)의 제1 게이트 절연막(272)을 제거할 수 있다. 이 때, 차단막(300)에 의해 덮히지 못하고 노출된 제2 영역(Ⅱ)의 층간 절연막(200)과 제4 영역(Ⅳ)의 층간 절연막(200)은 일부가 제거될 수 있다. 즉, 제2 영역(Ⅱ)의 층간 절연막(200)과 제4 영역(Ⅳ)의 층간 절연막(200)의 상면으로부터 일부가 제거되어 제2 영역(Ⅱ)의 층간 절연막(200)과 제4 영역(Ⅳ)의 층간 절연막(200)의 높이가 낮아질 수 있다.
즉, 제1 영역(Ⅰ)의 층간 절연막(200) 및 제3 영역(Ⅲ)의 층간 절연막(200)의 높이는 제2 영역(Ⅱ)의 층간 절연막(200) 및 제4 영역(Ⅳ)의 층간 절연막(200)의 높이보다 제1 높이(h1)만큼 높을 수 있다.
도 18을 참조하면, 게이트 전극막을 형성하고, 평탄화하여 소자 분리를 수행한다.
즉, 게이트 전극막을 제3 더미 게이트 전극(263) 및 제2 더미 게이트 전극(262)가 제거된 각각의 트렌치 내에만 위치하게 하고 나머지를 제거할 수 있다. 이에 따라, 제1 영역(Ⅰ)의 트렌치에서는 제1 게이트 전극(30)이 형성되고, 제2 영역(Ⅱ)의 트렌치에서는 제2 게이트 전극(40)이 형성된다. 제1 게이트 전극(30)은 제1 캡핑막(31), 제1 기능막(36) 및 제1 게이트 메탈(39))을 포함한다. 제2 게이트 전극(40)은 제2 캡핑막(41), 제2 기능막(46) 및 제2 게이트 메탈(49)을 포함한다.
이 때에도, 제1 영역(Ⅰ)의 제1 게이트 절연막(271)의 제1 두께(h2)와 제2 게이트 절연막(280)의 제2 두께(h3)의 차이 및 제2 게이트 절연막(280) 형성 공정에 따른 제1 영역(Ⅰ)의 층간 절연막(200) 및 제2 영역(Ⅱ)의 층간 절연막(200)의 높이 차이에 따라, 제1 게이트 전극(30) 및 제2 게이트 전극(40)의 상면의 높이도 서로 다를 수 있다. 구체적으로, 제1 게이트 전극(30)의 상면의 높이가 및 제2 게이트 전극(40)의 상면의 높이보다 높을 수 있다.
도 19 및 도 12를 참조하면, 제1 내지 제4 영역(Ⅰ~Ⅳ)에 평탄화 공정을 수행한다.
제1 게이트 전극(30)의 폭은 제1 폭(W1)이고, 제2 게이트 전극(40)의 폭은 제2 폭(W2)이다. 즉, 제2 게이트 전극(40)의 폭은 상대적으로 제1 게이트 전극(30)의 폭보다 작다. 이에 따라, 제2 게이트 전극(40)이 위치한 제2 영역(Ⅱ)의 식각율은 제1 영역(Ⅰ)보다 높을 수 있다. 이를 방지하기 위해서 제1 내지 제4 영역(Ⅰ~Ⅳ)의 배치가 중요할 수 있다.
기판(100)은 제1 영역(Ⅰ) 내지 제4 영역(Ⅳ)으로 구분되지만, 다른 측면으로는 제1 파트(P1) 및 제2 파트(P2)를 포함한다. 제1 파트(P1)와 제2 파트(P2)는 식각율에 의해서 정의될 수 있다.
제1 파트(P1)의 게이트 전극의 높이가 낮아지지 않도록 제3 영역(Ⅲ) 즉, 상면의 높이가 제4 영역(Ⅳ)에 비해 상대적으로 높은 영역을 제1 파트(P1) 내에 배치할 수 있다. 즉, 제1 파트(P1) 내의 층간 절연막(200)의 높이를 상대적으로 높게 형성하여 제1 파트(P1) 내의 게이트 전극이 형성된 부분의 높이를 평탄화 공정에 의해서 낮아질 때, 상대적으로 덜 낮아지게 할 수 있다.
이하, 도 20 내지 도 22를 참고하여 본 발명의 반도체 장치 제조 방법의 효과를 설명한다.
도 20은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 반도체 장치의 게이트 전극 높이에 따른 게이트 전극의 저항을 설명하기 위한 그래프이고, 도 21은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 반도체 장치의 게이트 전극 밀도에 따른 게이트 전극의 높이를 설명하기 위한 그래프이다. 도 22는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 반도체 장치의 두꺼운 게이트 절연막 영역의 밀도에 따른 게이트 전극의 높이를 설명하기 위한 그래프이다.
도 20을 참조하면, 게이트 전극의 높이가 낮아질수록 게이트 저항이 높아짐을 알 수 있다. 이는 게이트 메탈 아래의 일함수 조절막이 노출되면서 과도하게 높은 저항이 형성됨을 의미한다. 또한, 게이트 전극의 높이가 낮아지면 누설 전류도 생성될 수 있다.
도 21을 참조하면, 게이트 전극의 밀도가 낮을수록 게이트 전극의 높이가 낮아짐을 알 수 있다. 게이트 전극의 밀도가 낮아짐에 따라, 평탄화 공정의 압력이 각각의 게이트 전극에 집중되면서 각각의 게이트 전극의 높이가 낮아질 수 있다. 다만, 예외적인 부분(K)도 존재한다. 예외적인 부분은 상대적으로 높은 상면을 가지고 높은 문턱 전압을 가지는 트랜지스터의 비율이 낮은 경우이다. 이에 대해서는 도 22에서 설명한다.
도 22를 참조하면, EG 밀도 즉, 상대적으로 높은 상면을 가지고 높은 문턱 전압을 가지는 트랜지스터의 비율에 따른 게이트 전극의 높이를 설명한다. EG 밀도가 낮을수록 게이트 전극의 높이가 낮아진다.
따라서, 상기와 같은 요소, 즉, 게이트 전극의 밀도, 게이트 전극의 폭, 상대적으로 높은 게이트 전극의 비율 및 파트의 면적을 고려하여 식각율이 결정될 수 있다.
본원 발명의 일 실시예에 따른 반도체 장치 제조 방법은 상기 식각율이 높은 파트에 대해서 층간 절연막(200)을 상대적으로 높게 형성하여 주변의 게이트 전극에 가해지는 평탄화 공정의 압력의 집중도를 낮출 수 있다. 이에 따라, 평탄화 공정에 따른 게이트 전극의 높이의 감소를 낮추고, 칩 내 게이트 전극의 높이의 차이를 줄여 반도체 장치의 신뢰성을 높일 수 있다.
도 23은 본 발명의 실시예들에 따른 반도체 장치 제조방법에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 23을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
도 24는 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 24를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 25 내지 도 27은 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 25는 태블릿 PC(1200)을 도시한 도면이고, 도 26은 노트북(1300)을 도시한 도면이며, 도 27은 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 200: 층간 절연막
260: 더미 게이트 전극 270: 제1 게이트 절연막
280: 제2 게이트 절연막

Claims (10)

  1. 제1 내지 제3 영역을 포함하는 기판을 제공하고,
    상기 제1 영역 상에 제1 높이를 갖는 제1 게이트 전극과 상기 제1 높이를 갖는 제1 층간 절연막을 포함하고, 제1 문턱 전압을 갖는 제1 트랜지스터를 형성하고,
    상기 제2 영역 상에 상기 제1 높이 보다 작은 제2 높이를 갖는 제2 게이트 전극과 상기 제2 높이를 갖는 제2 층간 절연막을 포함하고, 상기 제1 문턱 전압보다 낮은 제2 문턱 전압을 갖는 제2 트랜지스터를 형성하고,
    상기 제3 영역 상에 상기 제1 높이를 갖는 제3 층간 절연막을 형성하고,
    상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 층간 절연막을 평탄화하는 것을 포함하되,
    상기 기판은 제1 및 제2 파트를 포함하고,
    상기 제1 파트의 식각율은 상기 제2 파트의 식각율보다 높되, 상기 식각율은 게이트 전극의 밀도, 게이트 전극의 폭, 상기 제1 트랜지스터 대비 상기 제2 트랜지스터의 비율 및 파트의 면적과 반비례하고, 상기 게이트 전극은 상기 제1 및 제2 게이트 전극을 포함하고, 상기 파트는 상기 제1 및 제2 파트를 포함하고,
    상기 제3 영역은 상기 제1 파트 내에 위치하는 반도체 장치 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 및 제2 트랜지스터는 서로 다른 도전형인 반도체 장치 제조 방법.
  3. 제2 항에 있어서,
    상기 제1 트랜지스터는 P형이고,
    상기 제2 트랜지스터는 N형인 반도체 장치 제조 방법.
  4. 제1 항에 있어서,
    상기 제1 및 제2 트랜지스터는 서로 동일한 도전형인 반도체 장치 제조 방법.
  5. 제1 항에 있어서,
    상기 기판은 제4 영역을 더 포함하고,
    상기 기판 상에 상기 제2 높이를 갖는 제4 층간 절연막을 더 포함하는 반도체 장치 제조 방법.
  6. 제5 항에 있어서,
    상기 제4 층간 절연막의 폭은 상기 제3 층간 절연막의 폭보다 작은 반도체 장치 제조 방법.
  7. 제1 항에 있어서,
    상기 제3 층간 절연막은 상기 제1 파트의 경계와 접하는 반도체 장치 제조 방법.
  8. 제7 항에 있어서,
    상기 제3 층간 절연막은 상기 제1 파트의 경계를 둘러싸는 반도체 장치 제조 방법.
  9. 제1 영역에 제1 층간 절연막 및 상기 제1 층간 절연막 내에 형성되는 제1 더미 게이트를 형성하고,
    제2 영역에 제2 층간 절연막 및 상기 제2 층간 절연막 내에 형성되는 제2 더미 게이트를 형성하고,
    제3 영역에 제3 층간 절연막을 형성하고,
    상기 제1 영역에 상기 제1 더미 게이트를 제거하여 제1 트렌치를 형성하고,
    상기 제2 영역에 상기 제2 더미 게이트를 제거하여 제2 트렌치를 형성하고,
    상기 제1 및 제2 트렌치 내부에 제1 게이트 절연막을 형성하고,
    상기 제1 영역 및 제3 영역에 차단막을 형성하고,
    상기 제2 층간 절연막의 일부 및 상기 제2 트렌치의 제1 게이트 절연막을 제거하고,
    상기 제2 트렌치에 제2 게이트 절연막을 형성하고,
    상기 차단막 및 상기 제2 층간 절연막의 일부를 제거하여 상기 제2 층간 절연막의 높이가 상기 제1 층간 절연막의 높이보다 낮게하고,
    상기 제1 및 제2 층간 절연막 상에 상기 제1 및 제2 트렌치를 채우도록 게이트 전극막을 형성하고,
    상기 제1 및 제2 영역에서, 상기 게이트 전극막의 일부를 제거하여 상기 제1 트렌치를 채우는 제1 게이트 전극 및 상기 제2 트렌치를 채우는 제2 게이트 전극을 서로 분리되게 형성하되, 상기 제1 게이트 전극의 상면은 상기 제2 게이트 전극의 상면보다 높고,
    상기 제1 내지 제3 영역을 평탄화하는 것을 포함하는 반도체 장치 제조 방법.
  10. 제9 항에 있어서,
    상기 게이트 전극막의 일부를 제거하는 것은,
    상기 게이트 전극막을 평탄화하는 것을 포함하는 반도체 장치 제조 방법.
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