DE102013110023B4 - Herstellung einer Nanodraht-Halbleitervorrichtung - Google Patents

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Abstract

Verfahren zur Herstellung einer integrierten Schaltungsvorrichtung, wobei das Verfahren Folgendes umfasst: Bereitstellen (102) eines Vorprodukts, wobei das Vorprodukt Folgendes umfasst: ein Substrat (210, 310), das einen ersten MOS-Bereich (300) und einen zweiten MOS-Bereich aufweist (200); erste Gate- und Source/Drain-Bereiche, die in dem ersten MOS-Bereich (300) ausgebildet sind, wobei der erste Gate-Bereich einen ersten Halbleiterschicht-Stapel (330) umfasst; und zweite Gate- und Source/Drain-Bereiche, die in dem zweiten MOS-Bereich (200) ausgebildet sind, wobei der zweite Gate-Bereich einen zweiten Halbleiterschicht-Stapel (230) umfasst; seitliches Freilegen des ersten Halbleiterschicht-Stapels (330) in dem ersten Gate-Bereich und Ausbilden einer ersten Gratstruktur (332) in dem ersten Gate-Bereich; Oxidieren des ersten Halbleiterschicht-Stapels (330), um eine erste äußere Oxidschicht (336) und einen ersten inneren Nanodraht (338) auszubilden, wobei der erste innere Nanodraht (338) sich von dem ersten Source-Bereich zu dem ersten Drain-Bereich erstreckt; Entfernen der ersten äußeren Oxidschicht (336), um den ersten inneren Nanodraht über der ersten Gratstruktur (332) in dem ersten Gate-Bereich freizulegen und die erste Gratstruktur (332) unter dem ersten Nanodraht in dem ersten Gate-Bereich freizulegen; Ausbilden eines ersten High-k-/Metallgate-Stapels (366), der den ersten inneren Nanodraht (338) umschließt; seitliches Freilegen des zweiten Halbleiterschicht-Stapels (230) in dem zweiten Gate-Bereich und Ausbilden einer zweiten Gratstruktur (232) in dem zweiten Gate-Bereich; Oxidieren des zweiten Halbleiterschicht-Stapels (230), um eine zweite äußere Oxidschicht (236) und einen zweiten inneren Nanodraht (238) auszubilden, wobei der zweite innere Nanodraht (238) sich von dem zweiten Source-Bereich zu dem zweiten Drain-Bereich erstreckt; Entfernen der zweiten äußeren Oxidschicht (236), um den zweiten inneren Nanodraht (238) über der zweiten Gratstruktur (232) in dem zweiten Gate-Bereich freizulegen und die zweite Gratstruktur (212) unter dem zweiten Nanodraht (238) in dem zweiten Gate-Bereich freizulegen; Ausbilden eines zweiten High-k-/Metallgate-Stapels (266), der den zweiten inneren Nanodraht (238) umschließt; wobei der erste Halbeleiterschicht-Stapel (330) abwechselnde Schichten aus SiGe (332) und Si (333) aufweist und während des Oxidierens die Si-Schicht (333) und das Si der SiGe-Schicht (332) oxidieren, um die erste ...

Description

  • HINTERGRUND
  • Die integrierte Halbleiterschaltungs-(IC)-Branche hat ein exponentielles Wachstum erlebt. Technische Fortschritte in IC-Materialien und -Design haben Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorangegangene Generation aufweist. Im Verlauf der IC-Entwicklung ist die funktionelle Dichte (d. h. die Anzahl von verbundenen Vorrichtungen pro Chipfläche) im Allgemeinen gewachsen, während die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die mittels eines Herstellungsverfahrens erzeugt werden kann) sich verringert hat. Dieser Prozess des Herunterskalierens stellt im Allgemeinen Vorzüge bereit, indem es die Herstellungseffizienz erhöht und die damit verbundenen Kosten senkt.
  • Ein solches Herunterskalieren hat auch die Komplexität der Verarbeitung und Herstellung von ICs vergrößert, und damit diese Fortschritte realisiert werden können, werden ähnliche Entwicklungen bei der IC-Verarbeitung und -Herstellung benötigt. Es wurde beispielsweise ein dreidimensionaler Transistor, wie etwa eine Halbleitervorrichtung mit Nanodrähten, eingeführt, um einen planaren Transistor zu ersetzen. Die WO 2013/095 646 A1 beschreibt ein Verfahren zur Herstellung von Nanodraht-Strukturen über einem Substrat, wobei wechselnde Schichten aus Si und SiGe auf das Substrat aufgebracht und Teile der Si-Schichten entfernt werden, um SiGe-Nanodrähte zu bilden. Die Nanodrähte werden durch Oxidation ausgedünnt.
  • Die US 2011/0 008 937 A1 beschreibt ebenfalls ein Verfahren zur Herstellung von Nanodraht-Strukturen über einem Substrat, wobei eine SiGe-Finne bei einer Temperatur im Bereich von 900 bis 1100°C oxidiert wird, sodass sich ein Ge-Kern oder eine Reihe von Kernen mit einer Oxidschicht darauf bildet.
  • Es ist eine Aufgabe der Erfindung, ein verbessertes Verfahren zur Herstellung einer Halbleiterstruktur, welche Nanodrähte enthält, anzugeben.
  • Diese Aufgabe wird gelöst durch ein Verfahren gemäß Anspruch 1 oder ein Verfahren gemäß Anspruch 10. Ausgestaltungen sind in den Unteransprüchen angegeben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Offenbarung wird am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht im Maßstab gezeichnet sind und nur zum Zweck der Erklärung verwendet werden. In Wirklichkeit können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
  • 1 ist ein Flussdiagramm eines beispielhaften Verfahrens zur Herstellung eines n-Metalloxid-Halbleiter-(NMOS)-Bereichs und eines p-Metalloxid-Halbleiter-(PMOS)-Bereichs in einer integrierten Schaltungs-(IC)-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • 2 ist eine graphische Perspektivansicht eines NMOS-Bereichs und eines PMOS-Bereichs eines Vorprodukts der Vorrichtung gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
  • 3A–14A sind Schnittansichten des NMOS-Bereichs und des PMOS-Bereichs der IC-Vorrichtung entlang der Linie A-A in 2 in verschiedenen Herstellungsstadien, die gemäß dem Verfahren der 1 konstruiert wird.
  • 3B–14B sind Schnittansichten des NMOS-Bereichs und des PMOS-Bereichs der IC-Vorrichtung entlang der Linie B-B in 2 in verschiedenen Herstellungsstadien, die gemäß dem Verfahren der 1 konstruiert wird.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich nur Beispiele. Das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen brauchen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie etwa „unter”, „darunter”, „unterer”, „über”, „oberer” und Ähnliches, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Element(en) oder Merkmal(en) zu beschreiben, wie sie in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der verwendeten oder betriebenen Vorrichtung umfassen, zusätzlich zu der Orientierung, die in den Figuren dargestellt ist. Wenn die Vorrichtung beispielsweise umgedreht wird, wären dann Elemente, die als „unter” oder „darunter liegend” anderen Elementen oder Merkmalen beschrieben sind, dann „über” den anderen Elementen oder Merkmalen orientiert. Somit kann der beispielhafte Begriff „unter” sowohl eine Orientierung darunter als auch darüber umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können demgemäß interpretiert werden.
  • Die vorliegende Offenbarung betrifft eine komplementäre Metalloxid-Halbleiter-(CMOS)-Vorrichtung, die eine p-Metalloxid-Halbleiter-(PMOS)-Vorrichtung und eine n-Metalloxid-Halbleiter-(NMOS)-Vorrichtung umfasst. Die folgende Offenbarung fährt mit dem Beispiel einer CMOS-Vorrichtung fort, um verschiedene Ausführungsformen der vorliegenden Erfindung zu beschreiben.
  • 1 ist ein Flussdiagramm eines Verfahrens 100 zur Herstellung eines NMOS-Bereichs und eines PMOS-Bereichs in einer IC-Vorrichtung. Jeder der Bereiche kann einen Nanodraht umfassen, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. 2 sieht graphische Perspektivansichten eines beispielhaften Vorprodukts der Vorrichtung 150 vor, das einen NMOS-Bereich 200 und einen PMOS-Bereich 300 aufweist. Obwohl die beiden Bereiche 200, 300 in den Figuren als getrennt dargestellt sind, versteht es sich, dass in der vorliegenden Ausführungsform die Bereiche Teil einer einzigen IC-Vorrichtung sein können. Eine Vorrichtung kann auch einen Bereich umfassen und nicht den anderen. 3A–14A sind Schnittansichten des NMOS-Bereichs 200 und des PMOS-Bereichs 300 entlang der Linien A-A in 2 in verschiedenen Herstellungsstadien, die gemäß dem Verfahren 100 der 1 konstruiert sind. 3B–14B sind Schnittansichten des NMOS-Bereichs 200 und des PMOS-Bereichs 300 entlang der Linien B-B in 2 in verschiedenen Herstellungsstadien, die gemäß dem Verfahren 100 der 1 konstruiert sind.
  • Mit Bezug auf die 1 und 2 beginnt das Verfahren 100 mit Schritt 102, in dem das Vorprodukt der Vorrichtung 150 bereitgestellt wird, das den Bereich 300, insbesondere ein PMOS-Bereich, und ggf. den NMOS-Bereich 200 umfasst. Der NMOS-Bereich 200 umfasst ein Substrat 210. Der PMOS-Bereich 300 umfasst ein Substrat 310. In der vorliegenden Ausführungsform sind die Substrate 210 und 310 Teil eines gemeinsamen Volumensilizium-Substrats. Alternativ kann auch ein Elementhalbleiter, wie etwa Silizium oder Germanium mit einer Kristallstruktur in den Substrat 210 und/oder 310 enthalten sein. Der NMOS-Bereich 200 und/oder der PMOS-Bereich 300 kann auch einen Verbundhalbleiter umfassen, wie etwa Silizium-Germanium, Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; oder Kombinationen daraus. Mögliche Substrate 210 und/oder 310 umfassen auch ein Halbleiter-auf-Isolator-Substrat, wie etwa Silizium-auf-Isolator-(SOI), SiGe-auf-Isolator-(SGOI) und Ge-auf-Isolator-Substrate. SOI-Substrate können beispielsweise mittels Abtrennung durch Implantation von Sauerstoff (SIMOX), Wafer-Bonden und/oder andere geeignete Verfahren hergestellt werden.
  • Verschiedene dotierte Bereiche können auch in dem Substrat 210 und/oder 310 enthalten sein, abhängig von den Designanforderungen. Die dotierten Bereiche können mit p-Dotierungsmitteln, wie etwa Bor oder BF2, dotiert sein. Die dotierten Bereiche können auch mit n-Dotierungsmitteln, wie etwa Phosphor oder Arsen, dotiert sein. Die dotierten Bereiche können auch mit Kombinationen aus p- und n-Dotierungsmitteln dotiert sein. Die dotierten Bereiche können direkt auf dem Substrat 210 und/oder 310 mit einer p-Wannen-Struktur, einer n-Wannen-Struktur, einer Doppel-Wannen-Struktur oder mittels einer angehobenen Struktur ausgebildet sein.
  • Ein erster Anti-Durchgreif-(Anti-Punch Through, APT)-Bereich 211 kann in dem oberen Abschnitt des Substrats 210 und unter dem Halbleiterschicht-Stapel 230 ausgebildet werden. Der erste APT-Bereich 211 kann ausgebildet werden, um ein Durchgreif-Problem der Vorrichtung zu verhindern. In manchen Beispielen kann der erste APT-Bereich 211 in dem Substrat 210 mit p-Dotierungsmitteln, wie etwa Bor und/oder BF2, dotiert sein.
  • Ein zweiter APT-Bereich 311 kann auch in dem oberen Abschnitt des Substrats 310 und unter dem Halbleiterschicht-Stapel 330 ausgebildet werden. Der zweite APT-Bereich 311 kann ausgebildet werden, um das Durchgreif-Problem der Vorrichtung zu verhindern. In manchen Beispielen kann der zweite APT-Bereich 311 in dem Substrat 310 mit n-Dotierungsmitteln, wie etwa Phosphor und/oder Arsen, dotiert sein.
  • Immer noch mit Bezug auf die 2 kann der NMOS-Bereich 200 auch einen oder mehrere Isolierbereiche 220 umfassen. Die Isolierbereiche 220 werden über dem Substrat 210 ausgebildet, um die Halbleiterschicht-Stapel 230 von einander zu isolieren. Der PMOS-Bereich 300 kann einen oder mehrere Isolierbereiche 320 umfassen. Die Isolierbereiche 320 sind über dem Substrat 310 ausgebildet, um die Halbleiterschicht-Stapel 330 von einander zu isolieren. Die Isolierbereiche 220 und/oder 320 können mittels herkömmlicher Isoliertechniken ausgebildet werden, wie etwa Flacher-Graben-Isolation (STI), um die Halbleiterschicht-Stapel zu definieren und elektrisch zu isolieren. In manchen Beispielen können die Isolierbereiche 220 und/oder 320 Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, einen Luftspalt oder andere geeignete Materialien umfassen, oder Kombinationen daraus. Die Isolierbereiche 220 und/oder 320 können durch jedes geeignete Verfahren ausgebildet werden. In manchen Beispielen umfasst das Ausbilden eines STI ein Photolithographieverfahren, das Ätzen eines Grabens in dem Substrat 210 und/oder 310 (indem beispielsweise eine Trockenätzung und/oder eine Nassätzung verwendet wird), um eine Gratstruktur 225 und/oder 325 freizulegen, und das Füllen des Grabens (indem beispielsweise ein chemisches Gasphasenabscheidungsverfahren verwendet wird) mit einem oder mehreren Dielektrika, um die Isolierbereiche 220 und/oder 320 auszubilden. In manchen Beispielen kann der gefüllte Graben eine Mehrschichtstruktur aufweisen, wie etwa eine Auskleideschicht aus thermischem Oxid, die mit Siliziumnitrid oder Siliziumoxid gefüllt ist. In manchen Ausführungsformen wird ein chemisch-mechanisches Polier-(CMP)-Verfahren ausgeführt, um überschüssige dielektrische Materialien zu entfernen und die obere Fläche der Isolierbereiche zu planarisieren. In manchen Ausführungsformen kann eine Tiefe (D) der Isolierbereiche 220 und/oder 320 in dem Bereich von 60 bis 120 nm liegen.
  • Immer noch mit Bezug auf 2 umfasst der NMOS-Bereich 200 einen oder mehrere Halbleiterschicht-Stapel 230, die über dem Substrat 210 ausgebildet sind. Der PMOS-Bereich 300 umfasst einen oder mehrere Halbleiterschicht-Stapel 330, die über dem Substrat 310 ausgebildet sind. Das Ausbildungsverfahren der Halbleiterschicht-Stapel 230 und/oder 330 kann Photolithographie- und Ätzverfahren auf der Gratstruktur 225 und/oder 325 umfassen. Das Photolithographieverfahren kann das Ausbilden einer Photoresistschicht (Resist) umfassen, die über dem Substrat liegt, das Belichten des Resist mit einer Struktur, das Ausführen eines Aushärteverfahrens nach dem Belichten und das Entwickeln des Resist, um ein Maskenelement auszubilden, das den Resist umfasst. Die Gratstruktur 225 und/oder 325 kann mittels des Maskenelements durch jedes geeignete Trockenätz- und/oder Nassätzverfahren vertieft werden. Die Halbleiterschicht-Stapel 230 und/oder 330 können nach den Vertiefungsverfahren epitaktisch gezogen werden. In manchen Ausführungsformen kann die Dicke (T) der vertieften Abschnitte des Substrats 210 und/oder 310 in dem Bereich von 50 bis 110 nm liegen. In manchen Beispielen werden die Halbleiterschicht-Stapel 230 und/oder 330 ausgebildet, indem ein Abschnitt der Gratstruktur 225 und/oder 325 strukturiert und geätzt wird. Alternativ können die Halbleiterschicht-Stapel 230 und/oder 330 ausgebildet werden, indem eine Siliziumschicht strukturiert und geätzt wird, die über einer Isolierschicht abgelagert wurde (beispielsweise eine obere Siliziumschicht auf einem Silizium-Isolator-Silizium-Stapel eines SOI-Substrats).
  • Wie in der 2 gezeigt ist, können die Halbleiterschicht-Stapel 230 und/oder 330 mehrere Halbleiterschichten umfassen. Jede der Halbleiterschichten kann eine im Wesentlichen unterschiedliche Dicke aufweisen. Die Halbleiterschicht-Stapel 230 und/oder 330 können Germanium (Ge), Silizium (Si), Galliumarsenid (GaAs), Silizium-Germanium (SiGe), Galliumarsenid-Phosphid (GaAsP) oder andere geeignete Materialien umfassen. Die Halbleiterschicht-Stapel 230 und/oder 330 können durch Epitaxialwachstums-Verfahren abgelagert werden, wie etwa chemische Gasphasenabscheidung (CVD), Gasphasenepitaxie (Vapor Phase Epitaxy, VPE), Ultrahochvakuum-CVD (Ultra High Vacuum CVD, UHV-CVD), Molekularstrahlepitaxie (Molecular Beam Epitaxy, MBE) und/oder andere geeignete Verfahren. Die Oberfläche des NMOS-Bereichs 200 und/oder des PMOS-Bereichs 300 einschließlich der Halbleiterschicht-Stapel 230 und/oder 330 können dann mittels eines CMP-Verfahrens planarisiert werden.
  • Mit Bezug auf den NMOS-Bereich 200 der 2 umfassen die Halbleiterschicht-Stapel 230 eine erste Schicht 232, die über dem Substrat 210 ausgebildet wird, und eine zweite Schicht 234, die über der ersten Schicht 232 ausgebildet wird. In manchen Beispielen kann die erste Schicht 232 Silizium-Germanium (SiGe) umfassen. Die zweite Schicht 234 kann Silizium (Si) umfassen. In manchen Beispielen kann die erste Schicht (SiGe) 232 eine Dicke im Bereich von 5 bis 15 nm aufweisen. Der Anteil von Germanium (Ge) in dem SiGe kann im Bereich von 20–50% liegen.
  • Mit Bezug auf den PMOS-Bereich 300 der 2 umfassen die Halbleiterschicht-Stapel 330 eine oder mehrere erste Schichten 332 und eine oder mehrere zweite Schichten 333, die abwechselnd über einander gestapelt sind. Die ersten Schichten 332 umfassen SiGe und die zweiten Schichten umfassen Si. In manchen Ausführungsformen können die Halbleiterschicht-Stapel 330 eine abwechselnde Struktur, wie etwa SiGe (332)/Si (333)/SiGe (332)/Si (333) von unten nach oben umfassen. Die Dicke der einen oder mehreren ersten Schichten 332 kann sich von einander unterscheiden. In manchen Beispielen kann, wie in 2 gezeigt ist, die Dicke der oberen ersten Schicht 332 eine Dicke im Bereich von 5 bis 15 nm aufweisen. Die Dicke der unteren ersten Schicht 332 kann eine Dicke im Bereich von 15 bis 40 nm aufweisen. In manchen Ausführungsformen kann der Anteil von Ge in den ersten Schichten aus SiGe 332 im Bereich von 20–65% liegen. In manchen Ausführungsformen kann der Anteil von Ge in den ersten Schichten aus SiGe 332 sich in manchen Schichten von anderen unterscheiden. In manchen Beispielen können die Halbleiterschicht-Stapel 330 mehr als zwei Arten von Halbleiterschichten umfassen, die über einander gestapelt sind. In manchen Ausführungsformen kann der Anteil von Ge in den oberen ersten Schichten aus SiGe 332 höher als der in der unteren ersten Schicht aus SiGe 332 sein. In manchen Beispielen kann der Anteil von Ge in den oberen ersten Schichten aus SiGe 332 im Bereich von 45–65% liegen. In manchen Beispielen kann der Anteil von Ge in der unteren ersten Schicht aus SiGe 332 im Bereich von 30–60% liegen.
  • In dem NMOS-Bereich 200 umfasst das Substrat 210 einen Source/Drain-Bereich 250 und einen Gate-Bereich 248. Die Source/Drain-Bereiche 250 sind durch den Gate-Bereich 248 getrennt. In dem PMOS-Bereich 300 umfasst das Substrat 310 einen Source/Drain-Bereich 350 und einen Gate-Bereich 348. Die Source/Drain-Bereiche 350 sind durch den Gate-Bereich 348 getrennt.
  • In manchen Ausführungsformen können der NMOS-Bereich 200 und der PMOS-Bereich 300 des Halbleiter-Vorprodukts 150 in getrennten Verfahren ausgebildet werden. Eine erste harte Maske (nicht gezeigt) kann beispielsweise über der Oberfläche des PMOS-Bereichs 300 ausgebildet werden, um zu verhindern, dass der PMOS-Bereich 300 während der Verarbeitung des NMOS-Bereichs 200 beeinflusst wird. Nachdem die Halbleiterschicht-Stapel 230 in dem NMOS-Bereich 200 ausgebildet wurden, kann eine zweite harte Maske (nicht gezeigt) dann über der Oberfläche des NMOS-Bereichs 200 ausgebildet werden, während der PMOS-Bereich 300 verarbeitet wird. In manchen Ausführungsformen kann der NMOS-Bereich 200 zuerst mit einer harten Maske bedeckt werden und Halbleiterschicht-Stapel 330 in dem PMOS-Bereich 300 können ausgebildet werden, bevor die Halbleiterschicht-Stapel 230 in dem NMOS-Bereich 200 ausgebildet werden. Die harten Masken können Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder jedes andere geeignete Dielektrikum umfassen. Die harten Masken können aus einer einzigen Schicht oder mehreren Schichten bestehen. Die harten Masken können durch CVD, Atomlagenablagerung (ALD) oder jedes andere geeignete Verfahren ausgebildet werden.
  • Mit Bezug auf die 1 und 3A–3B fährt das Verfahren 100 mit Schritt 104 fort, in dem Abschnitte der Isolierbereiche 220 vertieft werden, um vertiefte Gräben 240 auszubilden, um die Halbleiterschicht-Stapel 230 in dem NMOS-Bereich 200 seitlich freizulegen. Man beachte, dass in der folgende Beschreibung das Vorprodukt der Vorrichtung 150 (2) jetzt als eine IC-Vorrichtung 400 bezeichnet wird. In Schritt 104 können Abschnitte der Isolierbereiche 320 vertieft werden, um vertiefte Gräben 340 auszubilden, um die Halbleiterschicht-Stapel 330 in dem PMOS-Bereich 300 seitlich freizulegen.
  • Immer noch mit Bezug auf die 3A–3B kann das Vertiefungsverfahren ein Trockenätzverfahren, ein Nassätzverfahren und/oder Kombinationen daraus umfassen. Das Vertiefungsverfahren kann eine selektive Nassätzung oder eine selektive Trockenätzung umfassen.
  • Mit Bezug auf die 1 und 4A–4B fährt das Verfahren 100 mit Schritt 105 fort, in dem ein Hilfsgate (Dummy-Gate) 242 und eine harte Maske 244 in dem Gate-Bereich 248 ausgebildet werden. Das Hilfsgate 242 und die harte Maske 244 können über den Halbleiterschicht-Stapeln 230 und den Isolierbereichen 220 in dem Gate-Bereich 248 ausgebildet werden. In Schritt 105 können ein Hilfsgate 342 und eine harte Maske 344 in dem Gate-Bereich 348 ausgebildet werden. Das Hilfsgate 342 und die harte Maske 344 können über den Halbleiterschicht-Stapeln 330 und den Isolierbereichen 320 in dem Gate-Bereich 348 ausgebildet werden. Die Hilfsgates 242 und/oder 342 und die harten Masken 244 und/oder 344 können ausgebildet werden, um die Gate-Bereiche 248 und/oder 348 davor zu schützen, in dem folgenden Vertiefungsvorgang der Source/des Drains geätzt zu werden. Die Hilfsgates 242 und/oder 342 können Polysilizium umfassen. Das Hilfsgate 242 und/oder 342 kann durch jede(s) geeignete Verfahren ausgebildet werden. Das Hilfsgate 242 und/oder 342 kann beispielsweise durch ein Verfahren ausgebildet werden, das Ablagerungs-, photolithographische Strukturier- und/oder Ätzverfahren umfasst. Die Ablagerungsverfahren umfassen CVD, PVD, ALD, andere geeignete Verfahren und/oder Kombinationen daraus. Die harten Masken 244 und/oder 344 können Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder irgendwelche anderen geeigneten Dielektrika umfassen. Die harten Masken können aus einer einzigen Schicht oder mehreren Schichten bestehen. Die harten Masken 244 und/oder 344 können durch thermische Oxidation, chemische Oxidation, ALD oder irgendein anderes geeignetes Verfahren ausgebildet werden.
  • Mit Bezug auf die 1 und 4A–4B fährt das Verfahren 100 mit Schritt 106 fort, in dem vertiefte Source/Drain-Gräben 251 in dem NMOS-Bereich 200 ausgebildet werden. In Schritt 106 können vertiefte Source/Drain-Gräben 351 in dem PMOS-Bereich 300 ausgebildet werden.
  • Mit Bezug auf 4B können vertiefte Source/Drain-Gräben 251 ausgebildet werden, indem ein oberer Abschnitt des Source/Drain-Bereichs 250 in dem NMOS 200 mittels des Hilfsgates 242 und der harten Maske 244 geätzt wird. Die vertieften Source/Drain-Gräben 351 können ausgebildet werden, indem ein oberer Abschnitt des Source/Drain-Bereichs 350 in dem PMOS 300 mittels des Hilfsgates 342 und der harten Maske 344 geätzt wird. Die vertieften Source/Drain-Gräben 251 und/oder 351 können ausgebildet werden, indem jede Art von Trockenätzverfahren, Nassätzverfahren und/oder geeignete Kombinationen daraus verwendet wird. Der Gate-Bereich 248 kann zwischen zwei angrenzenden vertieften Source/Drain-Gräben 251 nach dem Ätzverfahren freigelegt werden. Der Gate-Bereich 348 kann zwischen zwei angrenzenden vertieften Source/Drain-Gräben 351 nach dem Ätzverfahren freigelegt werden. In manchen Ausführungsformen kann der obere Abschnitt des Substrats 210 während dem Ätzverfahren geätzt werden, um eine Gratstruktur 212 auszubilden. In manchen Ausführungsformen kann die untere erste Schicht 332 vollständig oder teilweise nach dem Ätzverfahren freigelegt werden, um eine Gratstruktur 332 auszubilden. In manchen Ausführungsformen kann die Dicke der Gratstruktur 212 und/oder 332 im Bereich von 15 bis 40 nm liegen.
  • Immer noch mit Bezug auf 4B können Seitenwandabstandhalter 246 entlang des Gate-Bereichs 248 ausgebildet werden. Die Seitenwandabstandhalter 346 können entlang des Gate-Bereichs 348 ausgebildet werden. Die Seitenwandabstandhalter 246 und/oder 346 können ein Dielektrikum umfassen, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxinitrid oder Kombinationen daraus. Die Seitenwandabstandhalter 246 und/oder 346 können auch mehrere Schichten umfassen. Übliche Ausbildungsverfahren für die Seitenwandabstandhalter umfassen das Ablagern eines Dielektrikums über dem Gate-Bereich 248 und/oder 348. Das Dielektrikum kann dann anisotrop zurückgeätzt werden. Das Zurückätzverfahren kann ein Mehrschritt-Ätzen umfassen, um Ätzselektivität, -flexibilität und angestrebte Steuerung von Überätzen zu erreichen.
  • Mit Bezug auf die 1 und 5A–5B fährt das Verfahren 100 mit Schritt 108 fort, in dem Source/Drain-Merkmale 252 und/oder 352 in den vertieften Source/Drain-Gräben 251 und/oder 351 ausgebildet werden. In manchen Beispielen können die Source/Drain-Merkmale 252 und/oder 352 ausgebildet werden, indem eine Schicht aus Halbleitermaterial in den vertieften Source/Drain-Gräben 251 und/oder 351 epitaktisch gezogen wird. Die Ausbildungsverfahren und Materialien, die verwendet werden, um die Schicht aus Halbleitermaterial auszubilden, können im Wesentlichen den Ausbildungsverfahren und Materialien ähneln, die verwendet werden, um die Halbleiterschicht-Stapel 230 und/oder 330 auszubilden, wie in 2 beschrieben ist. In manchen Beispielen können die Source/Drain-Merkmale 252 und/oder 352 durch ein oder mehrere Epitaxieverfahren ausgebildet werden. Die Source/Drain-Merkmale 252 und/oder 352 können vor Ort während des Epitaxieverfahrens dotiert werden. Die epitaktisch gezogenen SiGe-Source/Drain-Merkmale können beispielsweise mit Bor dotiert werden; und die epitaktisch gezogenen Si-Source/Drain-Merkmale können mit Kohlenstoff dotiert werden, um Silizium:Kohlenstoff-(Si:C)-Source/Drain-Merkmale auszubilden, mit Phosphor dotiert werden, um Silizium:Phosphor-(Si:P)-Source/Drain-Merkmale auszubilden, oder sowohl mit Silizium als auch mit Phosphor dotiert werden, um Silizium-Kohlenstoff-Phosphor-(SiCP)-Source/Drain-Merkmale auszubilden. In manchen Ausführungsformen kann ein Implantationsverfahren (d. h. ein Übergangs-Implantationsverfahren) ausgeführt werden, um die Source/Drain-Merkmale zu dotieren. Ein oder mehrere Temperverfahren („annealing processes”) können ausgeführt werden, um die epitaktischen Source/Drain-Merkmale zu aktivieren. Die Temperverfahren können beschleunigte thermische Temper-(Rapid Thermal Annealing, RTA) und/oder Laser-Temperverfahren umfassen. In manchen Ausführungsformen ist ein Source/Drain-Merkmal ein Source-Bereich und das andere Source/Drain-Merkmal ist ein Drain-Bereich. Die Source/Drain-Merkmale 252 und/oder 352 sind durch die Gate-Bereiche 248 und/oder 348 getrennt.
  • Mit Bezug auf die 1 und 6A–6B fährt das Verfahren 100 mit Schritt 110 fort, in dem eine dielektrische Zwischenschicht (ILD) 254 über den Source/Drain-Merkmalen 252 in dem NMOS-Bereich 200 ausgebildet wird und eine ILD-Schicht 352 über den Source/Drain-Merkmalen 352 in dem PMOS-Bereich 300 ausgebildet wird. Die ILD-Schichten 254 und/oder 354 können Siliziumoxid, Oxinitrid oder andere geeignete Materialien umfassen. Die ILD-Schichten 254 und/oder 354 können eine einzelne Schicht oder mehrere Schichten umfassen. Die ILD-Schichten 254 und/oder 354 können durch geeignete Techniken ausgebildet werden, wie etwa CVD, ALD und Aufschleudern (z. B. ein aufgeschleudertes Dielektrikum, wie etwa aufgeschleudertes Glas (Spin-On Glass, SOG)). Nachdem die ILD-Schichten 254 und/oder 354 über dem NMOS-Bereich 200 und/oder dem PMOS-Bereich 300 ausgebildet wurden, können CMP-Verfahren ausgeführt werden, um überschüssige ILD-Schichten 254 und/oder 354 zu entfernen und die obere Fläche der ILD-Schichten 254 und/oder 354 zu planarisieren. In manchen Ausführungsformen können die harte Maske 244 des NMOS-Bereichs 200 und/oder die harte Maske 344 des PMOS-Bereichs 300 auch während des CMP-Verfahrens entfernt werden, wie in den 6A–6B gezeigt ist.
  • Mit Bezug auf die 1 und 6A–6B fährt das Verfahren 100 mit Schritt 112 fort, in dem eine strukturierte harte Maske 256 ausgebildet wird, um den NMOS-Bereich 200 zu bedecken. In Schritt 112 wird der Gate-Stapel 349 des PMOS-Bereichs 300 auch freigelegt. Nachdem in Schritt 110 überschüssige ILD-Schichten 254 und/oder 354 entfernt wurden und die Oberfläche des NMOS-Bereichs 200 und/oder des PMOS-Bereichs 300 planarisiert wurde, kann die Oberfläche des NMOS-Bereichs 200 mit einer strukturierten harten Maske 256 bedeckt werden, um zu verhindern, dass der NMOS-Bereich 200 während der folgenden Verarbeitung des PMOS-Bereichs 300 beeinflusst wird. Die harte Maske 256 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder jedes andere geeignete Dielektrikum umfassen. Die harte Maske 256 kann eine einzelne Schicht oder mehrere Schichten umfassen. Die harte Maske 256 kann durch CVD, ALD oder jedes andere geeignete Verfahren ausgebildet werden.
  • Immer noch mit Bezug auf die 6A–6B kann in Schritt 112 der Gate-Stapel 349 in dem Gate-Bereich 348 des PMOS-Bereichs 300 freigelegt werden, indem das Hilfsgate 342 entfernt wird. Der Gate-Stapel 349 umfasst eine oder mehrere erste Schichten 332 und eine oder mehrere zweite Schichten 333, die abwechselnd über einander gestapelt sind. Das Hilfsgate 342 kann mittels jedes geeigneten Verfahrens entfernt werden, wie etwa Ätzverfahren. Die Ätzverfahren können eine selektive Nassätzung oder eine selektive Trockenätzung umfassen, so dass das Hilfsgate 342 eine angemessene Ätzselektivität mit Bezug auf den Gate-Stapel 349 und die Seitenwandabstandhalter 346 aufweist. Alternativ kann das Hilfsgate 342 durch eine Abfolge von Verfahren vertieft werden, die photolithographisches Strukturieren und Zurückätzen umfassen.
  • Mit Bezug auf die 1 und 7A–7B fährt das Verfahren 100 mit Schritt 114 fort, indem Abschnitte des Gate-Stapels 349 in dem Gate-Bereich 348 in dem PMOS-Bereich 300 oxidiert werden, um eine äußere Oxidschicht 336 und einen inneren Nanodraht 338 auszubilden. Auf die zweiten Schichten 333 und die obere erste Schicht 332 des Gate-Stapels 349 wird ein thermisches Oxidationsverfahren in einer Kombination aus Dampfatmosphäre und Sauerstoffatmosphäre ausgeführt. Das thermische Oxidationsverfahren kann in einer Kombination aus Dampfatmosphäre und Sauerstoffatmosphäre mit einem Druck von einer Atmosphäre werden und wird bei einer Temperatur im Bereich von 400°C bis 600°C ausgeführt. Das thermische Oxidationsverfahren kann für 30–180 Minuten ausgeführt werden. Während des thermischen Oxidationsverfahrens werden die zweiten Schichten 333 und eine Element der oberen ersten Schicht 332 oxidiert, um eine äußere Oxidschicht 336 auszubilden. Die äußere Halbleiter-Oxidschicht 336 umfasst Siliziumoxid (SiOx), wobei x der Sauerstoffanteil in atomaren Prozent ist. Ein anderes Element der oberen ersten Schicht 332 diffundiert in das Zentrum des oberen Abschnitts des Gate-Stapels 349, um einen Halbleiter-Kernabschnitt 338 während des Oxidationsverfahrens auszubilden. Der Halbleiter-Kernabschnitt 338 kann durchgängig entlang der Linie B-B ausgebildet werden und kann mit den Source/Drain-Merkmalen 352 auf beiden Seiten des Gate-Stapels 349 verbundenen sein. Man beachte, dass in der folgenden Beschreibung den Halbleiter-Kernabschnitt 338 jetzt als inneren Halbleiter-Nanodraht 338 bezeichnet wird. In manchen Ausführungsformen kann der innere Halbleiter-Nanodraht 338 ein Ge-Nanodraht 338 sein. Die äußere Halbleiter-Oxidschicht 336 kann ausgebildet werden, um den inneren Halbleiter-Nanodraht 338 zu umschließen.
  • Mit Bezug auf die 7A–7B kann in manchen Beispielen der Durchmesser des inneren Halbleiter-Nanodrahts 338 im Bereich von 2 bis 15 nm liegen. Die Größe und Form der äußeren Oxidschicht 336 und/oder des inneren Halbleiter-Nanodrahts 338 kann sich durch unterschiedliche Verfahrensbedingungen unterscheiden, wie etwa die thermische Oxidationstemperatur und -zeit.
  • Mit Bezug auf die 1 und 8A–8B fährt das Verfahren 100 mit Schritt 116 fort, in dem die äußere Oxidschicht 336 entfernt wird, um den inneren Nanodraht 338 in dem PMOS-Bereich 300 freizulegen. Das Entfernungsverfahren kann eine Trockenätzung, eine Nassätzung oder eine Kombination daraus umfassen. Es wird beispielsweise eine selektive Nassätzung oder eine selektive Trockenätzung der äußeren Halbleiter-Oxidschicht 336 mit einer angemessenen Ätzselektivität mit Bezug auf den Halbleiter-Nanodraht 338 ausgeführt. Nachdem die äußere Oxidschicht 336 entfernt wurde, wird der Gate-Bereich 348 des PMOS-Bereichs 300 konfiguriert, um den inneren Nanodraht 338 und die Gratstruktur 332 zu umfassen. In manchen Ausführungsformen kann die Gratstruktur 332 die Gesamtheit oder ein oberer Abschnitt der ersten Halbleiterschicht 332 sein.
  • Mit Bezug auf die 1 und 9A–9B fährt das Verfahren 100 mit Schritt 118 fort, in dem eine Grenzfläche (IL) 362/eine high-k-(HK)-dielektrische Schicht 364/ein Metallgate (MG) 366 in dem PMOS-Bereich 300 ausgebildet werden. In manchen Ausführungsformen kann die IL 362 ausgebildet werden, um den inneren Nanodraht 338 zu umschließen und die Gratstruktur 332 und die Seitenwandabstandhalter 346 zu bedecken. Die IL 362 kann durch ein geeignetes Verfahren abgelagert werden, wie etwa ALD, chemische Gasphasenabscheidung (CVD) und Ozon-Oxidation. Die IL 362 kann Oxid, HfSiO und Oxinitrid umfassen. In manchen Ausführungsformen kann die Grenzfläche zwischen dem Isolierbereich 320 und der IL 362 nach der thermischen Behandlung nicht mehr erkennbar sein. Eine HK-dielektrische Schicht 364 wird über und um die IL 362 herum durch jede geeignete Techniken abgelagert, wie etwa ALD, CVD, metallorganische CVD (MOCVD), physikalische Gasphasenabscheidung (PVD), thermische Oxidation, Kombinationen daraus oder andere geeignete Techniken. Die HK-dielektrische Schicht 364 kann LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba, Sr)TiO3 (BST), Al2O3, Si3N4, Oxinitride (SiON) oder andere geeignete Materialien umfassen. In manchen Ausführungsformen kann die Grenzfläche zwischen der IL 362 und der HK-dielektrischen Schicht 364 nach der thermischen Behandlung nicht mehr erkennbar sein.
  • Eine MG-Schicht 366 kann eine einzelne Schicht oder mehrere Schichten umfassen, wie etwa eine Metallschicht, eine Auskleideschicht, eine Benetzungsschicht und eine Haftschicht. Die MG-Schicht 366 kann Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W oder jedes geeignete Material umfassen. Die MG-Schicht 366 kann durch ALD, PVD, CVD oder ein anderes geeignetes Verfahren ausgebildet werden. Ein CMP-Verfahren kann ausgeführt werden, um überschüssiges MG-Schicht-Material 366 zu entfernen. Das CMP-Verfahren stellt eine im Wesentlichen planare obere Fläche für den Gate-Bereich 348 sowie die ILD-Schichten 354 in dem PMOS-Bereich 300 bereit. Nachdem die IL 362/die HK-Schicht 364/das MG 366 abgelagert wurden, kann der Gate-Bereich 348 die Gratstruktur 332, den Halbleiter-Nanodraht 338 und die IL 362/die HK-Schicht 364/das MG 366 umfassen, wie in 9B gezeigt ist.
  • Mit Bezug auf die 9A–9B kann in manchen Ausführungsformen in Schritt 118 die harte Maske 256 über dem NMOS-Bereich 200 während der Planarisierung der Oberfläche des PMOS-Bereichs 300 mittels des CMP-Verfahrens entfernt werden. Die harte Maske 256 kann mittels eines CMP-Verfahrens entfernt werden.
  • Mit Bezug auf die 1 und 10A–10B fährt das Verfahren 100 mit Schritt 120 fort, in dem eine harte Maske 368 über dem PMOS-Bereich 300 ausgebildet wird, um zu verhindern, dass der PMOS-Bereich 300 während der nachfolgenden Verarbeitung des NMOS-Bereichs 200 beeinflusst wird. Die harte Maske 368 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder jedes andere geeignete Dielektrikum umfassen. Die harte Maske 368 kann eine einzelne Schicht oder mehrere Schichten umfassen. Die harte Maske 368 kann durch thermische Oxidation, chemische Oxidation, ALD oder jedes andere geeignete Verfahren ausgebildet werden.
  • Immer noch mit Bezug auf die 10A–10B kann in manchen Ausführungsformen in Schritt 120 das Hilfsgate 242 entfernt werden, um den Gate-Stapel 249 in dem Gate-Bereich 248 des NMOS-Bereichs 200 freizulegen. Das Hilfsgate 242 kann mittels jedes geeigneten Verfahrens entfernt werden, wie etwa Ätzverfahren. Der Gate-Stapel 249 kann die erste Schicht 232 und die zweite Schicht 234 umfassen. Die Ätzverfahren können eine selektive Nassätzung oder eine selektive Trockenätzung umfassen, so dass das Hilfsgate 242 eine angemessene Ätzselektivität mit Bezug auf den Gate-Stapel 249 und die Seitenwandabstandhalter 246 aufweist. Alternativ kann das Hilfsgate 242 durch eine Abfolge von Verfahren vertieft werden, die photolithographisches Strukturieren und Zurückätzen umfasst.
  • Mit Bezug auf die 1 und 11A–11B fährt das Verfahren 100 mit Schritt 122 fort, in dem die erste Schicht 232 des NMOS-Bereichs 200 selektiv entfernt wird. In manchen Ausführungsformen kann die erste Schicht 232 SiGe umfassen und das SiGe kann mittels jedes geeigneten Ätzverfahrens entfernt werden, wie etwa eines Trockenätzverfahrens, eines Nassätzverfahrens und/oder einer Kombination daraus. Das Entfernungsverfahren der ersten Schicht 232 kann auch eine selektive Nassätzung oder eine selektive Trockenätzung umfassen, so dass es eine angemessene Ätzselektivität mit Bezug auf die zweite Schicht 234 bereitstellt. In manchen Beispielen kann die selektive Nassätzung oder die selektive Trockenätzung selektiv die gesamte erste Schicht 232 entfernen und die Gesamtheit oder Abschnitte der zweiten Schicht 234 übriglassen. Die Trocken- und Nassätzverfahren können Ätzparameter aufweisen, die abgestimmt werden können, wie etwa die verwendeten Ätzmittel, Ätztemperatur, Konzentration der Ätzlösung, Ätzdruck, Stromstärke, HF-Vorspannung, HF-Vorspannungsstrom, Ätzmittel-Flussrate und andere geeignete Parameter. Die Trockenätzverfahren können ein vorgespanntes Plasma-Ätzverfahren umfassen, das eine chlorbasierte chemische Zusammensetzung verwendet. Andere Trockenätzgase können Tetrafluormethan (CF4), Stickstoff-Trifluorid (NF3), Schwefel-Hexafluorid (SF6), Helium (He) und Chlor-Trifluorid (ClF3) umfassen. Die Trockenätzung kann auch anisotrop mittels Verfahren ausgeführt werden, wie etwa relatives Ionenätzen mit hohem Aspektverhältnis (Deep Reactive-Ion Etching, DRIE). Chemisches Dampfätzen kann als ein selektives Ätzverfahren verwendet werden und das Ätzgas kann Chlorwasserstoff (HCl), Tetrafluormethan (CF4) und eine Gasmischung mit Wasserstoff (H2) umfassen. Chemisches Dampfätzen kann durch chemische Gasphasenabscheidung (CVD) mit einem geeigneten Druck und einer geeigneten Temperatur ausgeführt werden.
  • Mit Bezug auf die 1 und 12A–12B fährt das Verfahren 100 mit Schritt 124 fort, in dem Abschnitte des Gate-Bereichs 248 in dem NMOS-Bereich 200 oxidiert werden, um eine äußere Oxidschicht 236 und einen inneren Nanodraht 238 auszubilden. In manchen Ausführungsformen kann der äußere Abschnitt der zweiten Schicht 234 des Halbleiterschicht-Stapels 230 oxidiert werden, um die äußere Oxidschicht 236 auszubilden. In manchen Beispielen wird das thermische Oxidationsverfahren in einer Sauerstoffatmosphäre ausgeführt. In manchen Beispielen kann das thermische Oxidationsverfahren in einer Kombination aus Dampfatmosphäre und Sauerstoffatmosphäre ausgeführt werden. Das thermische Oxidationsverfahren kann in einer Kombination aus Dampfatmosphäre und Sauerstoffatmosphäre mit einem Druck von einer Atmosphäre und einer Temperatur im Bereich von 400°C bis 600°C ausgeführt werden. Das thermische Oxidationsverfahren kann für 30–180 Minuten ausgeführt werden. Während des thermischen Oxidationsverfahrens kann ein äußerer Abschnitt der zweiten Schicht 234 oxidiert werden, um eine äußere Oxidschicht 236 auszubilden. In manchen Ausführungsformen kann die äußere Halbleiter-Oxidschicht 236 Siliziumoxid (SiOx) umfassen, wobei x der Sauerstoffanteil in atomaren Prozent ist. In manchen Ausführungsformen kann ein innerer Abschnitt der zweiten Schicht 234 in das Zentrum des oberen Abschnitts des Gate-Bereichs 248 diffundieren, um einen Halbleiter-Kern 238 während des Oxidationsverfahrens auszubilden. Der Halbleiter-Kernabschnitt 238 kann entlang der Linie B-B fortlaufend sein und mit den Source/Drain-Merkmalen 252 auf beiden Seiten des Gate-Bereichs 248 verbunden sein. Man beachte, dass in der folgenden Beschreibung der Halbleiter-Kernabschnitt 238 als ein innerer Halbleiter-Nanodraht 238 bezeichnet wird. In manchen Ausführungsformen kann der innere Halbleiter-Nanodraht 238 ein Si-Nanodraht 238 sein. Die äußere Oxidschicht 236 kann ausgebildet sein, um den inneren Halbleiter-Nanodraht 238 zu umschließen.
  • Mit Bezug auf die 12A–12B kann in manchen Beispielen der Durchmesser des Halbleiter-Nanodrahts 238 im Bereich von 2–13 nm liegen. Die Größe und Form der äußeren Halbleiter-Oxidschicht 236 und/oder des inneren Halbleiter-Nanodrahts 238 kann sich durch unterschiedliche Verfahrensbedingungen unterscheiden, wie etwa die thermische Oxidationstemperatur und -zeit.
  • Mit Bezug auf die 1 und 13A–13B fährt das Verfahren 100 mit Schritt 126 fort, in dem die äußere Oxidschicht 236 entfernt wird, um den inneren Nanodraht 238 in dem NMOS-Bereich 200 freizulegen. Das Entfernungsverfahren kann eine Trockenätzung, eine Nassätzung oder eine Kombination daraus umfassen. Eine selektive Nassätzung oder eine selektive Trockenätzung der äußeren Oxidschicht 236 wird beispielsweise mit einer angemessenen Ätzselektivität mit Bezug auf den inneren Nanodraht 238 ausgeführt. Der Gate-Bereich 248 des NMOS 200 ist konfiguriert, um den inneren Nanodraht 238 und die Gratstruktur 212 zu umfassen. In manchen Ausführungsformen ist die Gratstruktur 212 der obere Abschnitt des Substrats 210.
  • Mit Bezug auf die 1 und 14A–14B fährt das Verfahren 100 mit Schritt 128 fort, in dem eine Grenzfläche (IL) 262/eine High-k-(HK)-Schicht 264/ein Metallgate (MG) 266 in dem NMOS-Bereich 200 ausgebildet werden. Eine oder mehrere ILs 262 können ausgebildet werden, um den inneren Nanodraht 238 zu umschließen und die Gratstruktur 212 und die Seitenwandabstandhalter 246 zu bedecken. Eine oder mehrere HK-Schichten 264 können über der IL 262 abgelagert werden und diese umschließen. Das Ausbildungsverfahren und die Materialien, die verwendet werden, um die IL 262, die HK-dielektrische Schicht 264 und die MG-Schicht 266 auszubilden, können im Wesentlichen den Ausbildungsverfahren und den Materialien ähneln, die verwendet werden, um die IL 362, die HK-dielektrische Schicht 364 und die MG-Schicht 366 auszubilden, wie in den 9A–9B beschrieben ist. In manchen Ausführungsformen muss die Grenzfläche zwischen der IL 262 und dem Isolierbereich 220 nach der thermischen Behandlung nicht mehr erkennbar sein. Die Grenzfläche zwischen der IL 262 und der HK-dielektrischen Schicht 264 muss nach der thermischen Behandlung nicht mehr erkennbar sein. Nachdem die IL 262/ die HK-Schicht 264/das MG 266 abgelagert wurden, kann der Gate-Bereich 248 die Gratstruktur 212, den inneren Halbleiter-Nanodraht 238 und die IL 262/die HK-Schicht 264/das MG 266 umfassen.
  • Immer noch mit Bezug auf die 1 und 14A–14B kann in Schritt 128 die harte Maske 368, die den PMOS-Bereich 300 bedeckt, entfernt werden. In manchen Ausführungsformen kann die harte Maske 368 während der Planarisierung der Oberfläche des NMOS-Bereichs 200 mittels eines CMP-Verfahrens entfernt werden.
  • Obwohl gemäß den Ansichten der 3–14 der Nanodraht und die Gratstruktur in dem PMOS-Bereich 300 vor dem Ausbilden des Nanodrahts und der Gratstruktur in dem NMOS-Bereich 200 ausgebildet werden, können der Nanodraht und die Gratstruktur des NMOS-Bereichs 200 vor dem Ausbilden des Nanodrahts und der Gratstruktur des PMOS-Bereichs 300 ausgebildet werden. In manchen Ausführungsformen kann eine harte Maske zuerst ausgebildet werden, um den PMOS-Bereich 300 während des Ausbildens des Nanodrahts und der Gratstruktur des NMOS-Bereichs 200 zu bedecken. In manchen Ausführungsformen können der Nanodraht und die Gratstruktur nur in dem NMOS-Bereich 200 ausgebildet werden. In manchen Ausführungsformen können der Nanodraht und die Gratstruktur nur in dem PMOS-Bereich 300 ausgebildet werden. Ein Fachmann wird verstehen, dass der NMOS-Bereich 200 und der PMOS-Bereich 300 mittels jedes geeigneten Verfahrens in jeder angemessenen Reihenfolge und in jeder angemessenen Topologie ausgebildet werden können.
  • Obwohl nur ein Nanodraht in dem NMOS-Bereich 200 gezeigt ist und nur ein Nanodraht in dem PMOS-Bereich 300 gezeigt ist, kann der NMOS-Bereich 200 und/oder der PMOS-Bereich 300 mehr als einen Nanodraht umfassen. In manchen Ausführungsformen kann der NMOS-Bereich 200 und/oder der PMOS-Bereich 300 mehr als eine Gratstruktur umfassen. Ein Fachmann wird verstehen, dass jede Anzahl von Nanodrähten und/oder jede Anzahl von Gratstrukturen in dem NMOS-Bereich 200 und/oder dem PMOS-Bereich 300 in jeder geeigneten Anordnung umfasst sein können.
  • In manchen Ausführungsformen kann die MG-Schicht 266 des NMOS-Bereichs 200 auch eine erste Deckschicht umfassen, die die IL 262/HK-Schicht 264-Struktur umschließt. Ein erstes Sperr-MG und ein n-Austrittsarbeits-(N-Type Work Function, NWF)-MG können weiter ausgebildet werden, um die erste Deckschicht zu umschließen. Die MG-Schicht 366 des PMOS-Bereichs 300 kann auch eine zweite Deckschicht umfassen, die die IL 362/HK-Schicht 364-Struktur umschließt. Ein zweites Sperr-MG und ein p-Austrittsarbeits-(P-Type Work Function, PWF)-MG können weiter ausgebildet werden, um die zweite Deckschicht zu umschließen. Die erste und/oder zweite Deckschicht können TiN umfassen. Das erste und/oder zweite Sperr-MG können TaN umfassen. Das NWF-MG des NMOS-Bereichs 200 kann mittels abweichender Metallschichten von der PWF-MG-Schicht des PMOS-Bereichs 300 ausgebildet werden. In manchen Beispielen kann das NWF-MG TiAlC, TaAl und/oder TiAl umfassen. Das PWF-MG kann TiN umfassen.
  • Obwohl die Source/Drain-Merkmale 252 und/oder 352 und die vertieften Source/Drain-Gräben 251 und/oder 351 allein stehend dargestellt sind und durch Isolierbereiche 220 und/oder 320 getrennt sind, können die vertieften Source/Drain-Gräben 251 und/oder 351 als gemeinsame vertiefte Source/Drain-Gräben ausgebildet werden und die Source/Drain-Merkmale 252 und/oder 352 können mittels jedes geeigneten Verfahrens in jeder angemessenen Form ausgebildet werden, wie etwa kronenförmige Source/Drain-Merkmale.
  • Der NMOS-Bereich 200 und/oder der PMOS-Bereich 300 der IC-Vorrichtung 400 kann weiterer Verarbeitung mit CMOS- oder MOS-Techniken unterzogen werden, um verschiedene Merkmale und Bereiche auszubilden, die in der Branche bekannt sind. Nachfolgende Verarbeitung kann beispielsweise verschiedene Kontakte/Vias/Leitungen und Mehrschicht-Verbindungsmerkmale (z. B. Metallschichten und dielektrische Zwischenschichten) auf dem Substrat 210 und/oder 310 ausbilden, die konfiguriert sind, um die verschiedenen Merkmale oder Strukturen der IC-Vorrichtung 400 zu verbinden. Eine Mehrschicht-Verbindung umfasst beispielsweise vertikale Verbindungen, wie etwa herkömmliche Vias oder Kontakte, und horizontale Verbindungen, wie etwa Metallleitungen. Die verschiedenen Verbindungsmerkmale können verschiedene leitende Materialien implementieren, einschließlich Kupfer, Wolfram und/oder Silizid. In einem Beispiel wird ein Damaszier- und/oder duales Damaszierverfahren verwendet, um eine Mehrschicht-Verbindungsstruktur auszubilden, die Kupfer verwendet.

Claims (12)

  1. Verfahren zur Herstellung einer integrierten Schaltungsvorrichtung, wobei das Verfahren Folgendes umfasst: Bereitstellen (102) eines Vorprodukts, wobei das Vorprodukt Folgendes umfasst: ein Substrat (210, 310), das einen ersten MOS-Bereich (300) und einen zweiten MOS-Bereich aufweist (200); erste Gate- und Source/Drain-Bereiche, die in dem ersten MOS-Bereich (300) ausgebildet sind, wobei der erste Gate-Bereich einen ersten Halbleiterschicht-Stapel (330) umfasst; und zweite Gate- und Source/Drain-Bereiche, die in dem zweiten MOS-Bereich (200) ausgebildet sind, wobei der zweite Gate-Bereich einen zweiten Halbleiterschicht-Stapel (230) umfasst; seitliches Freilegen des ersten Halbleiterschicht-Stapels (330) in dem ersten Gate-Bereich und Ausbilden einer ersten Gratstruktur (332) in dem ersten Gate-Bereich; Oxidieren des ersten Halbleiterschicht-Stapels (330), um eine erste äußere Oxidschicht (336) und einen ersten inneren Nanodraht (338) auszubilden, wobei der erste innere Nanodraht (338) sich von dem ersten Source-Bereich zu dem ersten Drain-Bereich erstreckt; Entfernen der ersten äußeren Oxidschicht (336), um den ersten inneren Nanodraht über der ersten Gratstruktur (332) in dem ersten Gate-Bereich freizulegen und die erste Gratstruktur (332) unter dem ersten Nanodraht in dem ersten Gate-Bereich freizulegen; Ausbilden eines ersten High-k-/Metallgate-Stapels (366), der den ersten inneren Nanodraht (338) umschließt; seitliches Freilegen des zweiten Halbleiterschicht-Stapels (230) in dem zweiten Gate-Bereich und Ausbilden einer zweiten Gratstruktur (232) in dem zweiten Gate-Bereich; Oxidieren des zweiten Halbleiterschicht-Stapels (230), um eine zweite äußere Oxidschicht (236) und einen zweiten inneren Nanodraht (238) auszubilden, wobei der zweite innere Nanodraht (238) sich von dem zweiten Source-Bereich zu dem zweiten Drain-Bereich erstreckt; Entfernen der zweiten äußeren Oxidschicht (236), um den zweiten inneren Nanodraht (238) über der zweiten Gratstruktur (232) in dem zweiten Gate-Bereich freizulegen und die zweite Gratstruktur (212) unter dem zweiten Nanodraht (238) in dem zweiten Gate-Bereich freizulegen; Ausbilden eines zweiten High-k-/Metallgate-Stapels (266), der den zweiten inneren Nanodraht (238) umschließt; wobei der erste Halbeleiterschicht-Stapel (330) abwechselnde Schichten aus SiGe (332) und Si (333) aufweist und während des Oxidierens die Si-Schicht (333) und das Si der SiGe-Schicht (332) oxidieren, um die erste äußere Oxidschicht (336) zu bilden, und das Ge der SiGe-Schicht (332) in das Zentrum der Oxidschicht (336) diffundiert, um den ersten inneren Nanodraht (338) auszubilden, wobei das Oxidieren in einer Kombination aus Dampfatmosphäre und Sauerstoffatmosphäre und einer Temperatur im Bereich von 400°C bis 600°C ausgeführt wird.
  2. Verfahren nach Anspruch 1, wobei nach dem Entfernen der ersten äußeren Oxidschicht (336) und vor dem Ausbilden des ersten High-k-/Metallgate-Stapels (366) eine Zwischenschicht (362) auf den ersten inneren Nanodraht aufgebracht wird.
  3. Verfahren nach einem der vorangehenden Ansprüche, wobei der erste MOS-Bereich ein PMOS-Bereich ist und wobei der erste Halbleiterschicht-Stapel eine oder mehrere erste Schichten und eine oder mehrere zweite Schichten umfasst, die abwechselnd über dem Substrat in dem ersten MOS-Bereich angeordnet werden.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei der zweite MOS-Bereich (200) ein NMOS-Bereich (200) ist und wobei der zweite Halbleiterschicht-Stapel (230) eine dritte Schicht umfasst, die über dem Substrat (210) in dem zweiten MOS-Bereich (200) angeordnet ist, und eine vierte Schicht, die über der dritten Schicht angeordnet ist.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei die Höhe des ersten Gates in dem ersten MOS-Bereich (300) kleiner als die Höhe des zweiten Gates in dem zweiten MOS-Bereich (200) ist.
  6. Verfahren nach Anspruch 4, das weiter Folgendes umfasst: Entfernen der dritten Schicht, bevor die vierte Schicht in dem zweiten Halbleiterschicht-Stapel (230) oxidiert wird.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei der erste MOS-Bereich (300) ein PMOS-Bereich ist (300) und der zweite MOS-Bereich (200) ein NMOS-Bereich (200) ist.
  8. Verfahren nach Anspruch 6, das weiter Folgendes umfasst: Ausbilden eines ersten Anti-Durchgreif-Bereichs (311), indem ein oberer Abschnitt des Substrats in dem PMOS-Bereich (300) mit n-Dotierungsmitteln dotiert wird; und/oder Ausbilden eines zweiten Anti-Durchgreif-Bereichs (211), indem ein oberer Abschnitt des Substrats in dem NMOS-Bereich (200) mit p-Dotierungsmitteln dotiert wird.
  9. Verfahren nach einem der vorangehenden Ansprüche, wobei der zweite innere Nanodraht Silizium (Si) umfasst.
  10. Verfahren zur Herstellung einer integrierten Schaltungsvorrichtung, wobei das Verfahren Folgendes umfasst: Bereitstellen (102) eines Vorprodukts, wobei das Vorprodukt Folgendes umfasst: ein Substrat (210, 310), das einen MOS-Bereich (300; 200); Gate- und Source/Drain-Bereiche, die in dem MOS-Bereich (300; 200) ausgebildet sind, wobei der Gate-Bereich einen Halbleiterschicht-Stapel (330; 230) umfasst; und seitliches Freilegen des Halbleiterschicht-Stapels (330; 230) in dem Gate-Bereich und Ausbilden einer Gratstruktur (332; 232) in dem Gate-Bereich; Oxidieren des Halbleiterschicht-Stapels (330; 230), um eine äußere Oxidschicht (336; 236) und einen inneren Nanodraht (338; 238) auszubilden, wobei der innere Nanodraht (338) sich von dem Source-Bereich zu dem Drain-Bereich erstreckt; Entfernen der äußeren Oxidschicht (336; 236), um den inneren Nanodraht über der Gratstruktur (332; 232) in dem Gate-Bereich freizulegen und die Gratstruktur (332; 232) unter dem Nanodraht in dem Gate-Bereich freizulegen; Ausbilden eines High-k-/Metallgate-Stapels (366; 266), der den inneren Nanodraht (338); 238 umschließt; wobei der erste Halbeleiterschicht-Stapel (330) abwechselnde Schichten aus SiGe (332) und Si (333) aufweist und während des Oxidierens die Si-Schicht (333) und das Si der SiGe-Schicht (332) oxidieren, um die erste äußere Oxidschicht (336) zu bilden, und das Ge der SiGe-Schicht (332) in das Zentrum der Oxidschicht (336) diffundiert, um den ersten inneren Nanodraht (338) auszubilden, wobei das Oxidieren in einer Kombination aus Dampfatmosphäre und Sauerstoffatmosphäre und einer Temperatur im Bereich von 400°C bis 600°C ausgeführt wird.
  11. Verfahren nach Anspruch 10, wobei der MOS-Bereich ein PMOS-Bereich ist.
  12. Verfahren nach Anspruch 10 oder 11, wobei nach dem Entfernen der ersten äußeren Oxidschicht (336) und vor dem Ausbilden des ersten High-k-/Metallgate-Stapels (366) eine Zwischenschicht (362) auf den ersten inneren Nanodraht aufgebracht wird.
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