TWI825991B - 水平環繞式閘極與鰭式場效電晶體元件的隔離 - Google Patents

水平環繞式閘極與鰭式場效電晶體元件的隔離 Download PDF

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Abstract

本文中所述的實施例總體涉及用於水平環繞式閘極（hGAA）隔離和鰭式場效電晶體（FinFET）隔離的方法和裝置。可在基材上形成包括按交替式堆疊形成來佈置的不同材料的超晶格結構。在一個實施例中，可氧化超晶格結構的層中的至少一層以形成鄰接基材的埋入式氧化物層。

Description

水平環繞式閘極與鰭式場效電晶體元件的隔離
本公開的實施例總體涉及半導體元件。更具體而言，本文中所述的實施例涉及水平環繞式閘極元件結構以及鰭式（fin）場效元件結構。進一步的實施例涉及用於形成水平環繞式閘極元件結構以及鰭式場效電晶體元件結構的方法。
隨著電晶體元件的特徵尺寸繼續收縮以實現更大的電路密度和更高的性能，對於改善電晶體元件結構以改善靜電耦接並減小不利效應（諸如，寄生電容和關斷狀態洩漏）具有需求。電晶體元件結構的示例包括平面結構、鰭式場效電晶體（FinFET）結構以及水平環繞式閘極（horizontal gate-all-around, hGAA）結構。hGAA元件結構包括若干晶格匹配的溝道，該晶格匹配的溝道以堆疊配置懸置並由源極/汲極區連接。
然而，與hGAA結構相關聯的挑戰包括在堆疊的晶格匹配溝道的底部處寄生元件的存在。FinFET結構（此FinFET結構可能呈現與hGAA結構不同的結構）也遭受寄生洩漏和電容。用於減輕寄生元件效應的常規方式包括將摻雜物植入到寄生元件中以抑制元件的洩漏。然而，抑制洩漏所需的摻雜物的劑量可能阻礙元件結構在寄生元件上的磊晶生長。摻雜物可能在後續的處理操作期間有害地擴散到期間結構的溝道中，這可能導致不期望的元件可變性的增加。此外，植入可能不足以減小寄生電容。另一常規方式利用對高度摻雜寄生元件的熱氧化。然而，熱氧化製程一般要求超出堆疊的晶格匹配溝道的熱預算的溫度。
因此，本領域中需要用於形成FinFET和hGAA元件結構的改善的方法。
在一個實施例中，提供一種形成半導體元件的方法。該方法包括：在基材上形成超晶格結構。該超晶格結構可包括第一材料層、第二材料層和第三材料層。可圖案化該超晶格結構，並且可蝕刻該超晶格結構和該基材。可氧化該第一材料層、該第二材料層或該第三材料層中的至少一者以形成埋入式氧化物層。可執行襯層沉積製程以在該超晶格結構上形成襯層，並且可執行淺溝槽隔離製程以在該基材上沉積氧化物材料層，並且可對該基材退火。
在另一實施例中，提供一種形成半導體元件的方法。該方法包括：在基材上形成超晶格結構。該超晶格結構可包括矽材料層、低鍺含量矽鍺材料層以及高鍺含量矽鍺材料層。可圖案化該超晶格結構，並且可蝕刻該超晶格結構和該基材。可氧化該矽材料層、低鍺含量矽鍺材料層以及高鍺含量矽鍺材料層中的至少一者以形成埋入式氧化物層。可執行襯層沉積製程以在該超晶格結構上形成襯層，並且可執行淺溝槽隔離製程以在該基材上沉積氧化物材料層，並且可對該基材退火。
在又一實施例中，提供一種形成半導體元件的方法。該方法包括：在基材上形成超晶格結構。該超晶格結構可包括矽材料層、包含約20%與約40%之間的鍺的第一矽鍺材料層以及包含約50%與約80%之間的鍺的第二矽鍺材料層。能以堆疊佈置來設置該矽材料層、該第一矽鍺材料層以及該第二矽鍺材料層。可圖案化該超晶格結構，並且可蝕刻該超晶格結構和該基材。可氧化該第一材料層、該第一矽鍺材料層以及該第二矽鍺材料層中的至少一者以形成埋入式氧化物層。可執行襯層沉積製程以在該超晶格結構上形成襯層，並且可執行淺溝槽隔離製程以在該基材上沉積氧化物材料層，並且可對該基材退火。
在又一實施例中，提供一種元件結構。該元件結構可包括基材，該基材具有形成在該基材上的超晶格結構。該超晶格結構可包括矽材料層、包含約20%與約40%之間的鍺的第一矽鍺材料層以及包含約50%與約80%之間的鍺的第二矽鍺材料層。能以堆疊佈置來設置該矽材料層、該第一矽鍺材料層以及該第二矽鍺材料層。
在又一實施例中，提供一種元件結構。該元件結構包括超晶格結構，該超晶格結構包括矽材料層、包含約20%與約40%之間的鍺的第一矽鍺材料層以及包含約50%與約80%之間的鍺的第二矽鍺材料層。能以堆疊佈置來設置該矽材料層、該第一矽鍺材料層以及該第二矽鍺材料層。
在又一實施例中，提供一種元件結構。該元件結構可包括基材，該基材具有形成在該基材上的超晶格結構。該超晶格結構可包括一個或多個矽材料層、包含約20%與約40%之間的鍺的一個或多個第一矽鍺材料層以及埋入式氧化物層。能以堆疊佈置來設置該矽材料層、該矽鍺材料層以及該埋入式氧化物層。
在又一實施例中，提供一種元件結構。該元件結構可包括超晶格，該超晶格包括一個或多個矽材料層、包含約20%與約40%之間的鍺的一個或多個第一矽鍺材料層以及埋入式氧化物層。能以堆疊佈置來設置該矽材料層、該矽鍺材料層以及該埋入式氧化物層。
在又一實施例中，提供一種元件結構。該元件結構可包括基材，該基材具有形成在該基材上的超晶格結構。該超晶格結構可包括一個或多個矽材料層、包含約20%與約40%之間的鍺的一個或多個矽鍺材料層以及埋入式氧化物層。能以堆疊佈置來設置該矽材料層、該矽鍺材料層以及該埋入式氧化物層。可在該基材上形成源極/汲極區，並且可在該超晶格結構上方形成金屬閘極結構。
在又一實施例中，提供一種元件結構。該元件結構可包括基材以及設置在該基材上的矽鍺層。該矽鍺層可包括約20%與約40%之間的鍺，並且可在該矽鍺層上設置埋入式氧化物層。可在該埋入式氧化物層上設置矽層或包括約20%與約40%之間的鍺的矽鍺層，可在該基材上形成源極/汲極區，並且可在該矽層或該矽鍺層上方形成金屬閘極結構。
在又一實施例中，提供一種元件結構。該元件結構包括基材以及設置在該基材上且與該基材接觸的埋入式氧化物層。可在該埋入式氧化物層上設置矽層或包括約20%與約40%之間鍺的矽鍺層。可在該基材上形成源極/汲極區，並且可在該矽層或矽鍺層上方形成金屬閘極結構。
本文中所述的實施例總體涉及用於水平環繞式閘極（hGAA）隔離和鰭式場效電晶體（FinFET）隔離的方法和裝置。可在基材上形成包括按交替式堆疊形成來佈置的不同材料的超晶格結構。在一個實施例中，可氧化超晶格結構的層中的至少一層以形成鄰接基材的埋入式氧化物層。
在一個示例中，超晶格結構可包括以交替的堆疊佈置設置的一個或多個含矽材料層以及一個或多個含矽鍺（SiGe）材料層。當與超晶格結構中的其他SiGe層相比，SiGe層中的至少一層可具有較高的鍺含量。可氧化此較高鍺含量的SiGe層以形成埋入式氧化物層，從而在hGAA或FinFET架構中提供改善的元件隔離。作為結果，可實現基本上無缺陷的堆疊式溝道結構，該基本上無缺陷的堆疊式溝道結構可在基材上的每平方微米表面積的電流密度方面提供幾何益處。因此，可增加電流密度，可減少寄生洩漏和電容，並且可減少元件的功耗。
圖1示出用於在hGAA或FinFET結構中形成埋入式氧化物材料的方法100的操作。方法100可以是半導體元件（例如，hGAA或FinFET元件）的多操作製造製程的部分。在操作110處，可在基材上形成超晶格結構。如本文中所使用，術語「超晶格」（superlattice）是指晶格密切匹配材料的材料層的疊層，但是該晶格密切匹配材料在成分上充分地不同，使得可對超晶格材料執行選擇性去除製程。更一般而言，疊層中的各種材料層的成分對於此疊層中的材料層中的一個或多個材料層可以是唯一的。在一個示例中，超晶格結構可包括含矽材料和含矽鍺材料的一個或多個層。在一個實施例中，超晶格結構可包括第一材料層和第二材料層。在另一實施例中，超晶格結構可包括第一材料層、第二材料層和第三材料層。在此實施例中，第二材料層和第三材料層可由相同的複合材料形成，並且可具有不同的材料特性。
在操作120處，可圖案化並蝕刻超晶格結構。在操作130處，可氧化第一材料層、第二材料層或第三材料層中的至少一者以形成埋入式氧化物（buried oxide：BOX）層。在一個示例中，氧化第二材料層和第三材料層。在另一示例中，氧化第三材料層。
在操作140處，可在超晶格材料的側壁上形成襯層材料。在一個實施例中，可例如透過化學氣相沉積、原子層沉積或磊晶沉積製程來沉積襯層材料。在另一實施例中，可透過合適的製程（諸如，熱氧化或熱氮化製程）來形成（即，生長）襯層材料。襯層材料一般配置成修復超晶格結構中在先前的蝕刻製程期間可能損壞的多個部分。襯層材料也可防止或減少在後續的處理操作期間超晶格結構中材料層的氧化。
在一個實施例中，襯層材料是氧化物材料、氮化物材料或氮氧化物材料。例如，襯層材料可以是SiO 2材料、SiN材料或SiON材料。在其他實施例中，襯層材料可包含碳和/或硼。例如，襯層材料可以是SiCN材料、SiOCN材料、SiBN材料、SiOBN材料和/或SiOBCN材料。在另一示例中，襯層材料可以是磷矽酸玻璃、硼矽酸玻璃或經摻雜的玻璃材料。構想了在某些實施例中可摻雜各種前述襯層材料。
在操作150處，可在基材上沉積淺溝槽隔離（STI）材料。在一個實施例中，STI材料可以是氧化物材料，諸如，SiO 2等。一般而言，可在超晶格材料上方並圍繞此超晶格材料形成氧化物材料。在一個實施例中，藉由可流動化學氣相沉積（CVD）製程來沉積氧化物材料。
在操作160處，可對基材執行退火製程。在一個實施例中，退火製程包括蒸汽退火製程。在另一實施例中，退火製程包括蒸汽退火製程和乾法退火製程。在又一實施例中，退火製程包括乾法退火製程（即，無蒸汽）。一般而言，退火製程提供對STI材料的改善的緻密化，這可改善形成在基材上的特徵的隔離。
在操作170處，可執行STI凹陷製程。一般而言，可蝕刻STI材料以使超晶格材料的部分暴露。在一個實施例中，可使STI材料凹陷，使得STI材料與BOX層共面。也可在STI凹陷製程之前執行STI平坦化。在對圖2-7的描述中提供對方法100的更詳細的描述，圖2-7示出半導體元件製造的各階段。
圖2示出基材202的部分的示意性截面圖，該基材具有形成在該基材上的超晶格結構200。在一個實施例中，基材202可以是塊狀半導體基材。術語「塊狀半導體基材」是指在其中基材的整體由半導體材料組成的基材。塊狀半導體基材可包括用於形成半導體結構的任何半導電材料和/或半導體材料的組合。例如，半導電層可包括諸如以下各項的一種或多種材料：晶體矽（例如，Si＜100＞或Si＜111＞）、氧化矽、應變矽、矽鍺、經摻雜或未經摻雜的多晶矽、經摻雜或未經摻雜的矽基材、經圖案化或未經圖案化的基材、經摻雜的矽、鍺、鎵、砷化物或其他合適的半導電材料。在一些實施例中，半導體材料是矽。在一些實施例中，半導體材料可以是經摻雜的材料，諸如n型摻雜矽（n-矽）或p型摻雜矽（p-矽）。
超晶格結構200包括以多個堆疊對交替地佈置的多個第一層204以及對應的多個第二層206。在一個實施例中，可由含矽材料形成多個第一層204。在一個實施例中，可至少由含矽材料和含鍺材料形成多個第二層206。因此，第一材料層204和第二材料層206是不同的材料。在一些實施例中，多個第一材料層204與對應的多個第二材料層206可以是晶格匹配材料，並且具有充分的成分差異，使得可在後續執行選擇性層去除或選擇性氧化。
在各種實施例中，多個第一層204可包括IV族材料，諸如，矽。多個第二層206也可包括IV族材料，諸如，矽鍺（SiGe）。在其他實施例中，多個第一層204和多個第二層206可包括III-V族材料，分別諸如，磷化銦（InP）和磷化銦鎵（InGaP）。在一些實施例中，多個第一層204和多個第二層206可以是多對晶格匹配材料。在一些實施例中，多個第一層204和對應的多個第二層206可以是適於在超晶格結構200上形成超晶格的任何數量的晶格匹配材料對。例如，多個第一材料層204和對應的多個第二材料206可包括在約2對至約5對之間的晶格匹配材料。
材料層210和材料層208也可被包括在多個第二材料層中。替代地，可將材料層208視為第三材料層。材料層210和208可由於第二材料206相同的材料（諸如，矽鍺）形成。然而，構想了材料層210與208的成分屬性可在Si:Ge摩爾比方面有所不同。
在一個示例中，多個第一層204和材料層210可具有在約1:1與約5:1之間的矽:鍺摩爾比。在一個實施例中，多個第一層204和材料層210的矽鍺材料可具有約10%與約50%之間的鍺含量，諸如，約20%與約40%之間的鍺含量。矽含量可在約30%與約90%之間，諸如，在約50%與約80%之間，例如，約70%。或者，多個第一材料層204可由純矽材料形成。在另一示例中，材料層208具有約1:1與約1:5之間的矽:鍺摩爾比。在一個實施例中，材料層208的矽鍺材料可具有約20%與約100%之間的鍺含量，諸如，約50%與約80%之間的鍺含量。矽含量可在約0%與約80%之間，諸如，在約20%與約40%之間。
可使用磊晶化學氣相沉積製程來沉積多個第一層204、多個第二層206以及材料層210、208。用於形成多個第一層204、多個第二層206以及材料層210、208的合適前驅物包括SiH 4和GeH 4，等等。在一些實施例中，能以足夠低的溫度（例如，約攝氏300度至約攝氏750度之間）來沉積多個第一層204和多個第二層206以防止不同的原子物質的互混。作為結果，可控制不同原子物質之間的介面，這提供了在選擇性蝕刻或改性製程（諸如，氧化製程）期間對結構的有利控制。
超晶格結構200的材料層可具有受控的厚度以提供各種材料的基本無缺陷的結晶輪廓。在一些實施例中，超晶格結構200的層可具有約3 nm與約50 nm之間的厚度。例如，多個第一層204可具有約3 nm與約10 nm之間的厚度220，諸如，約5 nm與7 nm之間，例如，約6 nm。多個第二層206可具有約5 nm與約15 nm之間的厚度218，諸如，約7 nm與10 nm之間，例如，約8 nm。材料層210可具有約5 nm與約15 nm之間的厚度214，諸如，約8 nm與12 nm之間，例如，約10 nm。材料層208可具有約5 nm與約15 nm之間的厚度216，諸如，約8 nm與12 nm之間，例如，約10 nm。
當在基材202上形成超晶格結構200期間，可按某些序列沉積各種材料層以在超晶格結構200內製造一個或多個元件。在一個實施例中，可在基材202上設置材料層210，並且可在材料層210上設置材料層208。在另一實施例中，材料層210可以是任選的，使得在基材202上設置材料層208。
能以交替的佈置來沉積多個第二層206和多個第一層204以形成堆疊結構。在此實施例中，可在材料層208上設置第二層206中的一個第二層，並且可在第二層206中的該一個第二層上設置第一層204中的一個第一層。也可在超晶格結構200上設置硬光罩層212。在一個實施例中，在第一層204中的一個第一層上設置硬光罩層212。硬光罩層212可以是任何合適的硬光罩材料，諸如，氮化矽材料等。
圖3示出在執行了圖案化、蝕刻和氧化製程之後圖2的基材202的部分以及超晶格結構200的示意性截面圖。在一個實施例中，可利用微影製程（諸如，極紫外（extreme ultraviolet）圖案化製程）來圖案化基材202和超晶格結構200。在另一實施例中，可利用自對準雙重或四重圖案化製程來圖案化基材202和超晶格結構200。圖案化製程可配置成允許在蝕刻製程之後以約5 nm與約15 nm之間（例如，約7 nm與約10 nm之間）的溝道寬度302來形成超晶格結構200。
可用於蝕刻基材202和超晶格結構200的示例性蝕刻製程為反應離子蝕刻（RIE）等。在一個實施例中，可利用氯基、溴基或氟基化學品來執行RIE製程，以便各向異性地蝕刻基材202和超晶格結構200。
形成在基材202上的超晶格結構200也可經受氧化製程。氧化製程可選擇性地氧化超晶格結構200的各種材料層中的一個或多個層。合適的氧化製程包括解耦電漿氧化製程、遠端電漿氧化製程、紫外臭氧氧化製程以及自由基氧化製程。例如，氧化製程可選擇性地氧化材料層208。氧化製程可配置成使得在此氧化製程期間不氧化相對低鍺含量的層（例如，材料層210和多個第二層206），同時提供相對高含量鍺的層（諸如，材料層208）的氧化。在選擇性氧化之後，材料層208轉換為埋入式氧化物（BOX）層308。在一個實施例中，氧化材料層208以形成BOX層308也可包括：作為材料層鄰接材料層208的結果而氧化材料層210。然而，在此實施例中，多個第二層206可保持基本上不受氧化。
在一個實施例中，可利用自由基氧化製程來形成BOX層308。自由基氧化製程一般使所需的材料暴露於氧自由基，以便選擇性地氧化所需的材料層。可在配置成用於執行自由基氧化製程的處理環境中設置基材202和超晶格結構200。自由基氧化製程的溫度可在約500ºC與約900ºC之間，諸如，在約600ºC與約800ºC之間，例如，約700ºC。可在約1毫托（mTorr）與約760托（Torr）之間（諸如，1托與100托之間，例如，7托）的壓力下執行自由基氧化製程。可執行自由基氧化製程達足以氧化高鍺含量材料層的時間量。在一個實施例中，可執行自由基氧化製程達約1秒與約60秒之間（諸如，約10秒與約30秒之間，例如，約20秒）的時間量。
在自由基氧化製程期間提供至處理環境的前驅物包括含氧前驅物和含氫前驅物。在一個實施例中，可利用按照約50:1（O 2:H 2）至約150:1（諸如，在約90:1與約110:1之間，例如，約100:1）的比率的O 2和H 2。在此實施例中，能以約10 slm與約100 slm之間（諸如，約15 slm與約30 slm之間，例如，約19 slm與約20 slm之間）的流率來提供O 2。能以約0.1 slm與1.0 slm之間（諸如，0.2 slm）的流率來提供H 2。在前述實施例中，處理環境可配置成用於對300 mm基材執行自由基氧化製程。
利用根據前述實施例的自由基氧化製程可以每秒氧化約1 nm材料。例如，如果材料層208具有約40 nm的溝道寬度302，則可執行氧化製程達約20秒。人們相信，材料層208的氧化從材料層208的側壁向內繼續進行。因此，（利用合適的處理參數）形成BOX層308的氧化時間（ t）一般可定義為 t=n/2，其中， n是溝道寬度302。藉由在後續的處理操作之前執行選擇性氧化以形成BOX層308，可實現處理效率。例如，可減少用於完全氧化BOX層308的時間量。此外，由於當與後續的處理操作期間執行的氧化製程相比具有要從中選擇的更少的材料和結構，因此可實現改善的氧化選擇性。此外，可在不需要如各種常規製程中所需的封蓋（capping）層的情況下執行BOX層形成製程。
圖4示出在執行了襯層形成製程之後圖3的基材202的部分以及超晶格結構200的示意性截面圖。在先前所述的蝕刻製程期間，超晶格結構200的側壁可能受損。可執行襯層沉積製程，以便將襯層材料402沉積在超晶格結構200的側壁上以及基材202的至少部分處。
襯層材料沉積製程可包括用於製造襯層材料402的若干不同的操作。例如，可執行熱氧化製程，以便在超晶格結構200（該超晶格結構200包括BOX層308）的側壁以及基材202上沉積氧化物材料。隨後，可執行氮化製程（諸如，解耦電漿氮化製程），以便將氮併入氧化物材料中以形成氮氧化物材料。隨後，氮氧化物襯層材料402可經受氮化後退火製程，以便進一步將氮併入氧化物材料中。氮化後退火製程也可治癒可能存在於襯層材料402中的缺陷。
在一個實施例中，襯層材料402的寬度404可在約5 Å與約50 Å之間，諸如，在約20 Å與約30 Å之間，例如，約25 Å。構想了襯層材料402可適用於在後續淺溝槽隔離製程中防止對超晶格結構200的未氧化材料層的氧化。
圖5示出在執行了淺溝槽（trench）隔離（STI）製程之後圖4的基材202的部分以及超晶格結構200的示意性截面圖。一般執行STI製程，以便將基材202和/或超晶格結構200中的至少一者與在基材202上具有不同導電性類型（例如，n型或p型）和/或鄰近電晶體特徵（未示出）的井（well）電隔離。在一個實施例中，STI製程可以是可流動CVD沉積製程，該可流動CVD沉積製程配置成沉積介電材料層502（諸如，氧化矽材料或氮化矽材料）。可使用高密度電漿CVD系統、電漿增強型CVD系統和/或亞大氣CVD系統等來形成介電材料層502。可適於形成介電材料層502的CVD系統的示例包括ULTIMA HDP CVD ®系統和 PRODUCER ®ETERNA CVD ®系統，這兩者都可從美國加州聖克拉拉市的應用材料公司獲得。構想了也可利用來自其他製造商的其他適當配置的CVD系統。
圖6示出在執行了退火製程之後圖5的基材202的部分以及超晶格結構200的示意性截面圖。可執行退火製程以使介電材料層502緻密化，從而形成緻密化的介電材料層602。
在一個實施例中，退火製程包括蒸汽退火製程。可在約攝氏300度與約攝氏800度之間（諸如，約攝氏500度與約攝氏600度之間）的溫度下執行蒸汽退火製程。可執行蒸汽退火製程達約15分鐘與約180分鐘之間（例如，約120分鐘）的時間量。蒸汽退火製程也可進一步氧化緻密化的介電材料層602。
在另一實施例中，退火製程也可包括乾法退火製程。可在約攝氏500度與約攝氏1000度之間（諸如，約攝氏650度與約攝氏750度之間）的溫度下執行乾法退火製程。可執行乾法退火製程達約1分鐘與約60分鐘之間（例如，約30分鐘）的時間量。在又一實施例中，可利用蒸汽退火製程和乾法退火製程兩者。在此實施例中，可在蒸汽退火製程之後執行乾法退火製程。
在執行了一個或多個退火製程之後，可平坦化基材202。更具體而言，可拋光、蝕刻或以其他方式更改緻密化的介電材料層602，使得緻密化的材料層602的頂表面與硬光罩層212基本上共面。在一個實施例中，硬光罩層212可用作化學機械拋光製程的停止指示物。在對緻密化介電材料層602的平坦化之後，也可從超晶格結構200中去除硬光罩層212。
圖7示出在執行了STI凹陷（recess）製程之後圖6的基材202的部分以及超晶格結構200的示意性截面圖。STI凹陷製程一般是配置成去除緻密化介電材料層602的至少部分的蝕刻製程。在一個實施例中，可去除緻密化介電材料層602的頂表面702，使得此頂表面702與BOX層308或與多個第二層206中的一個第二層與BOX層308之間的介面基本上共面。STI凹陷製程還可去除襯層材料402的部分。在一個實施例中，STI凹陷製程可以是遠端電漿輔助式乾法蝕刻製程，此遠端電漿輔助式乾法蝕刻製程使設置在基材202上的各種材料暴露於H 2、NF 3和NH 3電漿副產物。STI製程是總體共形的（conformal）去除製程，並且對於氧化矽材料可以是選擇性的且不輕易蝕刻矽。例如，BOX層308的去除速率可小於緻密化介電材料層602的去除速率。襯層材料402的存在可進一步減少或防止在STI凹陷製程期間對BOX層308的蝕刻。因此，在對緻密化介電材料層602的蝕刻期間可減少或減弱BOX材料308的過度蝕刻或下切（undercutting）。在一個實施例中，可藉由SICONI ®製程以及可從美國加州聖克拉拉市的應用材料公司獲得的適當地配置的裝置來執行STI凹陷製程。構想了也可利用其他合適的蝕刻製程和裝置來執行STI凹陷製程。
在執行了STI凹陷製程之後，可執行後續的hGAA或FinFET處理操作。有利的是，BOX層308自對準至超晶格結構200的底部區域。本文中描述的自對準BOX形成製程透過減少或減弱寄生電容和洩漏，有利地改善了電晶體元件性能並減小了電晶體元件可變性。此外，透過在沉積介電材料層502之前形成BOX層308或透過在沉積介電材料層502之後形成BOX層，可實現BOX層形成的處理靈活性和效率。
用於形成hGAA和FinFET元件結構的後續處理操作一般包括閘極結構形成和源極/汲極形成。圖8示出具有形成在其上的虛擬閘極結構802的基材202和超晶格結構200的示意性截面圖。虛擬閘極結構802可由適用於用作占位體（placeholder）以用於後續取代金屬閘極形成的一種或多種材料形成。在一個實施例中，虛擬閘極結構802可由含矽材料（諸如，非晶矽等）形成。
圖9示出沿截面線9-9旋轉了90的圖8的示意性截面圖，此圖描繪形成在鄰接超晶格結構200的基材202上的源極/汲極區902。源極/汲極區902一般沉積在基材202上，使得源極/汲極區902與超晶格結構200（其充當溝道）耦接，並且便於電子和電洞在其間的流動。
源極/汲極區902可由合適的材料形成，該材料諸如，含矽材料、經摻雜的矽材料、複合矽材料或非含矽材料。例如，源極/汲極區902可以是矽、含磷摻雜矽、矽鍺材料或鍺。構想了可回應於源極/汲極區902的所需的n型或p型特性來選擇源極/汲極區材料的類型。可透過合適的沉積技術（諸如，CVD技術或磊晶沉積技術）來沉積源極/汲極區902。
在某些實施例（諸如，hGGA集成方案）中，可由金屬閘極結構904取代多個第二層206和虛擬閘極結構802。可透過選擇性蝕刻製程來去除多個第二層206和虛擬閘極結構802，該多個第二層206和虛擬閘極結構802呈現出相對於超晶格結構200的其他層的充分不同的成分屬性。在某些實施例中，可透過對虛擬閘極結構802的材料具有選擇性的第一蝕刻製程來去除虛擬閘極結構802，並且可透過對第二層206的材料具有選擇性的第二蝕刻製程來去除多個第二層206。或者，可透過單個蝕刻製程來去除虛擬閘極結構802以及多個第二層206。雖然沒有示出，但是在某些實施例中，可在源極/汲極區902與金屬閘極結構904之間設置間隔體（spacer）材料。在一個實施例中，可在沉積源極/汲極區902之前執行對間隔體材料的沉積。
隨後，在先前由虛擬閘極結構802以及多個第二層206佔據的區域中沉積金屬閘極結構904。一般而言，可透過適當地配置的磊晶製程、原子層沉積（ALD）製程或CVD製程來沉積金屬閘極結構904。可用作金屬閘極結構904的材料一般呈現出大於約3.9的k值。具有合適地高的k值的材料的示例包括二氧化鉿、二氧化鋯、二氧化鈦、氮化鈦、鋁化鈦，等等。在某些實施例中，也可利用各種其他氮化物材料。在一個實施例中，可將上述材料用於取代多個第二層的金屬閘極結構904的多個部分。
取代虛擬閘極結構802的金屬閘極結構904的部分可由含金屬材料和/或導電材料形成。例如，合適的材料包括含鈦材料（諸如，TiN或TiAlC）以及含鉭材料（諸如，TaN）。其他合適的材料包括耐火材料，諸如，鎢、釕、錸，等等。在某些實施例中，用於形成取代多個第二層206以及虛擬閘極結構802的金屬結構904的多個部分的材料可以是與上述材料相同或不同的材料。可透過電晶體類型（即，NMOS/PMOS）來確定為金屬閘極結構904選擇的材料類型。
在一個實施例中，如果BOX層308先前未經氧化，則在形成源極/汲極區902期間和/或之後可執行氧化製程。因此，可改善在形成BOX層308時的製程靈活性，取決於所需的整合方案，這可提供更高效的BOX層形成以及改善的元件性能。構想了hGAA和FinFET處理序列等可透過實現上述BOX層形成方案（即，在沉積介電材料層502之前形成的BOX層308或在沉積介電材料層502之後形成的BOX層308）獲益。
圖10示出適用於執行本公開的一個或多個部分的群集工具1080的示意性平面圖。一般而言，群集工具1080是包括執行各種功能的多個腔室（例如，製程腔室1090A-D、保養腔室1091A-B，等等）的模組化系統，該功能包括：基材中心找尋與定向、脫氣、退火、沉積和/或蝕刻。
群集工具1080可至少包括配置成執行方法100的至少多個部分的半導體基材製程腔室，並且可以進一步包括諸如離子植入腔室、蝕刻腔室、沉積腔室等的腔室。群集工具1080的多個腔室安裝至真空移送室1088，該真空移送室1088容納適於在腔室之間取送基材的機械臂1089。真空移送室1088典型地維持在真空條件下，並且提供中間平台，該中間平台用於將基材從一個腔室取送至另一腔室和/或取送至定位在群集工具1080的前端處的裝載閘腔室1084。前段環境1083示出為定位成與裝載閘腔室1084選擇性連通。設置在前段環境1083中的艙體（pod）載入器1085能夠線性移動以及旋轉式移動（箭頭1082），以便在裝載閘腔室1084與多個艙體1087之間取送基材盒。
群集工具1080也包括控制器1081，該程式設計器1081經程式設計以執行在群集工具1080中執行的各種處理方法。例如，控制器1081可配置成控制來自氣源的各種前驅物氣體和製程氣體的流動，並且控制與材料沉積或蝕刻製程相關聯的處理參數。控制器1081包括可程式設計中央處理單元（CPU）1079（該CPU 1079與記憶體1077和大型存放區設備一起操作）、輸入控制單元和顯示單元（未示出），諸如，電源、時鐘、快取記憶體、輸入/輸出（I/O）電路，它們耦接至群集工具1080的各種元件以便於對基材處理的控制。控制器1081也可包括硬體以透過感測器在群集工具1080中監測基材處理。測量系統參數（諸如，基材溫度、腔室大氣壓力等）的其他感測器也可將資訊提供給控制器1081。
為了便於對上述群集工具1080的控制，CPU 1079可以是各種形式的通用電腦處理器中的一個（諸如，可程式設計邏輯控制器（PLC）），該通用電腦處理器可在工業設置中用於控制各種腔室和子處理器。記憶體1077耦接至CPU 1079，並且記憶體1077是非暫態的，並且可以是可容易獲得的記憶體中的一種或多種，諸如，隨機存取記憶體（RAM）、唯讀記憶體（ROM）、軟碟機、硬碟，或者本地或遠端的任何形式的數位存放裝置。支援電路1075耦接至CPU 1079，以便以常規方式支援處理器。沉積、蝕刻和其他製程一般在記憶體1077被典型地存儲為軟體常式。可由第二CPU（未示出）存儲和/或執行軟體常式，該第二CPU位於由CPU 1079控制的硬體的遠端。
記憶體1077為包含指令的電腦可讀存儲媒體形式，當由CPU 1079執行該指令時，該指令便於群集工具1080的操作。記憶體1077中的指令為程式產品的形式，諸如，實現本公開的方法的程式。程式碼可符合多種不同的程式設計語言中的任一種。在一個示例中，本公開可實現為存儲在電腦可讀存儲媒體上以供與電腦系統一起使用的程式產品。程式產品的（多個）程式定義實施例（包括本文中所述的方法）的功能。說明性電腦可讀存儲媒體包括但不限於：（i）資訊永久地存儲在其上的非可寫存儲媒體（例如，電腦內的唯讀記憶體設備（諸如，可由CD-ROM驅動器讀取的CD-ROM盤）、快閃記憶體、ROM晶圓或任何類型的固態非易失性半導體記憶體）；以及（ii）其上存儲了可更改資訊的可寫存儲媒體（例如，盤驅動器內的軟碟、或硬碟、或任何類型的固態隨機存取半導體記憶體）。當攜帶指示本文中所述的方法的功能的電腦可讀指令時，此類電腦可讀存儲媒體是本公開的實施例。
為了實踐本公開的實施例，群集工具1080的處理器腔室中的至少一個（例如，1090A）可配置成執行蝕刻製程，第二處理腔室（例如，1090B）可配置成執行清潔製程，並且第三處理腔室（例如，1090C）可配置成執行磊晶沉積製程。具有所陳述配置的群集工具在蝕刻了源極/汲極凹陷之後有利地防止不期望的氧化，並且在磊晶沉積之前減少或減弱對經氧化表面的後續清潔。在一些實施例中，群集工具1080的處理腔室中的至少一個（例如，1090A）可配置成執行選擇性蝕刻製程，並且第二處理腔室（例如，1090B）可配置成執行沉積製程（例如，沉積介電材料）。具有所陳述配置的群集工具在hGAA或FinFET溝道的暴露後有利地防止溝道結構的氧化。
圖11示意性地示出根據本文中所述的實施例的、可形成和/或實現在元件中的元件結構1100的截面圖。元件結構1100一般可視為上文所定義的超晶格結構的附加實施例。在一個實施例中，可在基材202上形成元件結構1100。在一個實施例中，元件結構1100可包括：設置在基材202上的材料層210、設置在材料層210上的BOX層308以及設置在BOX層308上的單個的第一層204。在另一實施例中，元件結構1100可包括直接設置在基材202上的BOX層308以及設置在BOX層308上的單個的第一層204。在此實施例中，在基材202與BOX層308之間不存在材料層210。
適用於單個的第一層204的材料包括含矽材料，諸如，純矽或經摻雜的矽材料。適用於形成單個的第一層204的其他材料包括矽鍺材料。例如，矽鍺材料可包括約20%與約40%之間的矽鍺以及約60%與80%之間的矽。構想了可在FinFET集成方案中有利地利用元件結構1100。可根據圖1以及圖3-7中描述的操作來處理元件結構1100。也可根據圖8-9的公開內容來實現元件結構1100，而不處理涉及取代多個第二層206的處理操作。
圖12示出合併了圖11的元件結構1100的元件的示意性截面圖。如圖所示，可根據如上所述的圖8-9的公開內容來處理元件結構1100以形成包括源極/汲極902以及金屬閘極結構904的元件。構想了可對於形成FinFET型元件來有利地實現參照圖12描述的實施例，同時可對於形成hGAA型元件來有利地實現參照圖9所述的實施例。然而，可單獨地或組合地利用來自FinFET和hGAA方案兩者的實施例，以便形成在形成BOX層308時呈現出改善的製程靈活性並且提供更高效的BOX層形成和改善的元件性能的元件結構。
雖然上述內容涉及本公開的實施例，但是可設計本公開的其他和進一步的實施例而不背離本公開的基本範圍，並且本公開的範圍由所附申請專利範圍來確定。
100:方法 110:操作 120:操作 130:操作 140:操作 150:操作 160:操作 170:操作 200:超晶格結構 202:基材 204:第一層 206:第二層 208:材料層 210:材料層 212:硬光罩層 214:厚度 216:厚度 218:厚度 220:厚度 302:溝道寬度 308:埋入式氧化物（BOX）層 402:襯層材料 404:寬度 502:介電材料層 602:介電材料層 702:頂表面 802:虛擬閘極結構 902:源極/汲極區 904:金屬閘極結構 1075:支援電路 1077:記憶體 1079:CPU 1080:群集工具 1081:控制器 1082:箭頭 1083:前段環境 1084:裝載閘腔室 1085:艙體（pod）載入器 1087:艙體 1088:真空移送室 1089:機械臂 1090A:製程腔室 1090B:製程腔室 1090C:製程腔室 1090D:製程腔室 1091A保養腔室 1091B保養腔室 1100:元件結構所有符號為單一段落號
因此，為了可詳細地理解上文陳述的本公開的特徵的方式，可參照實施例進行對上文簡要概述的本公開的更特定的描述，在所附附圖中示出實施例中的一些。然而，應注意的是，所附附圖僅示出示例性實施例，並且因此不應視為限制本公開的範圍，本公開可允許其他等效實施例。
圖1示出用於在元件結構中形成埋入式氧化物材料的方法的操作。
圖2示出基材的部分的示意性截面圖，該基材具有形成在該基材上的超晶格結構。
圖3示出在執行了圖案化、蝕刻和埋入式氧化物層形成製程之後圖2的基材的部分以及超晶格結構的示意性截面圖。
圖4示出在執行了襯層形成製程之後圖3的基材的部分以及超晶格結構的示意性截面圖。
圖5示出在執行了淺溝槽（trench）隔離（STI）製程之後圖4的基材的部分以及超晶格結構的示意性截面圖。
圖6示出在執行了退火製程之後圖5的基材的部分以及超晶格結構的示意性截面圖。
圖7示出在執行了STI凹陷（recess）製程之後圖6的基材的部分以及超晶格結構的示意性截面圖。
圖8示出在形成虛擬閘極（dummy gate）結構之後圖7的基材的部分以及超晶格結構的示意性截面圖。
圖9示出旋轉了90°的圖8的示意性截面圖，此圖描繪形成在鄰接超晶格結構的基材上的源極和汲極區。
圖10示出可根據本文中所述的實施例中的一個或多個來利用的群集工具。
圖11示出根據本文中所述的實施例的、可形成和/或實現在元件中的元件結構的示意性橫截面圖。
圖12示出合併了圖11的元件結構的元件的示意性截面圖。
為了便於理解，在可能的情況下，已使用相同的參考編號來指定各圖所共有的元件。構想了一個實施例的元件和特徵可有益地併入其他實施例而無需進一步的陳述。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:方法
110:操作
120:操作
130:操作
140:操作
150:操作
160:操作
170:操作

Claims (17)

  1. 一種水平環繞式閘極元件結構，包括：一基材，該基材具有形成在該基材上的一超晶格結構，該超晶格結構包括：一矽材料層；一第一矽鍺材料層，該第一矽鍺材料層包括約20%與約40%之間的鍺；及由一第二矽鍺材料層形成的一埋入式氧化物層，該第二矽鍺材料層包括約50%與約80%之間的鍺，其中該矽材料層、該第一矽鍺材料層以及該埋入式氧化物層以一堆疊佈置來設置；以及一襯層，該襯層形成在該超晶格結構的側壁上，其中一介電材料層沉積在該基材上，該介電材料層的一頂表面與該埋入式氧化物層與該第一矽鍺材料層之間的一介面基本上共面。
  2. 如請求項1所述的元件結構，其中該埋入式氧化物層設置在複數個該第一矽鍺材料層之間。
  3. 如請求項1所述的元件結構，其中該襯層是一氮氧化物材料、一氮化矽材料或其組合。
  4. 如請求項2所述的元件結構，其中該襯層是一氮氧化物材料、一氮化矽材料或其組合。
  5. 如請求項1所述的元件結構，其中該第一 矽鍺材料層與該矽材料層以一交替的堆疊佈置來設置。
  6. 如請求項1所述的元件結構，其中該矽材料層具有約5nm與約15nm之間的一厚度。
  7. 如請求項6所述的元件結構，其中該第一矽鍺材料層具有約3nm與約10nm之間的一厚度。
  8. 如請求項7所述的元件結構，其中該埋入式氧化物層具有約5nm與約15nm之間的一厚度。
  9. 如請求項1所述的元件結構，進一步包括：一硬光罩，該硬光罩設置在該第一矽鍺材料層上。
  10. 一種水平環繞式閘極元件結構，包括：一超晶格結構，包括：一矽材料層；一第一矽鍺材料層，該第一矽鍺材料層包括約20%與約40%之間的鍺；及由一第二矽鍺材料層形成的一埋入式氧化物層，該第二矽鍺材料層包括約50%與約80%之間的鍺，其中該矽材料層、該第一矽鍺材料層以及該埋入式氧化物層以一堆疊佈置來設置；以及一襯層，該襯層形成在該超晶格結構的側壁上，其中一介電材料層沉積在該超晶格結構上，該介電 材料層的一頂表面與該埋入式氧化物層與該第一矽鍺材料層之間的一介面基本上共面。
  11. 如請求項10所述的元件結構，其中該埋入式氧化物層設置在複數個該第一矽鍺材料層之間。
  12. 如請求項10所述的元件結構，其中該襯層是一氮氧化物材料、一氮化矽材料或其組合。
  13. 如請求項10所述的元件結構，其中該第一矽鍺材料層與該矽材料層以一交替的堆疊佈置來設置。
  14. 如請求項10所述的元件結構，其中該矽材料層具有約5nm與約15nm之間的一厚度。
  15. 如請求項14所述的元件結構，其中該第一矽鍺材料層具有約3nm與約10nm之間的一厚度。
  16. 如請求項15所述的元件結構，其中該埋入式氧化物層具有約5nm與約15nm之間的一厚度。
  17. 如請求項10所述的元件結構，進一步包括：一硬光罩，該硬光罩設置在該第一矽鍺材料層上。
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