CN106158722B - 水平全环栅和FinFET器件隔离 - Google Patents

水平全环栅和FinFET器件隔离 Download PDF

Info

Publication number
CN106158722B
CN106158722B CN201610309125.1A CN201610309125A CN106158722B CN 106158722 B CN106158722 B CN 106158722B CN 201610309125 A CN201610309125 A CN 201610309125A CN 106158722 B CN106158722 B CN 106158722B
Authority
CN
China
Prior art keywords
layer
substrate
silicon
germanium
superlattice structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610309125.1A
Other languages
English (en)
Other versions
CN106158722A (zh
Inventor
S·孙
N·吉田
T·K·加里尼
S·W·君
V·皮纳
E·A·C·桑切斯
B·哥伦毕尤
M·出德齐克
B·伍德
N·金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Priority to CN202110148577.7A priority Critical patent/CN113161421A/zh
Publication of CN106158722A publication Critical patent/CN106158722A/zh
Application granted granted Critical
Publication of CN106158722B publication Critical patent/CN106158722B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/158—Structures without potential periodicity in a direction perpendicular to a major surface of the substrate, i.e. vertical direction, e.g. lateral superlattices, lateral surface superlattices [LSS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Element Separation (AREA)

Abstract

本申请公开了水平全环栅和FinFET器件隔离。本文中所述的实施例总体涉及用于水平全环栅(hGAA)隔离和鳍式场效应晶体管(FinFET)隔离的方法和装置。可在基板上形成包括按交替式堆叠形成来布置的不同材料的超晶格结构。在一个实施例中，可氧化超晶格结构的层中的至少一层以形成邻接基板的埋入式氧化物层。

Description

水平全环栅和FinFET器件隔离
技术领域
本公开的实施例总体涉及半导体器件。更具体而言，本文中所述的实施例涉及水平全环栅器件结构以及鳍式(fin)场效应管器件结构。进一步的实施例涉及用于形成水平全环栅器件结构以及鳍式场效应晶体管器件结构的方法。
背景技术
随着晶体管器件的特征尺寸继续收缩以实现更大的电路密度和更高的性能，对于改善晶体管器件结构以改善静电耦接并减小不利效应(诸如，寄生电容和关断状态泄漏)具有需求。晶体管器件结构的示例包括平面结构、鳍式场效应晶体管(FinFET)结构以及水平全环栅(horizontal gate-all-around,hGAA)结构。hGAA器件结构包括若干晶格匹配的沟道，所述晶格匹配的沟道以堆叠配置悬置并由源极/漏极区连接。
然而，与hGAA结构相关联的挑战包括在堆叠的晶格匹配沟道的底部处寄生器件的存在。FinFET结构(此FinFET结构可能呈现与hGAA结构不同的结构)也遭受寄生泄漏和电容。用于减轻寄生器件效应的常规方式包括将掺杂物植入到寄生器件中以抑制器件的泄漏。然而，抑制泄漏所需的掺杂物的剂量可能阻碍器件结构在寄生器件上的外延生长。掺杂物可能在后续的处理操作期间有害地扩散到期间结构的沟道中，这可能导致不期望的器件可变性的增加。此外，植入可能不足以减小寄生电容。另一常规方式利用对高度掺杂寄生器件的热氧化。然而，热氧化工艺一般要求超出堆叠的晶格匹配沟道的热预算的温度。
因此，本领域中需要用于形成FinFET和hGAA器件结构的改善的方法。
发明内容
在一个实施例中，提供一种形成半导体器件的方法。所述方法包括：在基板上形成超晶格结构。所述超晶格结构可包括第一材料层、第二材料层和第三材料层。可图案化所述超晶格结构，并且可蚀刻所述超晶格结构和所述基板。可氧化所述第一材料层、所述第二材料层或所述第三材料层中的至少一者以形成埋入式氧化物层。可执行衬层沉积工艺以在所述超晶格结构上形成衬层，并且可执行浅沟槽隔离工艺以在所述基板上沉积氧化物材料层，并且可对所述基板退火。
在另一实施例中，提供一种形成半导体器件的方法。所述方法包括：在基板上形成超晶格结构。所述超晶格结构可包括硅材料层、低锗含量硅锗材料层以及高锗含量硅锗材料层。可图案化所述超晶格结构，并且可蚀刻所述超晶格结构和所述基板。可氧化所述硅材料层、低锗含量硅锗材料层以及高锗含量硅锗材料层中的至少一者以形成埋入式氧化物层。可执行衬层沉积工艺以在所述超晶格结构上形成衬层，并且可执行浅沟槽隔离工艺以在所述基板上沉积氧化物材料层，并且可对所述基板退火。
在又一实施例中，提供一种形成半导体器件的方法。所述方法包括：在基板上形成超晶格结构。所述超晶格结构可包括硅材料层、包含约20％与约40％之间的锗的第一硅锗材料层以及包含约50％与约80％之间的锗的第二硅锗材料层。能以堆叠布置来设置所述硅材料层、所述第一硅锗材料层以及所述第二硅锗材料层。可图案化所述超晶格结构，并且可蚀刻所述超晶格结构和所述基板。可氧化所述第一材料层、所述第一硅锗材料层以及所述第二硅锗材料层中的至少一者以形成埋入式氧化物层。可执行衬层沉积工艺以在所述超晶格结构上形成衬层，并且可执行浅沟槽隔离工艺以在所述基板上沉积氧化物材料层，并且可对所述基板退火。
在又一实施例中，提供一种器件结构。所述器件结构可包括基板，所述基板具有形成在所述基板上的超晶格结构。所述超晶格结构可包括硅材料层、包含约20％与约40％之间的锗的第一硅锗材料层以及包含约50％与约80％之间的锗的第二硅锗材料层。能以堆叠布置来设置所述硅材料层、所述第一硅锗材料层以及所述第二硅锗材料层。
在又一实施例中，提供一种器件结构。所述器件结构包括超晶格结构，所述超晶格结构包括硅材料层、包含约20％与约40％之间的锗的第一硅锗材料层以及包含约50％与约80％之间的锗的第二硅锗材料层。能以堆叠布置来设置所述硅材料层、所述第一硅锗材料层以及所述第二硅锗材料层。
在又一实施例中，提供一种器件结构。所述器件结构可包括基板，所述基板具有形成在所述基板上的超晶格结构。所述超晶格结构可包括一个或多个硅材料层、包含约20％与约40％之间的锗的一个或多个第一硅锗材料层以及埋入式氧化物层。能以堆叠布置来设置所述硅材料层、所述硅锗材料层以及所述埋入式氧化物层。
在又一实施例中，提供一种器件结构。所述器件结构可包括超晶格，所述超晶格包括一个或多个硅材料层、包含约20％与约40％之间的锗的一个或多个第一硅锗材料层以及埋入式氧化物层。能以堆叠布置来设置所述硅材料层、所述硅锗材料层以及所述埋入式氧化物层。
在又一实施例中，提供一种器件结构。所述器件结构可包括基板，所述基板具有形成在所述基板上的超晶格结构。所述超晶格结构可包括一个或多个硅材料层、包含约20％与约40％之间的锗的一个或多个硅锗材料层以及埋入式氧化物层。能以堆叠布置来设置所述硅材料层、所述硅锗材料层以及所述埋入式氧化物层。可在所述基板上形成源极/漏极区，并且可在所述超晶格结构上方形成金属栅极结构。
在又一实施例中，提供一种器件结构。所述器件结构可包括基板以及设置在所述基板上的硅锗层。所述硅锗层可包括约20％与约40％之间的锗，并且可在所述硅锗层上设置埋入式氧化物层。可在所述埋入式氧化物层上设置硅层或包括约20％与约40％之间的锗的硅锗层，可在所述基板上形成源极/漏极区，并且可在所述硅层或所述硅锗层上方形成金属栅极结构。
在又一实施例中，提供一种器件结构。所述器件结构包括基板以及设置在所述基板上且与所述基板接触的埋入式氧化物层。可在所述埋入式氧化物层上设置硅层或包括约20％与约40％之间锗的硅锗层。可在所述基板上形成源极/漏极区，并且可在所述硅层或硅锗层上方形成金属栅极结构。
附图说明
因此，为了可详细地理解上文陈述的本公开的特征的方式，可参照实施例进行对上文简要概述的本公开的更特定的描述，在所附附图中示出实施例中的一些。然而，应注意的是，所附附图仅示出示例性实施例，并且因此不应视为限制本公开的范围，本公开可允许其他等效实施例。
图1示出用于在器件结构中形成埋入式氧化物材料的方法的操作。
图2示出基板的部分的示意性截面图，所述基板具有形成在所述基板上的超晶格结构。
图3示出在执行了图案化、蚀刻和埋入式氧化物层形成工艺之后图2的基板的部分以及超晶格结构的示意性截面图。
图4示出在执行了衬层形成工艺之后图3的基板的部分以及超晶格结构的示意性截面图。
图5示出在执行了浅沟槽(trench)隔离(STI)工艺之后图4的基板的部分以及超晶格结构的示意性截面图。
图6示出在执行了退火工艺之后图5的基板的部分以及超晶格结构的示意性截面图。
图7示出在执行了STI凹陷(recess)工艺之后图6的基板的部分以及超晶格结构的示意性截面图。
图8示出在形成虚拟栅极(dummy gate)结构之后图7的基板的部分以及超晶格结构的示意性截面图。
图9示出旋转了90°的图8的示意性截面图，此图描绘形成在邻接超晶格结构的基板上的源极和漏极区。
图10示出可根据本文中所述的实施例中的一个或多个来利用的群集工具。
图11示出根据本文中所述的实施例的、可形成和/或实现在器件中的器件结构的示意性横截面图。
图12示出合并了图11的器件结构的器件的示意性截面图。
为了便于理解，在可能的情况下，已使用相同的参考编号来指定各图所共有的元件。构想了一个实施例的元件和特征可有益地并入其他实施例而无需进一步的陈述。
具体实施方式
本文中所述的实施例总体涉及用于水平全环栅(hGAA)隔离和鳍式场效应晶体管(FinFET)隔离的方法和装置。可在基板上形成包括按交替式堆叠形成来布置的不同材料的超晶格结构。在一个实施例中，可氧化超晶格结构的层中的至少一层以形成邻接基板的埋入式氧化物层。
在一个示例中，超晶格结构可包括以交替的堆叠布置设置的一个或多个含硅材料层以及一个或多个含硅锗(SiGe)材料层。当与超晶格结构中的其他SiGe层相比，SiGe层中的至少一层可具有较高的锗含量。可氧化此较高锗含量的SiGe层以形成埋入式氧化物层，从而在hGAA或FinFET架构中提供改善的器件隔离。作为结果，可实现基本上无缺陷的堆叠式沟道结构，所述基本上无缺陷的堆叠式沟道结构可在基板上的每平方微米表面积的电流密度方面提供几何益处。因此，可增加电流密度，可减少寄生泄漏和电容，并且可减少器件的功耗。
图1示出用于在hGAA或FinFET结构中形成埋入式氧化物材料的方法100的操作。方法100可以是半导体器件(例如，hGAA或FinFET器件)的多操作制造工艺的部分。在操作110处，可在基板上形成超晶格结构。如本文中所使用，术语“超晶格”(superlattice)是指晶格密切匹配材料的材料层的叠层，但是所述晶格密切匹配材料在成分上充分地不同，使得可对超晶格材料执行选择性去除工艺。更一般而言，叠层中的各种材料层的成分对于此叠层中的材料层中的一个或多个材料层可以是唯一的。在一个示例中，超晶格结构可包括含硅材料和含硅锗材料的一个或多个层。在一个实施例中，超晶格结构可包括第一材料层和第二材料层。在另一实施例中，超晶格结构可包括第一材料层、第二材料层和第三材料层。在此实施例中，第二材料层和第三材料层可由相同的复合材料形成，并且可具有不同的材料特性。
在操作120处，可图案化并蚀刻超晶格结构。在操作130处，可氧化第一材料层、第二材料层或第三材料层中的至少一者以形成埋入式氧化物(buriedoxide：BOX)层。在一个示例中，氧化第二材料层和第三材料层。在另一示例中，氧化第三材料层。
在操作140处，可在超晶格材料的侧壁上形成衬层材料。在一个实施例中，可例如通过化学气相沉积、原子层沉积或外延沉积工艺来沉积衬层材料。在另一实施例中，可通过合适的工艺(诸如，热氧化或热氮化工艺)来形成(即，生长)衬层材料。衬层材料一般配置成修复超晶格结构中在先前的蚀刻工艺期间可能损坏的多个部分。衬层材料也可防止或减少在后续的处理操作期间超晶格结构中材料层的氧化。
在一个实施例中，衬层材料是氧化物材料、氮化物材料或氮氧化物材料。例如，衬层材料可以是SiO2材料、SiN材料或SiON材料。在其他实施例中，衬层材料可包含碳和/或硼。例如，衬层材料可以是SiCN材料、SiOCN材料、SiBN材料、SiOBN材料和/或SiOBCN材料。在另一示例中，衬层材料可以是磷硅酸玻璃、硼硅酸玻璃或经掺杂的玻璃材料。构想了在某些实施例中可掺杂各种前述衬层材料。
在操作150处，可在基板上沉积浅沟槽隔离(STI)材料。在一个实施例中，STI材料可以是氧化物材料，诸如，SiO2等。一般而言，可在超晶格材料上方并围绕此超晶格材料形成氧化物材料。在一个实施例中，通过可流动化学气相沉积(CVD)工艺来沉积氧化物材料。
在操作160处，可对基板执行退火工艺。在一个实施例中，退火工艺包括蒸汽退火工艺。在另一实施例中，退火工艺包括蒸汽退火工艺和干法退火工艺。在又一实施例中，退火工艺包括干法退火工艺(即，无蒸汽)。一般而言，退火工艺提供对STI材料的改善的致密化，这可改善形成在基板上的特征的隔离。
在操作170处，可执行STI凹陷工艺。一般而言，可蚀刻STI材料以使超晶格材料的部分暴露。在一个实施例中，可使STI材料凹陷，使得STI材料与BOX层共面。也可在STI凹陷工艺之前执行STI平面化。在对图2-7的描述中提供对方法100的更详细的描述，图2-7示出半导体器件制造的各阶段。
图2示出基板202的部分的示意性截面图，所述基板具有形成在所述基板上的超晶格结构200。在一个实施例中，基板202可以是块状半导体基板。术语“块状半导体基板”是指在其中基板的整体由半导体材料组成的基板。块状半导体基板可包括用于形成半导体结构的任何半导电材料和/或半导体材料的组合。例如，半导电层可包括诸如以下各项的一种或多种材料：晶体硅(例如，Si<100>或Si<111>)、氧化硅、应变硅、硅锗、经掺杂或未经掺杂的多晶硅、经掺杂或未经掺杂的硅基板、经图案化或未经图案化的基板、经掺杂的硅、锗、镓、砷化物或其他合适的半导电材料。在一些实施例中，半导体材料是硅。在一些实施例中，半导体材料可以是经掺杂的材料，诸如n型掺杂硅(n-硅)或p型掺杂硅(p-硅)。
超晶格结构200包括以多个堆叠对交替地布置的多个第一层204以及对应的多个第二层206。在一个实施例中，可由含硅材料形成多个第一层204。在一个实施例中，可至少由含硅材料和含锗材料形成多个第二层206。因此，第一材料层204和第二材料层206是不同的材料。在一些实施例中，多个第一材料层204与对应的多个第二材料层206可以是晶格匹配材料，并且具有充分的成分差异，使得可在后续执行选择性层去除或选择性氧化。
在各种实施例中，多个第一层204可包括IV族材料，诸如，硅。多个第二层206也可包括IV族材料，诸如，硅锗(SiGe)。在其他实施例中，多个第一层204和多个第二层206可包括III-V族材料，分别诸如，磷化铟(InP)和磷化铟镓(InGaP)。在一些实施例中，多个第一层204和多个第二层206可以是多对晶格匹配材料。在一些实施例中，多个第一层204和对应的多个第二层206可以是适于在超晶格结构200上形成超晶格的任何数量的晶格匹配材料对。例如，多个第一材料层204和对应的多个第二材料206可包括在约2对至约5对之间的晶格匹配材料。
材料层210和材料层208也可被包括在多个第二材料层中。替代地，可将材料层208视为第三材料层。材料层210和208可由于第二材料206相同的材料(诸如，硅锗)形成。然而，构想了材料层210与208的成分属性可在Si:Ge摩尔比方面有所不同。
在一个示例中，多个第一层204和材料层210可具有在约1:1与约5:1之间的硅:锗摩尔比。在一个实施例中，多个第一层204和材料层210的硅锗材料可具有约10％与约50％之间的锗含量，诸如，约20％与约40％之间的锗含量。硅含量可在约30％与约90％之间，诸如，在约50％与约80％之间，例如，约70％。或者，多个第一材料层204可由纯硅材料形成。在另一示例中，材料层208具有约1:1与约1:5之间的硅:锗摩尔比。在一个实施例中，材料层208的硅锗材料可具有约20％与约100％之间的锗含量，诸如，约50％与约80％之间的锗含量。硅含量可在约0％与约80％之间，诸如，在约20％与约40％之间。
可使用外延化学气相沉积工艺来沉积多个第一层204、多个第二层206以及材料层210、208。用于形成多个第一层204、多个第二层206以及材料层210、208的合适前体包括SiH4和GeH4，等等。在一些实施例中，能以足够低的温度(例如，约300摄氏度至约750摄氏度之间)来沉积多个第一层204和多个第二层206以防止不同的原子物质的互混。作为结果，可控制不同原子物质之间的界面，这提供了在选择性蚀刻或改性工艺(诸如，氧化工艺)期间对结构的有利控制。
超晶格结构200的材料层可具有受控的厚度以提供各种材料的基本无缺陷的结晶轮廓。在一些实施例中，超晶格结构200的层可具有约3nm与约50nm之间的厚度。例如，多个第一层204可具有约3nm与约10nm之间的厚度220，诸如，约5nm与7nm之间，例如，约6nm。多个第二层206可具有约5nm与约15nm之间的厚度218，诸如，约7nm与10nm之间，例如，约8nm。材料层210可具有约5nm与约15nm之间的厚度214，诸如，约8nm与12nm之间，例如，约10nm。材料层208可具有约5nm与约15nm之间的厚度216，诸如，约8nm与12nm之间，例如，约10nm。
当在基板202上形成超晶格结构200期间，可按某些序列沉积各种材料层以在超晶格结构200内制造一个或多个器件。在一个实施例中，可在基板202上设置材料层210，并且可在材料层210上设置材料层208。在另一实施例中，材料层210可以是任选的，使得在基板202上设置材料层208。
能以交替的布置来沉积多个第二层206和多个第一层204以形成堆叠结构。在此实施例中，可在材料层208上设置第二层206中的一个第二层，并且可在第二层206中的所述一个第二层上设置第一层204中的一个第一层。也可在超晶格结构200上设置硬掩模层212。在一个实施例中，在第一层204中的一个第一层上设置硬掩模层212。硬掩模层212可以是任何合适的硬掩模材料，诸如，氮化硅材料等。
图3示出在执行了图案化、蚀刻和氧化工艺之后图2的基板202的部分以及超晶格结构200的示意性截面图。在一个实施例中，可利用光刻工艺(诸如，极紫外(extremeultraviolet)图案化工艺)来图案化基板202和超晶格结构200。在另一实施例中，可利用自对准双重或四重图案化工艺来图案化基板202和超晶格结构200。图案化工艺可配置成允许在蚀刻工艺之后以约5nm与约15nm之间(例如，约7nm与约10nm之间)的沟道宽度302来形成超晶格结构200。
可用于蚀刻基板202和超晶格结构200的示例性蚀刻工艺为反应离子蚀刻(RIE)等。在一个实施例中，可利用氯基、溴基或氟基化学品来执行RIE工艺，以便各向异性地蚀刻基板202和超晶格结构200。
形成在基板202上的超晶格结构200也可经受氧化工艺。氧化工艺可选择性地氧化超晶格结构200的各种材料层中的一个或多个层。合适的氧化工艺包括解耦等离子体氧化工艺、远程等离子体氧化工艺、紫外臭氧氧化工艺以及自由基氧化工艺。例如，氧化工艺可选择性地氧化材料层208。氧化工艺可配置成使得在此氧化工艺期间不氧化相对低锗含量的层(例如，材料层210和多个第二层206)，同时提供相对高含量锗的层(诸如，材料层208)的氧化。在选择性氧化之后，材料层208转换为埋入式氧化物(BOX)层308。在一个实施例中，氧化材料层208以形成BOX层308也可包括：作为材料层邻接材料层208的结果而氧化材料层210。然而，在此实施例中，多个第二层206可保持基本上不受氧化。
在一个实施例中，可利用自由基氧化工艺来形成BOX层308。自由基氧化工艺一般使所需的材料暴露于氧自由基，以便选择性地氧化所需的材料层。可在配置成用于执行自由基氧化工艺的处理环境中设置基板202和超晶格结构200。自由基氧化工艺的温度可在约500℃与约900℃之间，诸如，在约600℃与约800℃之间，例如，约700℃。可在约1毫托(mTorr)与约760托(Torr)之间(诸如，1托与100托之间，例如，7托)的压力下执行自由基氧化工艺。可执行自由基氧化工艺达足以氧化高锗含量材料层的时间量。在一个实施例中，可执行自由基氧化工艺达约1秒与约60秒之间(诸如，约10秒与约30秒之间，例如，约20秒)的时间量。
在自由基氧化工艺期间提供至处理环境的前体包括含氧前体和含氢前体。在一个实施例中，可利用按照约50:1(O2:H2)至约150:1(诸如，在约90:1与约110:1之间，例如，约100:1)的比率的O2和H2。在此实施例中，能以约10slm与约100slm之间(诸如，约15slm与约30slm之间，例如，约19slm与约20slm之间)的流率来提供O2。能以约0.1slm与1.0slm之间(诸如，0.2slm)的流率来提供H2。在前述实施例中，处理环境可配置成用于对300mm基板执行自由基氧化工艺。
利用根据前述实施例的自由基氧化工艺可以每秒氧化约1nm材料。例如，如果材料层208具有约40nm的沟道宽度302，则可执行氧化工艺达约20秒。人们相信，材料层208的氧化从材料层208的侧壁向内继续进行。因此，(利用合适的处理参数)形成BOX层308的氧化时间(t)一般可定义为t＝n/2，其中，n是沟道宽度302。通过在后续的处理操作之前执行选择性氧化以形成BOX层308，可实现处理效率。例如，可减少用于完全氧化BOX层308的时间量。此外，由于当与后续的处理操作期间执行的氧化工艺相比具有要从中选择的更少的材料和结构，因此可实现改善的氧化选择性。此外，可在不需要如各种常规工艺中所需的封盖(capping)层的情况下执行BOX层形成工艺。
图4示出在执行了衬层形成工艺之后图3的基板202的部分以及超晶格结构200的示意性截面图。在先前所述的蚀刻工艺期间，超晶格结构200的侧壁可能受损。可执行衬层沉积工艺，以便将衬层材料402沉积在超晶格结构200的侧壁上以及基板202的至少部分处。
衬层材料沉积工艺可包括用于制造衬层材料402的若干不同的操作。例如，可执行热氧化工艺，以便在超晶格结构200(所述超晶格结构200包括BOX层308)的侧壁以及基板202上沉积氧化物材料。随后，可执行氮化工艺(诸如，解耦等离子体氮化工艺)，以便将氮并入氧化物材料中以形成氮氧化物材料。随后，氮氧化物衬层材料402可经受氮化后退火工艺，以便进一步将氮并入氧化物材料中。氮化后退火工艺也可治愈可能存在于衬层材料402中的缺陷。
在一个实施例中，衬层材料402的宽度404可在约
Figure GDA0001540121780000101
与约
Figure GDA0001540121780000102
之间，诸如，在约
Figure GDA0001540121780000103
与约
Figure GDA0001540121780000104
之间，例如，约
Figure GDA0001540121780000105
构想了衬层材料402可适用于在后续浅沟槽隔离工艺中防止对超晶格结构200的未氧化材料层的氧化。
图5示出在执行了浅沟槽(trench)隔离(STI)工艺之后图4的基板202的部分以及超晶格结构200的示意性截面图。一般执行STI工艺，以便将基板202和/或超晶格结构200中的至少一者与在基板202上具有不同导电性类型(例如，n型或p型)和/或邻近晶体管特征(未示出)的井(well)电隔离。在一个实施例中，STI工艺可以是可流动CVD沉积工艺，所述可流动CVD沉积工艺配置成沉积电介质材料层502(诸如，氧化硅材料或氮化硅材料)。可使用高密度等离子体CVD系统、等离子体增强型CVD系统和/或亚大气CVD系统等来形成电介质材料层502。可适于形成电介质材料层502的CVD系统的示例包括ULTIMA HDP
Figure GDA0001540121780000111
系统和
Figure GDA0001540121780000112
ETERNA
Figure GDA0001540121780000113
系统，这两者都可从美国加州圣克拉拉市的应用材料公司获得。构想了也可利用来自其他制造商的其他适当配置的CVD系统。
图6示出在执行了退火工艺之后图5的基板202的部分以及超晶格结构200的示意性截面图。可执行退火工艺以使电介质材料层502致密化，从而形成致密化的电介质材料层602。
在一个实施例中，退火工艺包括蒸汽退火工艺。可在约300摄氏度与约800摄氏度之间(诸如，约500摄氏度与约600摄氏度之间)的温度下执行蒸汽退火工艺。可执行蒸汽退火工艺达约15分钟与约180分钟之间(例如，约120分钟)的时间量。蒸汽退火工艺也可进一步氧化致密化的电介质材料层602。
在另一实施例中，退火工艺也可包括干法退火工艺。可在约500摄氏度与约1000摄氏度之间(诸如，约650摄氏度与约750摄氏度之间)的温度下执行干法退火工艺。可执行干法退火工艺达约1分钟与约60分钟之间(例如，约30分钟)的时间量。在又一实施例中，可利用蒸汽退火工艺和干法退火工艺两者。在此实施例中，可在蒸汽退火工艺之后执行干法退火工艺。
在执行了一个或多个退火工艺之后，可平面化基板202。更具体而言，可抛光、蚀刻或以其他方式更改致密化的电介质材料层602，使得致密化的材料层602的顶表面与硬掩模层212基本上共面。在一个实施例中，硬掩模层212可用作化学机械抛光工艺的停止指示物。在对致密化电介质材料层602的平面化之后，也可从超晶格结构200中去除硬掩模层212。
图7示出在执行了STI凹陷(recess)工艺之后图6的基板202的部分以及超晶格结构200的示意性截面图。STI凹陷工艺一般是配置成去除致密化电介质材料层602的至少部分的蚀刻工艺。在一个实施例中，可去除致密化电介质材料层602的顶表面702，使得此顶表面702与BOX层308或与多个第二层206中的一个第二层与BOX层308之间的界面基本上共面。STI凹陷工艺还可去除衬层材料402的部分。在一个实施例中，STI凹陷工艺可以是远程等离子体辅助式干法蚀刻工艺，此远程等离子体辅助式干法蚀刻工艺使设置在基板202上的各种材料暴露于H2、NF3和NH3等离子体副产物。STI工艺是总体共形的(conformal)去除工艺，并且对于氧化硅材料可以是选择性的且不轻易蚀刻硅。例如，BOX层308的去除速率可小于致密化电介质材料层602的去除速率。衬层材料402的存在可进一步减少或防止在STI凹陷工艺期间对BOX层308的蚀刻。因此，在对致密化电介质材料层602的蚀刻期间可减少或消除BOX材料308的过度蚀刻或下切(undercutting)。在一个实施例中，可通过
Figure GDA0001540121780000121
工艺以及可从美国加州圣克拉拉市的应用材料公司获得的适当地配置的装置来执行STI凹陷工艺。构想了也可利用其他合适的蚀刻工艺和装置来执行STI凹陷工艺。
在执行了STI凹陷工艺之后，可执行后续的hGAA或FinFET处理操作。有利的是，BOX层308自对准至超晶格结构200的底部区域。本文中描述的自对准BOX形成工艺通过减少或消除寄生电容和泄漏，有利地改善了晶体管器件性能并减小了晶体管器件可变性。此外，通过在沉积电介质材料层502之前形成BOX层308或通过在沉积电介质材料层502之后形成BOX层，可实现BOX层形成的处理灵活性和效率。
用于形成hGAA和FinFET器件结构的后续处理操作一般包括栅极结构形成和源极/漏极形成。图8示出具有形成在其上的虚拟栅极结构802的基板202和超晶格结构200的示意性截面图。虚拟栅极结构802可由适用于用作占位体(placeholder)以用于后续取代金属栅极形成的一种或多种材料形成。在一个实施例中，虚拟栅极结构802可由含硅材料(诸如，非晶硅等)形成。
图9示出沿截面线9-9旋转了90的图8的示意性截面图，此图描绘形成在邻接超晶格结构200的基板202上的源极/漏极区902。源极/漏极区902一般沉积在基板202上，使得源极/漏极区902与超晶格结构200(其充当沟道)耦接，并且便于电子和空穴在其间的流动。
源极/漏极区902可由合适的材料形成，所述材料诸如，含硅材料、经掺杂的硅材料、复合硅材料或非含硅材料。例如，源极/漏极区902可以是硅、含磷掺杂硅、硅锗材料或锗。构想了可响应于源极/漏极区902的所需的n型或p型特性来选择源极/漏极区材料的类型。可通过合适的沉积技术(诸如，CVD技术或外延沉积技术)来沉积源极/漏极区902。
在某些实施例(诸如，hGGA集成方案)中，可由金属栅极结构904取代多个第二层206和虚拟栅极结构802。可通过选择性蚀刻工艺来去除多个第二层206和虚拟栅极结构802，所述多个第二层206和虚拟栅极结构802呈现出相对于超晶格结构200的其他层的充分不同的成分属性。在某些实施例中，可通过对虚拟栅极结构802的材料具有选择性的第一蚀刻工艺来去除虚拟栅极结构802，并且可通过对第二层206的材料具有选择性的第二蚀刻工艺来去除多个第二层206。或者，可通过单个蚀刻工艺来去除虚拟栅极结构802以及多个第二层206。虽然没有示出，但是在某些实施例中，可在源极/漏极区902与金属栅极结构904之间设置间隔体(spacer)材料。在一个实施例中，可在沉积源极/漏极区902之前执行对间隔体材料的沉积。
随后，在先前由虚拟栅极结构802以及多个第二层206占据的区域中沉积金属栅极结构904。一般而言，可通过适当地配置的外延工艺、原子层沉积(ALD)工艺或CVD工艺来沉积金属栅极结构904。可用作金属栅极结构904的材料一般呈现出大于约3.9的k值。具有合适地高的k值的材料的示例包括二氧化铪、二氧化锆、二氧化钛、氮化钛、铝化钛，等等。在某些实施例中，也可利用各种其他氮化物材料。在一个实施例中，可将上述材料用于取代多个第二层的金属栅极结构904的多个部分。
取代虚拟栅极结构802的金属栅极结构904的部分可由含金属材料和/或导电材料形成。例如，合适的材料包括含钛材料(诸如，TiN或TiAlC)以及含钽材料(诸如，TaN)。其他合适的材料包括耐火材料，诸如，钨、钌、铼，等等。在某些实施例中，用于形成取代多个第二层206以及虚拟栅极结构802的金属结构904的多个部分的材料可以是与上述材料相同或不同的材料。可通过晶体管类型(即，NMOS/PMOS)来确定为金属栅极结构904选择的材料类型。
在一个实施例中，如果BOX层308先前未经氧化，则在形成源极/漏极区902期间和/或之后可执行氧化工艺。因此，可改善在形成BOX层308时的工艺灵活性，取决于所需的整合方案，这可提供更高效的BOX层形成以及改善的器件性能。构想了hGAA和FinFET处理序列等可通过实现上述BOX层形成方案(即，在沉积电介质材料层502之前形成的BOX层308或在沉积电介质材料层502之后形成的BOX层308)获益。
图10示出适用于执行本公开的一个或多个部分的群集工具1080的示意性平面图。一般而言，群集工具1080是包括执行各种功能的多个腔室(例如，工艺腔室1090A-D、保养腔室1091A-B，等等)的模块化系统，所述功能包括：基板中心找寻与定向、脱气、退火、沉积和/或蚀刻。
群集工具1080可至少包括配置成执行方法100的至少多个部分的半导体基板工艺腔室，并且可以进一步包括诸如离子植入腔室、蚀刻腔室、沉积腔室等的腔室。群集工具1080的多个腔室安装至真空转移腔室1088，所述真空转移腔室1088容纳适于在腔室之间取送基板的机械臂1089。真空转移腔室1088典型地维持在真空条件下，并且提供中介级，所述中介级用于将基板从一个腔室取送至另一腔室和/或取送至定位在群集工具1080的前端处的负载锁定腔室1084。前段环境1083示出为定位成与负载锁定腔室1084选择性连通。设置在前段环境1083中的舱体(pod)加载器1085能够线性移动以及旋转式移动(箭头1082)，以便在负载锁定腔室1084与多个舱体1087之间取送基板盒。
群集工具1080也包括控制器1081，所述编程器1081经编程以执行在群集工具1080中执行的各种处理方法。例如，控制器1081可配置成控制来自气源的各种前体气体和工艺气体的流动，并且控制与材料沉积或蚀刻工艺相关联的处理参数。控制器1081包括可编程中央处理单元(CPU)1079(所述CPU 1079与存储器1077和大容量存储设备一起操作)、输入控制单元和显示单元(未示出)，诸如，电源、时钟、高速缓存、输入/输出(I/O)电路，它们耦接至群集工具1080的各种组件以便于对基板处理的控制。控制器1081也可包括硬件以通过传感器在群集工具1080中监测基板处理。测量系统参数(诸如，基板温度、腔室大气压力等)的其他传感器也可将信息提供给控制器1081。
为了便于对上述群集工具1080的控制，CPU 1079可以是各种形式的通用计算机处理器中的一个(诸如，可编程逻辑控制器(PLC))，所述通用计算机处理器可在工业设置中用于控制各种腔室和子处理器。存储器1077耦接至CPU 1079，并且存储器1077是非暂态的，并且可以是可容易获得的存储器中的一种或多种，诸如，随机存取存储器(RAM)、只读存储器(ROM)、软盘驱动器、硬盘，或者本地或远程的任何形式的数字存储设备。支持电路1075耦接至CPU 1079，以便以常规方式支持处理器。沉积、蚀刻和其他工艺一般在存储器1077被典型地存储为软件例程。可由第二CPU(未示出)存储和/或执行软件例程，所述第二CPU位于由CPU 1079控制的硬件的远程。
存储器1077为包含指令的计算机可读存储介质形式，当由CPU 1079执行所述指令时，所述指令便于群集工具1080的操作。存储器1077中的指令为程序产品的形式，诸如，实现本公开的方法的程序。程序代码可符合多种不同的编程语言中的任一种。在一个示例中，本公开可实现为存储在计算机可读存储介质上以供与计算机系统一起使用的程序产品。程序产品的(多个)程序定义实施例(包括本文中所述的方法)的功能。说明性计算机可读存储介质包括但不限于：(i)信息永久地存储在其上的非可写存储介质(例如，计算机内的只读存储器设备(诸如，可由CD-ROM驱动器读取的CD-ROM盘)、闪存、ROM芯片或任何类型的固态非仪式性半导体存储器)；以及(ii)其上存储了可更改信息的可写存储介质(例如，盘驱动器内的软盘、或硬盘、或任何类型的固态随机存取半导体存储器)。当携带指示本文中所述的方法的功能的计算机可读指令时，此类计算机可读存储介质是本公开的实施例。
为了实践本公开的实施例，群集工具1080的处理器腔室中的至少一个(例如，1090A)可配置成执行蚀刻工艺，第二处理腔室(例如，1090B)可配置成执行清洁工艺，并且第三处理腔室(例如，1090C)可配置成执行外延沉积工艺。具有所陈述配置的群集工具在蚀刻了源极/漏极凹陷之后有利地防止不期望的氧化，并且在外延沉积之前减少或消除对经氧化表面的后续清洁。在一些实施例中，群集工具1080的处理腔室中的至少一个(例如，1090A)可配置成执行选择性蚀刻工艺，并且第二处理腔室(例如，1090B)可配置成执行沉积工艺(例如，沉积电介质材料)。具有所陈述配置的群集工具在hGAA或FinFET沟道的暴露后有利地防止沟道结构的氧化。
图11示意性地示出根据本文中所述的实施例的、可形成和/或实现在器件中的器件结构1100的截面图。器件结构1100一般可视为上文所定义的超晶格结构的附加实施例。在一个实施例中，可在基板202上形成器件结构1100。在一个实施例中，器件结构1100可包括：设置在基板202上的材料层210、设置在材料层210上的BOX层308以及设置在BOX层308上的单个的第一层204。在另一实施例中，器件结构1100可包括直接设置在基板202上的BOX层308以及设置在BOX层308上的单个的第一层204。在此实施例中，在基板202与BOX层308之间不存在材料层210。
适用于单个的第一层204的材料包括含硅材料，诸如，纯硅或经掺杂的硅材料。适用于形成单个的第一层204的其他材料包括硅锗材料。例如，硅锗材料可包括约20％与约40％之间的硅锗以及约60％与80％之间的硅。构想了可在FinFET集成方案中有利地利用器件结构1100。可根据图1以及图3-7中描述的操作来处理器件结构1100。也可根据图8-9的公开内容来实现器件结构1100，而不处理涉及取代多个第二层206的处理操作。
图12示出合并了图11的器件结构1100的器件的示意性截面图。如图所示，可根据如上所述的图8-9的公开内容来处理器件结构1100以形成包括源极/漏极902以及金属栅极结构904的器件。构想了可对于形成FinFET型器件来有利地实现参照图12描述的实施例，同时可对于形成hGAA型器件来有利地实现参照图9所述的实施例。然而，可单独地或组合地利用来自FinFET和hGAA方案两者的实施例，以便形成在形成BOX层308时呈现出改善的工艺灵活性并且提供更高效的BOX层形成和改善的器件性能的器件结构。
虽然上述内容涉及本公开的实施例，但是可设计本公开的其他和进一步的实施例而不背离本公开的基本范围，并且本公开的范围由所附权利要求书来确定。

Claims (17)

1.一种形成半导体器件的方法，所述方法包括以下步骤：
在基板上形成超晶格结构，其中所述超晶格结构包括：
第一材料层；
第二材料层；以及
一第三材料层，该第三材料层设置在所述基板上；
图案化所述超晶格结构；
蚀刻所述超晶格结构和所述基板；
执行衬层沉积工艺以在所述超晶格结构上形成衬层；
执行浅沟槽隔离工艺以在所述基板上沉积氧化物材料层；
执行退火工艺以氧化所述第三材料层，从而形成埋入式氧化物层；以及
使所述基板上沉积的氧化物材料层凹陷，使得该氧化物材料层的顶表面与所述埋入式氧化物层和所述第二材料层之间的界面共面。
2.如权利要求1所述的方法，其中所述第一材料层和所述第二材料层以交替的堆叠布置设置在所述超晶格结构内。
3.如权利要求1所述的方法，其中所述第二材料层和所述第三材料层包括硅锗。
4.如权利要求3所述的方法，其中所述第二材料层包括70％的硅与30％的锗，并且所述第三材料层包括30％的硅与70％的锗。
5.如权利要求1所述的方法，其中所述基板和所述第一材料层包括含硅材料。
6.如权利要求1所述的方法，其中所述衬层沉积工艺进一步包括：
热氧化工艺；
氮化工艺；以及
退火工艺。
7.如权利要求1所述的方法，其中所述衬层包括氮氧化物材料。
8.如权利要求1所述的方法，其特征在于，进一步包括：
执行可流动化学气相沉积工艺以沉积所述氧化物材料层。
9.如权利要求1所述的方法，其中所述退火工艺包括以下步骤：在300℃与800℃之间的温度下执行蒸汽退火工艺。
10.如权利要求9所述的方法，进一步包括：
在所述蒸汽退火工艺之后执行干法退火工艺，在500℃与1000℃之间的温度下执行所述干法退火工艺。
11.一种形成半导体器件的方法，所述方法包括以下步骤：
在基板上形成超晶格结构，其中所述超晶格结构包括：
硅材料层；
低锗含量硅锗材料层；以及
一高锗含量硅锗材料层，该高锗含量硅锗材料层设置在所述基板上；
图案化所述超晶格结构；
蚀刻所述超晶格结构和所述基板；
执行衬层沉积工艺以在所述超晶格结构上形成氮氧化物衬层；
执行浅沟槽隔离工艺以在所述基板上沉积氧化物材料层；
执行退火工艺以氧化所述高锗含量硅锗材料层，从而形成埋入式氧化物层；以及
使所述基板上沉积的氧化物材料层凹陷，使得该氧化物材料层的顶表面与所述埋入式氧化物层和所述低锗含量硅锗材料层之间的界面共面。
12.如权利要求11所述的方法，其中所述硅材料层和所述低锗含量硅锗材料层以交替的堆叠布置设置在所述超晶格结构内。
13.如权利要求11所述的方法，其中所述低锗含量硅锗材料层包括70％的硅与30％的锗，并且所述高锗含量硅锗材料层包括30％的硅与70％的锗。
14.如权利要求11所述的方法，其中所述退火工艺包括以下步骤：在300℃与800℃之间的温度下执行蒸汽退火工艺；以及在所述蒸汽退火工艺之后，在500℃与1000℃之间的温度下执行干法退火工艺。
15.一种形成半导体器件的方法，所述方法包括以下步骤：
在基板上形成超晶格结构，其中所述超晶格结构包括：
硅材料层；
第一硅锗材料层，包含30％的锗；以及
第二硅锗材料层，包含70％的锗，其中，所述硅材料层、所述第一硅锗材料层和所述第二硅锗材料层以堆叠布置设置；
执行衬层沉积工艺以在所述超晶格结构上形成氮氧化物衬层；
执行浅沟槽隔离工艺以在所述基板上沉积氧化物材料层；
执行退火工艺以氧化设置在所述基板上的所述第二硅锗材料层，从而形成埋入式氧化物层；以及
执行浅沟槽隔离凹陷工艺，以使该氧化物材料层的顶表面与所述埋入式氧化物层和所述第一硅锗材料层之间的界面共面。
16.如权利要求15所述的方法，其中所述退火工艺包括以下步骤：在300℃与800℃之间的温度下执行蒸汽退火工艺。
17.如权利要求16所述的方法，进一步包括以下步骤：
在所述蒸汽退火工艺之后，在500℃与1000℃之间的温度下执行干法退火工艺。
CN201610309125.1A 2015-05-11 2016-05-11 水平全环栅和FinFET器件隔离 Active CN106158722B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110148577.7A CN113161421A (zh) 2015-05-11 2016-05-11 水平全环栅和FinFET器件隔离

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562159715P 2015-05-11 2015-05-11
US62/159,715 2015-05-11
US201562265260P 2015-12-09 2015-12-09
US62/265,260 2015-12-09

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202110148577.7A Division CN113161421A (zh) 2015-05-11 2016-05-11 水平全环栅和FinFET器件隔离

Publications (2)

Publication Number Publication Date
CN106158722A CN106158722A (zh) 2016-11-23
CN106158722B true CN106158722B (zh) 2021-02-26

Family

ID=57277742

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202110148577.7A Pending CN113161421A (zh) 2015-05-11 2016-05-11 水平全环栅和FinFET器件隔离
CN201610309125.1A Active CN106158722B (zh) 2015-05-11 2016-05-11 水平全环栅和FinFET器件隔离

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202110148577.7A Pending CN113161421A (zh) 2015-05-11 2016-05-11 水平全环栅和FinFET器件隔离

Country Status (4)

Country Link
US (3) US9865735B2 (zh)
KR (2) KR102509036B1 (zh)
CN (2) CN113161421A (zh)
TW (4) TWI723993B (zh)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI723993B (zh) * 2015-05-11 2021-04-11 美商應用材料股份有限公司 水平環繞式閘極與鰭式場效電晶體元件的隔離
US10522387B2 (en) * 2016-12-15 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and multi-wafer deposition apparatus
CN108346699B (zh) * 2017-01-23 2021-02-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件及制备方法、电子装置
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
US10354923B2 (en) * 2017-05-31 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for atomic layer deposition of a dielectric over a substrate
US10269571B2 (en) * 2017-07-12 2019-04-23 Applied Materials, Inc. Methods for fabricating nanowire for semiconductor applications
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
JP6947914B2 (ja) 2017-08-18 2021-10-13 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 高圧高温下のアニールチャンバ
CN111095524B (zh) * 2017-09-12 2023-10-03 应用材料公司 用于使用保护阻挡物层制造半导体结构的设备和方法
CN117936420A (zh) 2017-11-11 2024-04-26 微材料有限责任公司 用于高压处理腔室的气体输送系统
SG11202003438QA (en) 2017-11-16 2020-05-28 Applied Materials Inc High pressure steam anneal processing apparatus
JP2021503714A (ja) 2017-11-17 2021-02-12 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 高圧処理システムのためのコンデンサシステム
US10438853B2 (en) * 2017-11-22 2019-10-08 Globalfoundries Inc. Methods, apparatus and system for forming a FinFET device comprising a first portion capable of operating at a first voltage and a second portion capable of operating at a second voltage
US11114333B2 (en) 2018-02-22 2021-09-07 Micromaterials, LLC Method for depositing and reflow of a high quality etch resistant gapfill dielectric film
KR20230079236A (ko) 2018-03-09 2023-06-05 어플라이드 머티어리얼스, 인코포레이티드 금속 함유 재료들을 위한 고압 어닐링 프로세스
US10714331B2 (en) 2018-04-04 2020-07-14 Applied Materials, Inc. Method to fabricate thermally stable low K-FinFET spacer
TW201946112A (zh) * 2018-04-24 2019-12-01 美商應用材料股份有限公司 移除高深寬比結構中的ⅲ-v材料的方法
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
US10790183B2 (en) * 2018-06-05 2020-09-29 Applied Materials, Inc. Selective oxidation for 3D device isolation
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
US10675581B2 (en) 2018-08-06 2020-06-09 Applied Materials, Inc. Gas abatement apparatus
US10510871B1 (en) 2018-08-16 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10573755B1 (en) 2018-09-12 2020-02-25 International Business Machines Corporation Nanosheet FET with box isolation on substrate
KR102528076B1 (ko) 2018-10-30 2023-05-03 어플라이드 머티어리얼스, 인코포레이티드 반도체 응용들을 위한 구조를 식각하기 위한 방법들
JP2022507390A (ja) 2018-11-16 2022-01-18 アプライド マテリアルズ インコーポレイテッド 強化拡散プロセスを使用する膜の堆積
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
US11011626B2 (en) 2019-05-07 2021-05-18 International Business Machines Corporation Fin field-effect transistor with reduced parasitic capacitance and reduced variability
TWI805947B (zh) * 2019-10-21 2023-06-21 美商應用材料股份有限公司 水平gaa奈米線及奈米平板電晶體
US11417764B2 (en) * 2020-01-29 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Interface profile control in epitaxial structures for semiconductor devices
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film
US11508828B2 (en) * 2020-07-06 2022-11-22 Applied Materials, Inc. Selective silicon etch for gate all around transistors
US11791155B2 (en) 2020-08-27 2023-10-17 Applied Materials, Inc. Diffusion barriers for germanium
US11735483B2 (en) * 2021-02-26 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming epitaxial source/drain features using a self-aligned mask and semiconductor devices fabricated thereof
US20230326925A1 (en) * 2022-04-07 2023-10-12 Applied Materials, Inc. Monolithic complementary field-effect transistors having carbon-doped release layers
WO2024091414A1 (en) * 2022-10-27 2024-05-02 Applied Materials, Inc. Substrate isolated strained gate-all-around field effect transistor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1627487A (zh) * 2003-12-11 2005-06-15 国际商业机器公司 环绕栅极场效应晶体管
CN104347502A (zh) * 2013-08-02 2015-02-11 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5576221A (en) 1993-12-20 1996-11-19 Nec Corporation Manufacturing method of semiconductor device
US6703688B1 (en) * 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6830976B2 (en) * 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US7049660B2 (en) 2003-05-30 2006-05-23 International Business Machines Corporation High-quality SGOI by oxidation near the alloy melting temperature
US7202494B2 (en) * 2003-06-26 2007-04-10 Rj Mears, Llc FINFET including a superlattice
US20050012087A1 (en) * 2003-07-15 2005-01-20 Yi-Ming Sheu Self-aligned MOSFET having an oxide region below the channel
US7229901B2 (en) * 2004-12-16 2007-06-12 Wisconsin Alumni Research Foundation Fabrication of strained heterojunction structures
US7271043B2 (en) * 2005-01-18 2007-09-18 International Business Machines Corporation Method for manufacturing strained silicon directly-on-insulator substrate with hybrid crystalline orientation and different stress levels
US7220626B2 (en) * 2005-01-28 2007-05-22 International Business Machines Corporation Structure and method for manufacturing planar strained Si/SiGe substrate with multiple orientations and different stress levels
WO2007022359A2 (en) * 2005-08-16 2007-02-22 The Regents Of The University Of California Vertical integrated silicon nanowire field effect transistors and methods of fabrication
JP2007123827A (ja) 2005-09-30 2007-05-17 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US7442599B2 (en) 2006-09-15 2008-10-28 Sharp Laboratories Of America, Inc. Silicon/germanium superlattice thermal sensor
US7902584B2 (en) * 2007-04-16 2011-03-08 Kabushiki Kaisha Toshiba Semiconductor memory device and manufacturing method thereof
US7812339B2 (en) * 2007-04-23 2010-10-12 Mears Technologies, Inc. Method for making a semiconductor device including shallow trench isolation (STI) regions with maskless superlattice deposition following STI formation and related structures
US8058692B2 (en) * 2008-12-29 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors with reverse T-shaped fins
US8080820B2 (en) * 2009-03-16 2011-12-20 Intel Corporation Apparatus and methods for improving parallel conduction in a quantum well device
US20110240121A1 (en) * 2010-04-02 2011-10-06 Iowa State University Research Foundation, Inc. Nanocrystalline Superlattice Solar Cell
US8633076B2 (en) 2010-11-23 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for adjusting fin width in integrated circuitry
US9012284B2 (en) * 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
CN104126228B (zh) * 2011-12-23 2016-12-07 英特尔公司 非平面栅极全包围器件及其制造方法
US8994002B2 (en) * 2012-03-16 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET having superlattice stressor
US20130285117A1 (en) * 2012-04-27 2013-10-31 International Business Machines Corporation CMOS WITH SiGe CHANNEL PFETs AND METHOD OF FABRICATION
US8735869B2 (en) * 2012-09-27 2014-05-27 Intel Corporation Strained gate-all-around semiconductor devices formed on globally or locally isolated substrates
US8697501B1 (en) * 2012-12-04 2014-04-15 Globalfoundries Inc. Semiconductor device having a gate formed on a uniform surface and method for forming the same
US9202917B2 (en) 2013-07-29 2015-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Buried SiGe oxide FinFET scheme for device enhancement
JP5826779B2 (ja) * 2013-02-27 2015-12-02 株式会社東芝 不揮発性半導体記憶装置
US9978650B2 (en) * 2013-03-13 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor channel
US8975125B2 (en) * 2013-03-14 2015-03-10 International Business Machines Corporation Formation of bulk SiGe fin with dielectric isolation by anodization
US20150069327A1 (en) * 2013-09-11 2015-03-12 International Business Machines Corporation Fin field-effect transistors with superlattice channels
WO2015077580A1 (en) * 2013-11-22 2015-05-28 Mears Technologies, Inc. Semiconductor devices including superlattice depletion layer stack and related methods
EP3072158A1 (en) * 2013-11-22 2016-09-28 Atomera Incorporated Vertical semiconductor devices including superlattice punch through stop layer and related methods
WO2015138094A1 (en) 2014-03-12 2015-09-17 Applied Materials, Inc. Wafer rotation in a semiconductor chamber
US9425260B2 (en) * 2014-03-13 2016-08-23 International Business Machines Corporation Application of super lattice films on insulator to lateral bipolar transistors
US9601576B2 (en) * 2014-04-18 2017-03-21 International Business Machines Corporation Nanowire FET with tensile channel stressor
US9379218B2 (en) * 2014-04-25 2016-06-28 International Business Machines Corporation Fin formation in fin field effect transistors
US9673277B2 (en) * 2014-10-20 2017-06-06 Applied Materials, Inc. Methods and apparatus for forming horizontal gate all around device structures
US9390925B1 (en) * 2014-12-17 2016-07-12 GlobalFoundries, Inc. Silicon—germanium (SiGe) fin formation
US10573719B2 (en) * 2015-05-11 2020-02-25 Applied Materials, Inc. Horizontal gate all around device isolation
US9460920B1 (en) * 2015-05-11 2016-10-04 Applied Materials, Inc. Horizontal gate all around device isolation
TWI723993B (zh) * 2015-05-11 2021-04-11 美商應用材料股份有限公司 水平環繞式閘極與鰭式場效電晶體元件的隔離
US9362179B1 (en) * 2015-06-22 2016-06-07 International Business Machines Corporation Method to form dual channel semiconductor material fins
US9484406B1 (en) * 2015-09-03 2016-11-01 Applied Materials, Inc. Method for fabricating nanowires for horizontal gate all around devices for semiconductor applications
US9748404B1 (en) * 2016-02-29 2017-08-29 International Business Machines Corporation Method for fabricating a semiconductor device including gate-to-bulk substrate isolation
US9704995B1 (en) * 2016-09-20 2017-07-11 Advanced Micro Devices, Inc. Gate all around device architecture with local oxide
US10170618B2 (en) * 2017-03-02 2019-01-01 International Business Machines Corporation Vertical transistor with reduced gate-induced-drain-leakage current
US20180261686A1 (en) * 2017-03-13 2018-09-13 Applied Materials, Inc. Transistor sidewall formation process
US10090410B1 (en) * 2017-03-17 2018-10-02 International Business Machines Corporation Forming a combination of long channel devices and vertical transport fin field effect transistors on the same substrate
US10347581B2 (en) * 2017-03-22 2019-07-09 International Business Machines Corporation Contact formation in semiconductor devices
US9871140B1 (en) * 2017-03-31 2018-01-16 International Business Machines Corporation Dual strained nanosheet CMOS and methods for fabricating
US10680106B2 (en) * 2017-11-15 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming source/drain epitaxial stacks
US10374089B2 (en) * 2017-12-22 2019-08-06 International Business Machines Corporation Tensile strain in NFET channel
US10886182B2 (en) * 2018-07-31 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11335604B2 (en) * 2018-10-31 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10672872B1 (en) * 2019-02-13 2020-06-02 International Business Machines Corporation Self-aligned base contacts for vertical fin-type bipolar junction transistors
US10910273B2 (en) * 2019-02-25 2021-02-02 International Business Machines Corporation Forming shallow trench isolation regions for nanosheet field-effect transistor devices using sacrificial epitaxial layer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1627487A (zh) * 2003-12-11 2005-06-15 国际商业机器公司 环绕栅极场效应晶体管
CN104347502A (zh) * 2013-08-02 2015-02-11 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Also Published As

Publication number Publication date
KR20160132776A (ko) 2016-11-21
KR20230038440A (ko) 2023-03-20
TW202322383A (zh) 2023-06-01
TWI826223B (zh) 2023-12-11
TWI723993B (zh) 2021-04-11
TWI825991B (zh) 2023-12-11
CN106158722A (zh) 2016-11-23
CN113161421A (zh) 2021-07-23
KR102509036B1 (ko) 2023-03-09
TW202306149A (zh) 2023-02-01
US20180061978A1 (en) 2018-03-01
US11145761B2 (en) 2021-10-12
US10490666B2 (en) 2019-11-26
TWI791199B (zh) 2023-02-01
US20200035822A1 (en) 2020-01-30
TW202137545A (zh) 2021-10-01
US9865735B2 (en) 2018-01-09
US20160336405A1 (en) 2016-11-17
TW201701478A (zh) 2017-01-01

Similar Documents

Publication Publication Date Title
CN106158722B (zh) 水平全环栅和FinFET器件隔离
US10790183B2 (en) Selective oxidation for 3D device isolation
US10269571B2 (en) Methods for fabricating nanowire for semiconductor applications
US9460920B1 (en) Horizontal gate all around device isolation
WO2016039869A1 (en) Self aligned replacement fin formation
US9748354B2 (en) Multi-threshold voltage structures with a lanthanum nitride film and methods of formation thereof
CN102074461A (zh) 半导体装置及其制造方法
WO2011079604A1 (zh) 一种半导体器件及其制造方法
CN111095524B (zh) 用于使用保护阻挡物层制造半导体结构的设备和方法
US10573719B2 (en) Horizontal gate all around device isolation
US8324074B2 (en) Structure and method to minimize regrowth and work function shift in high-k gate stacks
CN113383426A (zh) 有源处理的栅极触点
US11456178B2 (en) Gate interface engineering with doped layer
US20220320294A1 (en) Arsenic diffusion profile engineering for transistors
TW201417154A (zh) 雙閘極製程
CN113380625A (zh) 半导体装置的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant