CN113383426A - 有源处理的栅极触点 - Google Patents

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王希昆
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肖恩·M·索特
吴冬
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Abstract

一种半导体器件制造处理包括：在具有多个开口的基板上形成栅极，每个栅极具有第一金属的导电层与第一介电材料的栅极介电层，以第二介电材料部分地填充所述开口，在不破坏真空的处理系统中的基板上形成第一结构，在第一结构上方沉积第三介电材料，及形成所述栅极的平坦化表面与安置设置在第一结构上方的第三介电材料的表面。形成第一结构包括：通过去除每个开口内的第二介电材料的第二部分而形成沟槽，通过以第二金属部分地填充所述沟槽而在所述沟槽中形成凹陷有源区，在每个凹陷有源区上方形成衬垫，及在各衬垫上方形成金属盖层。

Description

有源处理的栅极触点
技术领域
本公开内容的实施方式一般地涉及半导体器件制造处理与结构，更具体地，涉及具有低k盖层与自对准触点的半导体器件。
背景技术
在最近的微电子器件中，晶体管高密度地集成于集成电路中。然而，一旦栅极长度到达20nm附近，晶体管性能就受到短沟道效应所影响，诸如即使当在电流应该已经被关闭的“关闭”状态时，源极与漏极之间的漏电流。器件结构因此已从二维(2D)平面结构转变成三维(3D)结构，诸如鳍式场效应晶体管(FinFET)，其中栅极围绕器件与纳米线或纳米片器件。不同于2D器件，制造3D器件在图案化纳米尺度晶体管的先进光刻、处理集成、湿法与干法蚀刻、包括沉积高k材料与金属栅极的栅极形成中面临更多挑战。因此，需要改良的器件制造处理与结构。
发明内容
本文所述的实施方式一般地涉及改良的器件制造处理与结构。在一个实施方式中，半导体器件制造处理包括：通过去除栅极层的第一部分以形成多个开口而在基板上形成栅极，其中栅极层包含由第一金属制成的导电层与设置在导电层上的由第一介电材料制成的栅极介电层，以第二介电材料部分地填充多个开口，在不破坏真空的处理系统中的基板上形成第一结构，在第一结构上方沉积第三介电材料，形成包含栅极的表面与设置在第一结构上方的第三介电材料的表面的平坦化表面，及通过去除沟槽中的第三介电材料的第三部分而在沟槽中形成触点通孔开口。形成第一结构包括：通过去除设置在多个开口的每一者内的第二介电材料的第二部分而形成多个沟槽，通过以第二金属部分地填充多个沟槽而在多个沟槽中形成凹陷有源区，在凹陷有源区的每一者上方形成衬垫，及在衬垫的每一者上方形成金属盖层。
在另一实施方式中，半导体器件制造处理包括：通过去除栅极层的第一部分以形成多个开口而在基板上形成栅极，其中栅极层包含由第一金属制成的导电层与设置在导电层上的由第一介电材料制成的栅极介电层，以第二介电材料部分地填充多个开口，在不破坏真空的处理系统中的基板上形成第一结构，形成包含栅极的表面与第一结构的表面的平坦化表面，及通过去除沟槽中的第三介电材料的第三部分而在沟槽中形成触点通孔开口。形成第一结构包括：通过去除设置在多个开口的每一者内的第二介电材料的第二部分而形成多个沟槽，通过以第二金属部分地填充多个沟槽而在多个沟槽中形成凹陷有源区，在凹陷有源区的每一者上方形成衬垫，在衬垫的每一者上方形成金属盖层，及在金属盖层上方沉积第三介电材料。
在另一实施方式中，半导体结构包括：基板上的由第一金属制成的第一栅极与第二栅极，第一栅极与第二栅极上的由第一介电材料制成的栅极盖层，第一栅极与第二栅极之间的沟槽，在沟槽中形成的第二金属制成的凹陷有源区，在第一栅极与第二栅极的侧壁上的由第二介电材料制成的间隔物，以将凹陷有源区与第一栅极及第二栅极电气隔离，设置在凹陷有源区上方的衬垫，设置在衬垫上方的金属盖层，及沟槽中的触点通孔开口，此开口可连接至形成在沟槽中的自对准触点栅极，此自对准触点栅极电气连接至凹陷有源区。
附图说明
通过参照实施方式，其中一些实施方式绘示在随附附图中，可获得简短总结于上的本发明的更具体的说明，而可详细理解本发明的上述特征。然而，将注意到随附附图仅绘示本发明的典型实施方式且因而不当作限制本发明的范围，由于本发明可容许其他等效实施方式。
图1是根据一个实施方式的形成半导体结构的方法步骤的流程图。
图2是根据一个实施方式的在半导体结构的形成中的初始阶段的截面视图。
图3是根据一个实施方式的在半导体结构的形成中的中间阶段的截面视图。
图4是根据一个实施方式的在半导体结构的形成中的中间阶段的截面视图。
图5是根据一个实施方式的在半导体结构的形成中的中间阶段的截面视图。
图6是根据一个实施方式的在半导体结构的形成中的中间阶段的截面视图。
图7是根据一个实施方式的在半导体结构的形成中的中间阶段的截面视图。
图8是根据一个实施方式的在半导体结构的形成中的中间阶段的截面视图。
图9是根据一个实施方式的在半导体结构的形成中的中间阶段的截面视图。
图10是根据一个实施方式的在半导体结构的形成中的中间阶段的截面视图。
图11是根据一个实施方式的在半导体结构的形成中的中间阶段的截面视图。
图12是处理系统的平面视图。
为了明确，尽可能已使用相同附图标记标示附图间共通的相同元件。此外，一个实施方式的元件会以有利方式调适以使用在本文所述的其他实施方式中。
具体实施方式
在此提供的本公开内容的实施方式一般地包括器件与形成具有改良的栅极触点结构的器件的方法，此改良的栅极触点结构形成在半导体器件的有源区上方。在一些实施方式中，改良的栅极触点结构是形成在图案化触点通孔开口中的自对准触点栅极。本文所述的方法可用于制造缩减尺寸的微电子器件。改良的栅极触点结构一般包括半导体栅极区结构，诸如下文所述的半导体结构200。更明确地，本文所述的方法在形成栅极触点结构之前形成永久栅极，且因此消除在制造处理期间以永久栅极取代虚拟栅极(例如，多晶硅或氮化硅)的需求。改良的栅极结构进一步包括有源区与有源区上的介电材料之间的衬垫，使得有源区避免与介电材料相互作用。改良的栅极结构可具有在有源区与永久栅极上的不同介电材料，其容许选择性去除有源区上方的介电材料，且因此自对准栅极可精准地放置在有源区上方。再者，本文所述的一些步骤在保持在真空压力的处理系统中执行，且当从一个处理腔室传送到另一处理腔室时，半导体结构不暴露于周遭环境，因此防止损伤正在被处理的半导体结构。
图1是根据本文提供的本公开内容的一个或多个实施方式的形成改良的栅极触点结构的方法步骤的流程图。图2-图11是绘示在图1中所示的中间方法步骤的至少一者期间的改良的栅极触点结构的改良的栅极触点结构的部分的图解侧视图。虽然图1中所示的方法步骤以相继的方式叙述，但本领域技术人员会理解到其他的处理顺序(包括已被省略和/或添加、和/或已以其他期望的顺序再排列的一个或多个方法步骤)皆落入在此提供的公开内容的实施方式的范围内。
在图1的方框102中，栅极层204形成在基板202上。图2是在此初始阶段的半导体结构200的截面视图。半导体结构200可包括基板202上的栅极层204。
栅极层204可包括基板202上的导电层206。导电层206是电气传导层，其可包括金属，诸如钨(W)、氮化钛(TiN)、铝(Al)掺杂碳化钛(诸如TiAlC、Ti3AlC2、Ti3AlC、Ti2AlC)、铜(Cu)、镍(Ni)、钴(Co)、金属-半导体合金、或这些材料的任何合适组合。基板202可为任何半导体材料，诸如含Si材料、含锗材料、砷化镓(GaAs)、砷化铟(InAs)及其他类似半导体。含硅(Si)材料包括硅(Si)、块体硅、单晶硅、多晶硅、硅-锗(SiGe)、非晶硅、绝缘体上硅基板(SOI)、绝缘体上硅锗(SGOI)、退火多晶硅、及多晶硅线结构。在一些实施方式中，基板202可具有约30nm或更大的厚度。一个或多个附加层(未示出)可设置在导电层206与基板202的表面之间，诸如栅极介电层和/或一个或多个功函数调谐层。
通过在第一处理腔室中的化学气相沉积(CVD)、电镀、溅射、物理气相沉积(PVD)或其他类似方法，导电层206可形成在基板202上。在一些实施方式中，导电层206可具有从约10nm至约200nm的厚度范围。导电层206可掺杂诸如硼、磷、或砷的元素。掺杂物可在导电层206的沉积期间或之后而导入。在一些实施方式中，导电层206可包含用于改变器件特性的多个层，诸如阈值电压与栅极电导性。
栅极层204可进一步包括导电层206上的栅极介电层208。栅极介电层208可由氮化硅(SiN)、碳化硅(SiC)、氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZrO2)、二氧化硅(SiO2)、氮氧化硅(SiOxNy)、或碳掺杂氮化硅所制成。通过在第二腔室中的化学气相沉积(CVD)、快速热化学气相沉积(RTCVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、或类似方法，栅极介电层208可沉积在导电层206上。在一些实施方式中，栅极介电层208可具有厚度范围从约15nm至约80nm。
在图1的方框104中，形成栅极210与沟槽212。图3是在器件制造处理的此中间阶段的半导体结构200的截面视图。
通过在第三处理腔室中的诸如反应离子蚀刻(RIE)或等离子体蚀刻的常规干法蚀刻处理来图案化与蚀刻栅极层204的部分，形成栅极210与沟槽212。在一些实施方式中，栅极介电层208可被蚀刻，然后用于作为在蚀刻处理期间的蚀刻掩模。在一些实施方式中，对于20nm与14nm节点的器件，可使用通过多重图案化的使用的193nm波长的紫外光的浸没式光刻，而对于7nm节点，可使用自对准双重图案化(SADP)与自对准四重图案化(SAQP)的193nm波长的浸没式光刻。栅极210可具有大于或约2、大于或约5、大于或约10、大于或约20、大于或约30、大于或约50、或在一些实施方式中为更大的深宽比(即，其在Z方向中的高度对于X方向中的宽度的比率)。栅极盖层216由栅极介电层208留存，并且栅极导体218由导电层206留存。
图3所示的沟槽开口214在一些实施方式中可小于或约15nm。
在此阶段，栅极210包括由金属制成的栅极导体218，金属诸如钨(W)、氮化钛(TiN)、铝(Al)掺杂碳化钛(诸如TiAlC、Ti3AlC2,、Ti3AlC、Ti2AlC)、铜(Cu)、镍(Ni)、钴(Co)、金属-半导体合金、或这些材料的合适组合。因此，在常规栅极取代处理中被去除并以金属取代的诸如多晶硅或氮化硅的虚拟栅极材料在本文所述的制造处理序列中并不需要。本文所述的处理因此显著地增加器件良率并减少用以形成栅极触点结构的处理步骤的数目与处理序列的复杂性。
在图1的方框106与108中，触点蚀刻终止层(CESL)220形成在栅极210的侧壁上。图4是在器件制造处理的此中间阶段的半导体结构200的截面视图。在栅极210的侧壁上形成CESL 220的处理可包括在方框106中于栅极210与沟槽212上方形成共形介电层(未示出)，接着在方框108中对此结构实施干法蚀刻而从栅极210的顶表面与沟槽212的下部分去除已沉积层。在一个实施方式中，在第四处理腔室中使用等离子体增强化学气相沉积(PECVD)处理形成共形CESL220(在方框106)，然而也可使用诸如亚大气压化学气相沉积(SACVD)、低压化学气相沉积(LPCVD)、原子层沉积(ALD)、高密度等离子体(HDP)、等离子体增强原子层沉积(PEALD)、分子层沉积(MLD)、等离子体脉冲化学气相沉积(PICVD)、及类似方法的其他方法。用于从栅极210的顶表面与沟槽212的下部分去除经沉积层的干法蚀刻处理(在方框108中)可在第五处理腔室中执行，第五处理腔室经配置以偏压基板，基板上设置有半导体结构200的同时，含蚀刻化学物的等离子体形成在基板上方。
CESL 220可由低k介电材料制成，诸如碳化硅-氮化硼(SiCBN)、氮氧碳化硅(SiCON)、氮氧化硅(SiON)、氮化硅(SiN)、二氧化硅(SiO2)、碳化硅(SiC)、氮碳化硅(SiCN)、氮化硼(BN)、硼氮化硅(silicon boron nitride；SiBN)、氮化钛(TiN)、及前述物的组合。在一些实施方式中，CESL 11可具有约5nm与约10nm之间的厚度。CESL 220可作为间隔物以将凹陷金属栅极602(显示在图6中)与栅极210电气隔离。
在图1的方框110中，通过使用物理气相沉积(PVD)在第六处理腔室中于沟槽212内沉积诸如钴的金属材料502。图5是在器件制造处理的此中间阶段的半导体结构200的截面视图。
当使用物理气相沉积(PVD)处理而沉积时，金属材料502可产生外伸部分，此外伸部分可为跨越沟槽开口214而形成的层的一部分。在一些实施方式中，含氯前驱物与含氮前驱物可流入基板处理区(未特别地描绘)以去除此外伸部分。
在图1的方框112中，沉积在沟槽212内的金属材料502通过在第七处理腔室中的原子层蚀刻(ALE)处理被部分地去除以形成凹陷金属栅极(也称为“有源区”)602，第七处理腔室诸如等离子体增强化学气相沉积处理腔室(PECVD)或等离子体增强原子层沉积处理(PEALD)腔室。图6是在器件制造处理的此中间阶段的半导体结构200的截面视图。
在图1的方框114中，衬垫702沉积在半导体结构200的暴露表面上方。图7是在此中间阶段的半导体结构200的截面视图。衬垫702可具有任何合适厚度以粘附至下方层，作为阻挡层并促进其上方的介电层的形成。在一个实例中，衬垫702可具有约10埃至约50埃的厚度。
在图1的方框114中，衬垫702可通过等离子体增强化学气相沉积处理(PECVD)或等离子体增强原子层沉积处理(PEALD)而形成在第八处理腔室内的半导体结构200上方。衬垫702可包含金属，诸如钛(Ti)或金属氮化物，诸如氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、或类似物，其通过第八处理腔室中的任何合适沉积处理所沉积，例如，原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、或类似处理。在一个实例中，衬垫702包括通过PVD沉积处理而沉积的氮化钛(TiN)。经由PVD沉积处理的氮化钛(TiN)的沉积利用的源材料是钛(Ti)，而沉积气体混合物是诸如氮(N2)的含氮气体。含氮气体可以约30sccm至约200sccm之间的流率提供。含氮气体的流率可变动以控制含氮气体与靶材的钛与源材料之间的反应，因而控制已沉积层中氮相对于源材料的组成。在一些实施方式中，沉积气体混合物也可包括惰性气体，诸如氩(Ar)。当惰性气体存在时，可以至多100sccm的流率提供惰性气体。含氮气体与惰性气体可预混合并一起提供至处理腔室，或经由分开的导管和/或气源(未特别描绘)提供至处理腔室。在一些实施方式中，为了在PVD处理期间促进靶材材料的被轰出的原子的沉积，RF功率形式的偏压功率可经由电极(未特别描绘)施加于基板。在一些实施方式中，1kW至约5kW的RF功率可以0.02至约100MHz之间的频率供给。在一些实施方式中，衬垫702可包含多个层，例如，第一层与第二层。第一层可包含氮化钛(TiN)，而第二层可包含氮化钽(TaN)。第一层可具有约10埃至约20埃，或约20埃的厚度，而第二层可具有约10埃至约20埃，或约25埃的厚度。
在图1的方框116中，金属盖层802沉积在半导体结构200的暴露表面上方。图8是在此中间阶段的半导体结构200的截面视图。盖层802作为用于之后所述的介电层的后续形成的合适表面，也可用于防止金属材料502(例如，钴)扩散进入后续形成的介电层中。金属盖层802可包含钨(W)。在第九处理腔室中，半导体结构200暴露至由诸如含钨前驱物的含金属前驱物所形成的等离子体。在一些实施方式中，合适的钨前驱物可包括WF6、W(CO)6、CpW(CO)2NO、EtCpW(CO)2NO、Cp*W(CO)3NO、Cp2WH2、C4H9CNW(CO)5、(C5H11CN)W(CO)5、W(C3H5)4、W(C3H4CH3)4、W(C4H6)3、W(C4H6)2(CO)2和W(C4H6)(CO)4。在一些实施方式中，等离子体可由无氟卤化钨前驱物形成，诸如五氯化钨(WCl5)或六氯化钨(WCl6)。在一些实施方式中，反应气体，诸如含氢气体(例如，氢(H2)或氨(NH3))，及载体气体，诸如氩、氦、或氮，可添加至钨前驱物气体以有利地最小化金属盖层802中的碳杂质的存在。载体气体可以约100sccm至约3000sccm的流率提供。可通过来自功率源的例如射频(RF)能量供给的足够能量而形成等离子体。功率源可提供在诸如约13.56MHz的合适频率的约50W至约1.2kW的功率。等离子体促进前驱物的分解，致使钨沉积在凹部514与栅极210中的钴上，以形成金属盖层802。在一些实施方式中，处理腔室在金属盖层802的沉积期间维持在约0.5托至约40托的压力与约125℃至约425℃的温度。在一些实施方式中，金属盖层802由钌(Ru)制成。
回来参照图1与图8，在半导体结构200的暴露表面上方形成衬垫702与金属盖层802之后，在方框118中，在第十处理腔室中，栅极210上方的衬垫702与金属盖层802的多个部分会通过图案化与常规干法蚀刻处理而去除，常规干法蚀刻处理诸如反应离子蚀刻(RIE)或等离子体蚀刻。用以从栅极210的顶表面去除经沉积衬垫702与经沉积金属盖层802的干法蚀刻处理可通过使用光刻处理序列与使用分开的设置以偏压基板的常规干法蚀刻腔室来执行，在此基板上沉积半导体结构200，同时含蚀刻化学物的等离子体形成在此基板上方。或者，在一些实施方式中，栅极210上方的衬垫702与金属盖层802可通过常规化学机械抛光(CMP)处理而去除。
在图1的方框120中，层间电介质902可沉积在凹部514与栅极210中的金属盖层802上。图9是在此中间阶段的半导体结构200的截面视图。层间电介质902可提供用于图案化触点通孔开口的蚀刻掩模且提供结构支撑予半导体结构200，在开口中可形成连接至凹陷金属栅极602的自对准触点栅极。
层间电介质902可为任何合适介电材料，诸如氮化硅(SiN)、碳化硅(SiC)、氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZrO2)、二氧化硅(SiO2)、氮氧化硅(SiOxNy)、或碳掺杂氮化硅，其具有不同于栅极盖层216(即，栅极介电层208)的介电常数。介电常数的差异容许层间电介质902与栅极盖层216之间的蚀刻选择性。在一些实施方式中，栅极盖层216可由例如氮化硅氮化硅(SiO3N4，介电常数K～6)所制成，而层间电介质902可由碳化硅(SiC，K～9.7)、高密度等离子体(HDP)硅(K～7)、氟化硅、氧化铝(Al2O3，K～8.5-9)、氧化铪(HfO2，K～40)、氧化锆(ZrO2，K～24.7)、或氧化钽(TaO5，K～27)所制成。在一些实施方式中，层间电介质902可包含多层的介电材料。
层间电介质902可在第十一处理腔室中通过常规CVD、脉冲CVD、或原子层沉积(ALD)而沉积在半导体结构200的暴露表面上方。在脉冲CVD处理期间，硅前驱物与反应物(例如，另一种前驱物、还原剂、或氧化剂)共流动并被脉冲进入第十一处理腔室中。此基板可相继地暴露至含有硅前驱物的沉积气体与反应物。在ALD处理期间，硅前驱物与反应物相继地被脉冲进入第十一处理腔室中。此基板在ALD处理期间可相继地暴露至硅前驱物与反应物。在ALD或CVD处理期间，可使用等离子体增强或热增强沉积技术。沉积可在小于约550℃的温度下有利地执行。
在图1的方框122中，层间电介质902被平坦化以形成暴露表面1002。图10是在此中间阶段的半导体结构200的截面视图。
在一些实施方式中，在第十二处理腔室中可执行电介质选择性化学机械平坦化(CMP)以去除覆盖在栅极210的过量层间电介质902。如上所述，层间电介质902与栅极盖层216具有不同介电常数。具体地，半导体结构200的暴露表面1002通过机械研磨(例如，研磨覆盖的第一层以暴露第一层之下的非平面第二层)与使用浆料的化学去除(例如，相较于第二层，以较快速率去除第一层，直到覆盖的第一层的表面变得与第二层的表面共平面)两者而被抛光。在CMP处理中，抛光垫安装在载体组件上并定位接触半导体结构200的暴露表面1002。载体组件提供可控制压力至抵靠抛光垫的暴露表面1002。抛光垫与暴露表面1002的相对移动机械地研磨暴露表面1002。此机械研磨可通过研磨材料帮助，诸如二氧化硅(硅石)、氧化铈(铈土)、氧化铝(铝土)、氧化锆(锆土)、及氧化锡。在一些实施方式中，相对于栅极盖层216而选择性化学地去除间层电介质902的浆料包含提供范围在约2至约7的pH值的至少一种酸性缓冲剂，诸如乙酸、羟基乙叉二膦酸(1-hydroxyethylidene-1,1-diphosphonic acid)、甘氨酸、及包括磷酸的无机酸。
通过电介质选择性CMP，可抛光过量的层间电介质902，栅极盖层216同时沿着CESL220的区域暴露，而在抛光处理期间没有显著数量的材料被去除。
在图1的方框124中，形成触点通孔开口1102，自对准触点栅极金属可形成在触点通孔开口中。图11是在此中间阶段的半导体结构200的截面视图。自对准触点栅极提供电气连接至来自半导体结构200的剩余物的凹陷金属栅极602。在第十三处理腔室中，通过选择性蚀刻层间电介质902的多个部分，触点通孔开口1102形成在凹部514内以暴露金属盖层802。在蚀刻层间电介质902的期间，栅极盖层216由于蚀刻选择性而不被蚀刻。
在一些实施方式中，蚀刻层间电介质902利用设置在半导体结构200的暴露表面1002上的图案化光刻胶层(例如，光掩模层)、底部抗反射涂布(BARC)/抗反射涂布(ARC)层、及硬掩模层。
图案化光刻胶层设置在BARC/ARC层的顶部上。光刻胶层可通过常规光刻处理而图案化且具有暴露下方BARC/ARC层的多个部分的开口以用于蚀刻。
在一些实施方式中，BARC/ARC层可旋涂施加在表面1002上。BARC/ARC层可包括例如通常具有含氢与碳元素的有机材料或无机材料，有机材料诸如SOG、聚酰胺与聚砜，无机材料诸如氮氧化硅、碳化硅、及类似物。在一些实施方式中，BARC/ARC层是旋涂在表面1002上的有机材料。BARC/ARC层通过其他合适方式可被交替地涂布、沉积、或设置在表面1002上。在一些实施方式中，BARC/ARC层具有约300埃与约2000埃之间的厚度，诸如约600埃与约1000埃之间。
硬掩模层可由氧化硅、氮碳化硅(SiCN)、氮氧化硅(SiON)、非晶硅(α-Si)或SOG、等等的硅膜所制成。
通过使用等离子体蚀刻处理，光刻胶层的图案转移至硬掩模层。通过带有对于栅极盖层216的选择性(即，不蚀刻)的等离子体蚀刻处理，图案接着转移至层间电介质902。在一些实施方式中，层间电介质902由碳化硅制成，而栅极盖层216由氮化硅制成，及等离子体蚀刻处理中的蚀刻气体包括诸如CH3F的含氢氟碳气体、诸如O2的含氧气体、及诸如Ar的可选的载体气体。在一些实施方式中，CH3F的流率对于O2的流率的比率可设定在0.5至2.0，较佳地在1.25至1.75。蚀刻腔室中的压力维持在约20毫托与约500毫托之间。维持形成在蚀刻腔室内的等离子体的RF偏压功率可具有约13.56MHz的频率且可控制在约100瓦与约1000瓦之间。
本公开内容的实例提供用于20nm或更小尺寸的器件制造的简化且精确的处理。由于化学-机械平坦化中的两种介电材料之间的蚀刻选择性与触点通孔的形成，此处理不会被图案化掩模层的未对准所影响。再者，由于栅极在处理开始时由金属形成(即，永久栅极)，所以之后在处理中不需要去除或取代栅极。使用沉积在凹陷有源区上方的衬垫可保护凹陷有源区免于与衬垫上的介电材料相互反应。
图12绘示处理系统1200的平面图。在一个实施方式中，方法100的方框110至118在处理系统1200中执行。在另一实施方式中，方法100的方框110至120在处理系统1200中执行。处理系统1200是集成的群集工具，包括耦接至第一传送腔室1204的多个处理腔室1202。在一个实施方式中，处理腔室1202包括执行方法100的方框112的ALE处理的第七处理腔室，及在方法100的方框118部分地去除衬垫702与金属盖层802的第十处理腔室。第一传送腔室1204也耦接至一个或多个第一装载锁定腔室1206。第一传送腔室1204具有置中设置的传送机器人(未示出)，用于在处理腔室1202与第一装载锁定腔室1206之间传送基板。处理系统1200也包括耦接至第二传送腔室1210的多个处理腔室1208。在一个实施方式中，处理腔室1208包括在方法100的方框110沉积金属材料502的第六处理腔室、在方法100的方框114形成衬垫702的第八腔室、在方法100的方框116形成金属盖层802的第九腔室、及在方法100的方框120沉积的间层电介质902的第十一腔室。
处理系统1200可包括系统控制器与服务腔室，诸如计量腔室，其适于执行制备/分析步骤及/或后处理/分析步骤以分析在执行处理序列中的处理步骤之前或之后的基板的性质。通常，在计量腔室中可测量的基板的性质包括但不限于测量沉积在基板的表面上的一个或多个层的内应力或外应力、一个或多个已沉积层的膜组成、基板的表面上的颗粒数目、及在基板的表面上发现的一个或多个层的厚度。由计量腔室收集的数据可接着由系统控制器使用以调整一个或多个处理步骤中的一个或多个处理变量，以产生在后续经处理基板上的有利处理成果。控制器可包括中央处理器(CPU)、存储器、及支持电路(或I/O)。CPU可为使用在工业设定中的任何形式的计算机处理器中的一种，用于控制各种处理与硬件(例如，图案产生器、马达、及其他硬件)并监测处理(例如，处理时间与基板定位或位置)。存储器连接至CPU且可为一种或多种的即用存储器，诸如随机存取存储器(RAM)、只读存储器(ROM)、软盘、硬盘、或其他类型的数字存储装置，本端或远程的。软件指令、算法及数据可被编码并存储在存储器内用于指示CPU。支持电路(未示出)也可连接至CPU，用于以常规方式支持处理器。支持电路可包括常规的高速缓存、电源、时钟电路、输入/输出电路、子系统、及类似物。控制器可读的程序(或计算机指令)确定何种作业可在基板上执行。此程序可为控制器可读的软件且可包括代码以监测与控制，例如，处理时间与基板定位或位置。
一种此类型的合适系统可为来自加州圣克拉拉市的应用材料公司的带有CENTINELTM腔室的Endura iLB PVD/ALD系统。
第二传送腔室1210也具有置中设置的传送机器人(未示出)用于在处理腔室1208与第一装载锁定腔室1206之间传送基板。工厂接口1212由第二装载锁定腔室1214连接至第一传送腔室1204。工厂接口1212耦接至在第二装载锁定腔室1214的相对侧上的一个或多个舱1216。舱1216通常是前开式标准舱(FOUP)，其可从无尘室侧进出。
在一个实施方式中，处理系统1200是
Figure BDA0003186018350000121
或
Figure BDA0003186018350000122
平台，此两者可由加州圣克拉拉市的应用材料公司取得。注意到来自其他制造者的其他处理系统也可经调适以实行本文所述的一个或多个实施方式。
方框110与112的干法蚀刻与衬垫沉积处理，及方框114与116的层堆叠沉积处理执行在处理系统1200中而“不破坏真空”。在此使用时，“不破坏真空”指称在从一个腔室(诸如第六处理腔室)的真空环境至第二腔室(诸如第七处理腔室)的真空环境之间传送半导体结构200的处理的同时，维持真空压力且不使半导体结构200暴露至周围环境。在周围环境中，半导体结构200可暴露至机械与化学污染物，诸如颗粒、水分、氧气及类似物，其会损害进行制造的半导体结构200的暴露表面。例如，当传送时，氯层可被吸收在凹陷金属栅极602的表面上，造成表面上的缺陷，和/或其他不期望的界面层(例如，原生氧化物)会形成在层之间。因此，在处理系统120中执行方法100而不破坏真空有利地：(i)最小化暴露半导体结构200的等候时间；(ii)避免由于吸收在表面的氯和方框110的沉积与方框112的ALE处理之间的凹陷金属栅极602的氧化，及方框112的ALE处理与方框114的沉积处理之间的凹陷金属栅极602的氧化的凹陷金属栅极602上的缺陷，(iii)避免在方框114-120的层堆叠沉积中的衬垫702、金属盖层802、及层间电介质902的氧化。
尽管前述内容涉及特定实施方式，但在不背离本发明的基本范围可设计出其他与进一步实施方式，且本发明的范围以随附的权利要求书所确定。

Claims (15)

1.一种半导体器件制造处理，包含以下步骤：
通过去除栅极层的第一部分以形成多个开口，而在基板上形成栅极，其中所述栅极层包含由第一金属制成的导电层与设置在所述导电层上的由第一介电材料制成的栅极介电层；
以第二介电材料部分地填充所述多个开口；
在不破坏真空的处理系统中的所述基板上形成第一结构，包含以下步骤：
通过去除设置在所述多个开口的每一者内的所述第二介电材料的第二部分而形成多个沟槽；
通过以第二金属部分地填充所述多个沟槽而在所述多个沟槽中形成多个凹陷有源区；
在所述凹陷有源区的每一者上方形成衬垫；和
在所述衬垫的每一者上方形成金属盖层；
在所述第一结构上方沉积第三介电材料；
形成包含所述栅极的表面与设置在所述第一结构上方的所述第三介电材料的表面的平坦化表面；和
通过去除所述沟槽中的所述第三介电材料的第三部分而在所述沟槽中形成多个触点通孔开口。
2.如权利要求1所述的半导体器件制造处理，其中
所述第一介电材料是选自由氮化硅、碳化硅、氧化铝、氧化铪、氧化锆、二氧化硅、氮氧化硅和碳掺杂氮化硅所构成的组的材料，
所述第二介电材料是选自由碳化硅-氮化硼、氮氧碳化硅、氮氧化硅、氮化硅、二氧化硅、碳化硅、氮碳化硅、氮化硼、硼氮化硅和氮化钛所构成的组的材料，并且
所述第三介电材料是选自由氮化硅、碳化硅、氧化铝、氧化铪、氧化锆、二氧化硅、氮氧化硅和碳掺杂氮化硅所构成的组的材料，且所述第三介电材料具有介电常数不同于所述第一介电材料的介电常数。
3.如权利要求1所述的半导体器件制造处理，其中
所述第一金属是选自由钨、铜、镍、钴和金属-半导体合金所构成的组的材料，并且
所述第二金属是钴。
4.如权利要求1所述的半导体器件制造处理，其中
所述衬垫由选自由氮化钛、氮化钽和氮化钨所构成的组的材料所制成，并且
所述金属盖层由选自由钨与钌所构成的组的材料所制成。
5.如权利要求1所述的半导体器件制造处理，其中形成所述第一结构的步骤进一步包含：至少测量所述衬垫与所述金属盖层中的一者的厚度。
6.一种半导体器件制造处理，包含以下步骤：
通过去除栅极层的第一部分以形成多个开口，而在基板上形成栅极，其中所述栅极层包含由第一金属制成的导电层与设置在所述导电层上的由第一介电材料制成的栅极介电层；
以第二介电材料部分地填充所述多个开口；
在不破坏真空的处理系统中的所述基板上形成第一结构，包含以下步骤：
通过去除设置在所述多个开口的每一者内的所述第二介电材料的第二部分而形成多个沟槽；
通过以第二金属部分地填充所述多个沟槽而在所述多个沟槽中形成凹陷有源区；
在所述凹陷有源区的每一者上方形成衬垫；
在所述衬垫的每一者上方形成金属盖层；和
在所述金属盖层上方沉积第三介电材料；
形成包含所述栅极的表面与所述第一结构的表面的平坦化表面；和
通过去除所述沟槽中的所述第三介电材料的第三部分而在所述沟槽中形成触点通孔开口。
7.如权利要求6所述的半导体器件制造处理，其中
所述第一介电材料是选自由氮化硅、碳化硅、氧化铝、氧化铪、氧化锆、二氧化硅、氮氧化硅和碳掺杂氮化硅所构成的组的材料，
所述第二介电材料是选自由碳化硅-氮化硼、氮氧碳化硅、氮氧化硅、氮化硅、二氧化硅、碳化硅、氮碳化硅、氮化硼、硼氮化硅和氮化钛所构成的组的材料，并且
所述第三介电材料是选自由氮化硅、碳化硅、氧化铝、氧化铪、氧化锆、二氧化硅、氮氧化硅和碳掺杂氮化硅所构成的组的材料，且所述第三介电材料具有介电常数不同于所述第一介电材料的介电常数。
8.如权利要求6所述的半导体器件制造处理，其中
所述第一金属是选自由钨、铜、镍、钴和金属-半导体合金所构成的组的材料，并且
所述第二金属是钴。
9.如权利要求6所述的半导体器件制造处理，其中
所述衬垫由选自由氮化钛、氮化钽和氮化钨所构成的组的材料所制成，并且
所述金属盖层由选自由钨与钌所构成的组的材料所制成。
10.如权利要求6所述的半导体器件制造处理，其中形成所述第一结构的步骤进一步包含：至少测量所述衬垫与所述金属盖层中的一者的厚度。
11.一种半导体结构，包含：
在基板上由第一金属制成的第一栅极与第二栅极；
在所述第一栅极与所述第二栅极上由第一介电材料制成的栅极盖层；
在所述第一栅极与所述第二栅极之间的沟槽；
形成在所述沟槽中由第二金属制成的凹陷有源区；
在所述第一栅极与所述第二栅极的侧壁上由第二介电材料制成的多个间隔物，以将所述凹陷有源区与所述第一栅极及所述第二栅极电气隔离；
设置在所述凹陷有源区上方的衬垫；
设置在所述衬垫上方的金属盖层；和
所述沟槽中的触点通孔开口可连接至形成在所述触点通孔开口中的自对准触点栅极，所述自对准触点栅极电气连接至所述凹陷有源区。
12.如权利要求11所述的半导体结构，其中
所述第一介电材料是选自由氮化硅、碳化硅、氧化铝、氧化铪、氧化锆、二氧化硅、氮氧化硅和碳掺杂氮化硅所构成的组的材料，并且
所述第三介电材料是选自由氮化硅、碳化硅、氧化铝、氧化铪、氧化锆、二氧化硅、氮氧化硅和碳掺杂氮化硅所构成的组的材料，且所述第三介电材料具有介电常数不同于所述第一介电材料的介电常数。
13.如权利要求11所述的半导体结构，其中
所述第一金属是选自由钨、铜、镍、钴和金属-半导体合金所构成的组的材料，并且
所述第二金属是钴。
14.如权利要求11所述的半导体结构，其中
所述衬垫由选自由氮化钛、氮化钽和氮化钨所构成的组的材料所制成。
15.如权利要求11所述的半导体结构，其中
所述金属盖层由选自由钨与钌所构成的组的材料所制成。
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