TW202046389A - 主動處理之閘極觸點 - Google Patents

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Abstract

一種半導體元件製造處理包括：在具有複數個開口的基板上形成多個閘極，每個閘極具有第一金屬的導電層與第一介電材料的閘極介電層，以第二介電材料部分地填充此等開口，在不破壞真空的處理系統中的基板上形成第一結構，在第一結構上方沉積第三介電材料，及形成此等閘極的平坦化表面與安置在第一結構上方的第三介電材料的表面。形成第一結構包括：藉由移除每個開口內的第二介電材料的第二部分而形成多個溝槽，藉由以第二金屬部分地填充此等溝槽而在此等溝槽中形成多個凹陷主動區，在每個凹陷主動區上方形成襯墊，及在各襯墊上方形成金屬蓋層。

Description

主動處理之閘極觸點
本發明的實施例一般地涉及半導體元件製造處理與結構，更具體地，涉及具有低k蓋層與自對準觸點的半導體元件。
在最近的微電子元件中，電晶體高密度地整合於積體電路中。然而，一旦閘極長度到達20 nm附近，電晶體效能就受到短通道效應所影響，諸如即使當在電流應該已經被關閉的「關閉」狀態時，源極與汲極之間的漏電流。元件結構因此已從二維(2D)平面結構轉變成三維(3D)結構，諸如鰭式場效電晶體(FinFET)，其中閘極圍繞元件與奈米線或奈米片元件。不同於2D元件，製造3D元件在圖案化奈米尺度電晶體的先進微影術、製程整合、濕式與乾式蝕刻、包括沉積高k材料與金屬閘極的閘極形成中面臨更多挑戰。因此，需要改良的元件製造處理與結構。
本文所述的實施例一般地涉及改良的元件製造處理與結構。在一實施例中，半導體元件製造處理包括：藉由移除閘極層的第一部分以形成複數個開口而在基板上形成閘極，其中閘極層包含由第一金屬製成的導電層與安置在導電層上的由第一介電材料製成的閘極介電層，以第二介電材料部分地填充複數個開口，在不破壞真空的處理系統中的基板上形成第一結構，在第一結構上方沉積第三介電材料，形成包含閘極的表面與安置在第一結構上方的第三介電材料的表面的平坦化表面，及藉由移除溝槽中的第三介電材料的第三部分而在溝槽中形成觸點通孔開口。形成第一結構包括：藉由移除安置在複數個開口的每一者內的第二介電材料的第二部分而形成複數個溝槽，藉由以第二金屬部分地填充複數個溝槽而在複數個溝槽中形成凹陷主動區，在凹陷主動區的每一者上方形成襯墊，及在襯墊的每一者上方形成金屬蓋層。
在另一實施例中，半導體元件製造處理包括：藉由移除閘極層的第一部分以形成複數個開口而在基板上形成閘極，其中閘極層包含由第一金屬製成的導電層與安置在導電層上的由第一介電材料製成的閘極介電層，以第二介電材料部分地填充複數個開口，在不破壞真空的處理系統中的基板上形成第一結構，形成包含閘極的表面與第一結構的表面的平坦化表面，及藉由移除溝槽中的第三介電材料的第三部分而在溝槽中形成觸點通孔開口。形成第一結構包括：藉由移除安置在複數個開口的每一者內的第二介電材料的第二部分而形成複數個溝槽，藉由以第二金屬部分地填充複數個溝槽而在複數個溝槽中形成凹陷主動區，在凹陷主動區的每一者上方形成襯墊，在襯墊的每一者上方形成金屬蓋層，及在金屬蓋層上方沉積第三介電材料。
在另一實施例中，半導體結構包括：基板上的由第一金屬製成的第一閘極與第二閘極，第一與第二閘極上的由第一介電材料製成的閘極蓋層，第一閘極與第二閘極之間的溝槽，在溝槽中形成的第二金屬製成的凹陷主動區，在第一與第二閘極的側壁上的由第二介電材料製成的間隔物，以將凹陷主動區與第一及第二閘極電氣隔離，安置在凹陷主動區上方的襯墊，安置在襯墊上方的金屬蓋層，及溝槽中的觸點通孔開口，此開口可連接至形成在溝槽中的自對準觸點閘極，此自對準觸點閘極電氣連接至凹陷主動區。
在此提供的本發明的實施例一般地包括一元件與形成具有改良的閘極觸點結構的元件的方法，此改良的閘極觸點結構形成在半導體元件的主動區上方。在某些實施例中，改良的閘極結構是形成在圖案化觸點通孔開口中的自對準觸點閘極。本文所述的方法可用於製造縮減尺寸的微電子元件。改良的閘極觸點結構一般包括半導體閘極區結構，諸如下文所述的半導體結構200。更明確地，本文所述的方法在形成閘極觸點結構之前形成永久閘極，且因此消除在製造處理期間以永久閘極取代虛擬閘極(例如，多晶矽或氮化矽)的需求。改良的閘極結構進一步包括主動區與主動區上的介電材料之間的襯墊，使得主動區避免與介電材料相互作用。改良的閘極結構可具有在主動區與永久閘極上的不同介電材料，其容許選擇性移除主動區上方的介電材料，且因此自對準閘極可精準地放置在主動區上方。再者，本文所述的某些步驟在保持在真空壓力的處理系統中執行，且當從一處理腔室移送到另一處理腔室時，半導體結構不暴露於周遭環境，因此防止損傷正在被處理的半導體結構。
第1圖是根據本文提供的一或多個實施例的形成改良的閘極觸點結構的方法步驟的流程圖。第2-11圖是繪示在第1圖中所示的中間方法步驟的至少一者期間的改良的閘極觸點結構的改良的閘極觸點結構的部分的圖解側視圖。雖然第1圖中所示的方法步驟以相繼的方式敘述，但熟習本領域的技藝者會理解到其他的處理順序（包括已被省略及/或添加、及/或已以其他期望的順序再排列的一或多個方法步驟）皆落入在此提供的本的實施例的範疇內。
在第1圖的區塊102中，閘極層204形成在基板202上。第2圖是在此初始階段的半導體結構200的截面視圖。半導體結構200可包括基板202上的閘極層204。
閘極層204可包括基板202上的導電層206。導電層206是電氣傳導層，其可包括金屬，諸如鎢(W)、氮化鎢(TiN)、鋁(Al)摻雜碳化鈦(諸如TiAlC、Ti3 AlC2 、Ti3 AlC、Ti2 AlC)、銅(Cu)、鎳(Ni)、鈷(Co)、金屬-半導體合金、或這些材料的任何合適組合。基板202可為任何半導體材料，諸如含Si材料、含鍺材料、砷化鎵(GaAs)、砷化銦(InAs)及其他類似半導體。含矽(Si)材料包括矽(Si)、塊體矽、單晶矽、多晶矽、矽-鍺(SiGe)、非晶矽、絕緣體上矽基板(SOI)、絕緣體上SiGe(SGOI)、退火多晶矽、及多晶矽線結構。在某些實施例中，基板202可具有約30 nm或更大的厚度。一或多個額外層(未示出)可安置在導電層206與基板202的表面之間，諸如閘極介電層及/或一或多個功函數調諧層。
藉由在第一處理腔室中的化學氣相沉積(CVD)、電鍍濺射、物理氣相沉積(PVD)或其他類似方法，導電層206可形成在基板202上。在某些實施例中，導電層206可具有從約10 nm至約200 nm的厚度範圍。導電層206可摻雜諸如硼、磷、或砷的元素。摻極物可在導電層206的沉積期間或之後而導入。在某些實施例中，導電層206可包含用於改變元件特性的多個層，諸如閾電壓與閘極電導性。
閘極層204可進一步包括導電層206上的閘極介電層208。閘極介電層208可由氮化矽(SiN)、碳化矽(SiC)、氧化鋁(‎Al2 O3 )、氧化鉿(HfO2 )、氧化鋯(ZrO2 )、二氧化矽(SiO2 )、氧氮化矽(SiOx Ny )、或碳摻雜氮化矽所製成。藉由在第二腔室中的化學氣相沉積(CVD)、快速熱化學氣相沉積(RTCVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、或類似方法，閘極介電層208可沉積在導電層206上。在某些實施例中，閘極介電層208可具有厚度範圍從約15 nm至約80 nm。
在第1圖的區塊104中，形成閘極210與溝槽212。第3圖是在元件製造處理的此中間階段的半導體結構200的截面視圖。
藉由在第三處理腔室中的諸如反應離子蝕刻(RIE)或電漿蝕刻的習知乾式蝕刻處理來圖案化與蝕刻閘極層204的部分，形成閘極210與溝槽212。在某些實施例中，閘極介電層208可被蝕刻，然後用於作為在蝕刻處理期間的蝕刻遮罩。在某些實施例中，對於20 nm與14 nm節點的元件，可使用透過多重圖案化的使用之193 nm波長的紫外光的浸漬微影術，而對於7 nm節點，可使用自對準雙重圖案化(SADP)與自對準四重圖案化(SAQP)的193 nm波長的浸漬微影術。閘極210可具有大於或約2、大於或約5、大於或約10、大於或約20、大於或約30、大於或約50、或在某些實施例中為更大的深寬比(即，其在Z方向中的高度對於X方向中的寬度的比率)。閘極蓋層216由閘極介電層208留存，與閘極導體218由導電層206留存。
第3圖所示的溝槽開口214在某些實施例中可小於或約15 nm。
在此階段，閘極210包括由金屬製成的閘極導體218，金屬諸如鎢(W)、氮化鈦(TiN)、鋁(Al)摻雜碳化鈦(諸如TiAlC、Ti3 AlC2 ,、Ti3 AlC、Ti2 AlC)、銅(Cu)、鎳(Ni)、鈷(Co)、金屬-半導體合金、或這些材料的合適組合。因此，在習知閘極取代處理中被移除並以金屬取代的諸如多晶矽或氮化矽的虛擬閘極材料在本文所述的製造處理序列中並不需要。本文所述的處理因此顯著地增加元件良率並減少用以形成閘極觸點結構的處理步驟的數目與處理序列的複雜性。
在第1圖的區塊106與108中，觸點蝕刻終止層(CESL) 220形成在閘極210的側壁上。第4圖是在元件製造處理的此中間階段的半導體結構200的截面視圖。在閘極210的側壁上形成CESL 220的處理可包括在區塊106中於閘極210與溝槽212上方形成共形介電層(未示出)，接著在區塊108中對此結構實施乾式蝕刻而從閘極210的頂表面與溝槽212的下部分移除已沉積層。在一實施例中，在第四處理腔室中使用電漿增強化學氣相沉積(PECVD)處理形成共形CESL 220(在區塊106)，然而也可使用諸如次大氣壓化學氣相沉積(SACVD)、低壓化學氣相沉積(LPCVD)、原子層沉積(ALD)、高密度電漿(HDP)、電漿增強原子層沉積(PEALD)、分子層沉積(MLD)、電漿脈衝化學氣相沉積(PICVD)、及類似方法的其他方法。用於從閘極210的頂表面與溝槽212的下部分移除經沉積層的乾式蝕刻處理(在區塊108中)可在第五處理腔室中執行，第五處理腔室經配置以偏壓基板，基板上安置有半導體結構200的同時，含蝕刻化學物的電漿形成在基板上方。
CESL 220可由低k介電材料製成，諸如碳化矽-氮化硼(SiCBN)、氮氧碳化矽 (SiCON)、氧氮化矽(SiON)、氮化矽(SiN)、二氧化矽(SiO2 )、碳化矽(SiC)、氮碳化矽(SiCN)、氮化硼(BN)、硼氮化矽(SiBN)、氮化鈦(TiN)、及前述物的鉏合。在某些實施例中，CESL 11可具有約5 nm與約10 nm之間的厚度。CESL 220可作為間隔物以將凹陷金屬閘極602(顯示在第6圖中)與閘極210電氣隔離。
在第1圖的區塊110中，藉由使用物理氣相沉積(PVD)在第6處理腔室中於溝槽212內沉積諸如鈷的金屬材料502。第5圖是在元件製造處理的此中間階段的半導體結構200的截面視圖。
當使用物理氣相沉積(PVD)處理而沉積時，金屬材料502可產生外伸部分，此外伸部分可為跨越溝槽開口214而形成的層的一部分。在某些實施例中，含氯前驅物與含氮前驅物可流入基板處理區(未特別地描繪)以移除此外伸部分。
在第1圖的區塊112中，沉積在溝槽212內的金屬材料502藉由在第七處理腔室中的原子層蝕刻(ALE)處理被部分地移除以形成凹陷金屬閘極(也稱為「主動區」) 602，第七處理腔室諸如電漿增強化學氣相沉積處理腔室(PECVD)或電漿增強原子層沉積處理(PEALD)腔室。第6圖是在元件製造處理的此中間階段之半導體結構200的截面視圖。
在第1圖的區塊114中，襯墊702沉積在半導體結構200的暴露表面上方。第7圖是在此中間階段的半導體結構200的截面視圖。襯墊702可具有任何合適厚度以黏附至下方層，作為阻障層並促進其上方的介電層的形成。在一實例中，襯墊702可具有約10埃至約50埃的厚度。
在第1圖的區塊114中，襯墊702可藉由電漿增強化學氣相沉積處理(PECVD)或電漿增強原子層沉積處理(PEALD)而形成在第八處理腔室內的半導體結構200上方。襯墊702可包含金屬，諸如鈦(Ti)或金屬氮化物，諸如氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、或類似物，其藉由第八處理腔室中的任何合適沉積處理所沉積，例如，原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、或類似處理。在一實例中，襯墊702包括藉由PVD沉積處理而沉積的氮化鈦(TiN)。經由PVD沉積處理的氮化鈦(TiN)的沉積利用的源材料是鈦(Ti)，而沉積氣體混合物是諸如氮(N2 )的含氮氣體。含氮氣體可以約30 sccm至約200 sccm之間的流率提供。含氮氣體的流率可變動以控制含氮氣體與靶材的鈦與源材料之間的反應，因而控制已沉積層中氮相對於源材料的組成。在某些實施例中，沉積氣體混合物也可包括惰性氣體，諸如氬(Ar)。當惰性氣體存在時，可以至多100 sccm的流率提供惰性氣體。含氮氣體與惰性氣體可預混合並一起提供至處理腔室，或經由分開的導管及/或氣源(未特別描繪)提供至處理腔室。在某些實施例中，為了在PVD處理期間促進靶材材料的被轟出的原子的沉積，RF功率形式的偏壓功率可經由電極(未特別描繪)施加於基板。在某些實施例中，1 kW至約5 kW的RF功率可以0.02至約100 MHz之間的頻率供給。在某些實施例中，襯墊702可包含多個層，例如，第一層與第二層。第一層可包含氮化鈦(TiN)，而第二層可包含氮化鉭(TaN)。第一層可具有約10埃至約20埃，或約20埃的厚度，而第二層可具有約10埃至約20埃，或約25埃的厚度。
在第1圖的區塊116中，金屬蓋層802沉積在半導體結構200的暴露表面上方。第8圖是在此中間階段的半導體結構200的截面視圖。蓋層802作為用於之後所述的介電層的後續形成的合適表面，也可用於防止金屬材料502(例如，鈷)擴散進入後續形成的介電層中。金屬蓋層802可包含鎢(W)。在第九處理腔室中，半導體結構200暴露至由諸如含鎢前驅物的含金屬前驅物所形成的電漿。在某些實施例中，合適的鎢前驅物可包括WF6 、W(CO)6 、 CpW(CO)2 NO、EtCpW(CO)2 NO、Cp*W(CO)3 NO、Cp2 WH2 、C4 H9 CNW(CO)5 、(C5 H11 CN)W(CO)5 、W(C3 H5 )4 、W(C3 H4 CH3 )4 、W(C4 H6 )3 、W(C4 H6 )2 (CO)2 、及W(C4 H6 )(CO)4 。在某些實施例中，電漿可由無氟鎢鹵化物前驅物形成，諸如五氯化鎢(WCl5 )或六氯化鎢(WCl6 )。在某些實施例中，反應物氣體，諸如含氫氣體(例如，氫(H2 )或氨(NH3 ))，及載體氣體，諸如氬、氦、或氮，可添加至鎢前驅物氣體以有利地最小化金屬蓋層802中的碳雜質的存在。載體氣體可以約100 sccm至約3000 sccm的流率提供。可藉由來自電源的例如射頻(RF)能量供給的足夠能量而形成電漿。電源可提供在諸如約13.56 MHz的合適頻率的約50 W至約1.2 kW的功率。電漿促進前驅物的分解，致使鎢沉積在凹處514與閘極210中的鈷上，以形成金屬蓋層802。在某些實施例中，處理腔室在金屬蓋層802的沉積期間維持在約0.5托至約40托的壓力與約125ºC至約425ºC的溫度。在某些實施例中，金屬蓋層802由釕(Ru)製成。
回來參照第1圖與第8圖，在半導體結構200的暴露表面上方形成襯墊702與金屬蓋層802之後，在區塊118中，在第十處理腔室中，閘極210上方的襯墊702與金屬蓋層802的多個部分會藉由圖案化與習知乾式蝕刻處理而移除，習知乾式蝕刻處理諸如反應離子蝕刻(RIE)或電漿蝕刻。用以從閘極210的頂表面移除經沉積襯墊702與經沉積金屬蓋層802的乾式蝕刻處理可藉由使用微影處理序列與使用分開的設置以偏壓基板的習知乾式蝕刻腔室來執行，在此基板上沉積半導體結構200，同時含蝕刻化學物的電漿形成在此基板上方。或者，在某些實施例中，閘極210上方的襯墊702與金屬蓋層802可藉由習知化學機械拋光(CMP)處理而移除。
在第1圖的區塊120中，層間介電質902可沉積在凹處514與閘極210中的金屬蓋層802上。第9圖是在此中間階段的半導體結構200的截面視圖。層間介電質902可提供用於圖案化觸點開口的蝕刻遮罩且提供結構支撐予半導體結構200，在開口中可形成連接至凹陷金屬閘極602的自對準觸點閘極。
層間介電質902可為任何合適介電材料，諸如氮化矽(SiN)、碳化矽(SiC)、氧化鋁(Al2 O3 )、氧化鉿(HfO2 )、氧化鋯(ZrO2 )、二氧化矽(SiO2 )、氧氮化矽(SiOx Ny )、或碳摻雜氮化矽，其具有不同於閘極蓋層216(即，閘極介電層208)的介電常數。介電常數的差異容許層間介電質902與閘極蓋層216之間的蝕刻選擇性。在某些實施例中，閘極蓋層216可由例如氮化矽氮化矽(SiO3 N4 ，介電常數K∼6)所製成而層間介電質902可由碳化矽(SiC，K ~ 9.7)、高密度電漿(HDP)矽(K ~ 7)、氟化矽、氧化鋁(Al2 O3 ，K ~ 8.5-9)、氧化鉿(HfO2 ，K∼40)、氧化鋯(ZrO2 ，K∼24.7)、或氧化鉭(TaO5 ，K∼ 27)所製成。在某些實施例中，層間介電質902可包含多層的介電材料。
層間介電質902可在第十一處理腔室中藉由習知CVD、脈衝CVD、或原子層沉積(ALD)而沉積在半導體結構200的暴露表面上方。在脈衝CVD處理期間，矽前驅物與反應物(例如，另一種前驅物、還原劑、或氧化劑)共流動並被脈衝進入第十一處理腔室中。此基板可相繼地暴露至含有矽前驅物的沉積氣體與反應物。在ALD處理期間，矽前驅物與反應物相繼地被脈衝進入第十一處理腔室中。此基板在ALD處理期間可相繼地暴露至矽前驅物與反應物。在ALD或CVD處理期間，可使用電漿增加或熱增強沉積技術。沉積可在小於約550°C的溫度下有利地執行。
在第1圖的區塊122中，層間介電質902被平坦化以形成暴露表面1002。第10圖是在此中間階段的半導體結構200的截面視圖。
在某些實施例中，在第十二處理腔室中可執行介電質選擇性化學機械平坦化(CMP)以移除覆蓋在閘極210的過量層間介電質902。如上所述，層間介電質902與閘極蓋層216具有不同介電常數。具體地，半導體結構200的暴露表面1002藉由機械研磨(例如，研磨覆蓋的第一層以暴露第一層之下的非平面第二層)與使用漿料的化學移除(例如，相較於第二層，以較快速率移除第一層，直到覆蓋的第一層的表面變得與第二層的表面共平面)兩者而被拋光。在CMP處理中，拋光墊安裝在載體組件上並定位接觸半導體結構200的暴露表面1002。載體組件提供可控制壓力至抵靠拋光墊的暴露表面1002。拋光墊與暴露表面1002的相對移動機械地研磨暴露表面1002。此機械研磨可藉由研磨材料幫助，諸如二氧化矽(矽石)、氧化鈰(鈰氧)、氧化鋁(鋁土)、氧化鋯(鋯石)、及氧化錫。在某些實施例中，相對於閘極蓋層216而選擇性化學地移除間層介電質902的漿料包含提供範圍在約2至約7的pH值的至少一種酸性緩衝劑，諸如乙酸、羥基乙叉二膦酸(1-hydroxyethylidene-1,1-diphosphonic acid)、甘胺酸、及包括磷酸的無機酸。
藉由介電質選擇性CMP，可拋光過量的層間介電質902，閘極蓋層216同時沿著CESL 220的區域暴露，而在拋光處理期間沒有顯著數量的材料被移除。
在第1圖的區塊124中，形成觸點通孔開口，自對準觸點閘極金屬可形成在觸點通孔開口中。第11圖是在此中間階段的半導體結構200的截面視圖。自對準觸點閘極提供電氣連接至來自半導體結構200的剩餘物的凹陷金屬閘極602。
在第十三處理腔室中，藉由選擇性蝕刻層間介電質902的多個部分，觸點通孔開口1102形成在凹處514內以暴露金屬蓋層802。在蝕刻層間介電質902的期間，閘極蓋層216由於蝕刻選擇性而不被蝕刻。
在某些實施例中，蝕刻層間介電質902利用安置在半導體結構200的暴露表面1002上的圖案化光阻層(例如，光罩層)、底部抗反射塗佈(BARC)/抗反射塗佈(ARC)層、及遮罩層。
圖案化光阻層安置在BARC/ARC層的頂部上。光阻層可藉由習知微影處理而圖案化且具有暴露下方BARC/ARC層的多個部分的開口以用於蝕刻。
在某些實施例中，BARC/ARC層可旋塗施加在表面1002上。BARC/ARC層可包括例如通常具有含氫與碳元素的有機材料或無機材料，有機材料諸如SOG、聚醯胺與聚碸，無機材料諸如氧氮化矽、碳化矽、及類似物。在某些實施例中，BARC/ARC層是旋塗在表面1002上的有機材料。BARC/ARC層藉由其他合適方式可被交替地塗佈、沉積、或安置在表面1002上。在某些實施例中，BARC/ARC層具有約300埃與約2000埃之間的厚度，諸如約600埃與約1000埃之間。
硬遮罩層可由氧化矽、氮碳化矽(SiCN)、氧氮化矽(SiON)、非晶矽(α-Si)或SOG、等等的矽膜所製成。
藉由使用電漿蝕刻處理，光阻層的圖案轉移至硬罩遮層。藉由帶有對於閘極蓋層216的選擇性(即，不蝕刻)的電漿蝕刻處理，圖案接著轉移至層間介電質902。在某些實施例中，層間介電質902由碳化矽製成，而閘極蓋層216由氮化矽製成，及電漿蝕刻處理中的蝕刻氣體包括諸如CH3 F的含氫氟碳氣體、諸如O2 的含氧氣體、及諸如Ar的可選的載體氣體。在某些實施例中，CH3 F的流率對於O2 的流率的比率可設定在0.5至2.0，較佳地在1.25至1.75。蝕刻腔室中的壓力維持在約20毫托與約500毫托之間。維持形成在蝕刻腔室內的電漿的RF偏壓功率可具有約13.56 MHz的頻率且可控制在約100瓦與約1000瓦之間。
本發明的實例提供用於20 nm或更小尺寸的元件製造的簡化且精確的處理。由於化學-機械平坦化中的兩種介電材料之間的蝕刻選擇性與觸點通孔的形成，此處理不會被圖案化遮罩層的未對準所影響。再者，由於閘極在處理開始時由金屬形成(即，永久閘極)，所以之後在處理中不需要移除或取代閘極。使用沉積在凹陷主動區上方的襯墊可保護凹陷主動區免於與襯墊上的介電材料相互反應。
第12圖繪示處理系統1200的平面圖。在一實施例中，方法100的區塊110至118在處理系統1200中執行。在另一實施例中，方法100的區塊110至120在處理系統1200中執行。處理系統1200是整合的群集工具，包括耦接至第一移送腔室1204的複數個處理腔室1202。在一實施例中，處理腔室1202包括執行方法100的區塊112的ALE處理的第七處理腔室，及在方法100的區塊118部分地移除襯墊702與金屬蓋層802的第十處理腔室。第一移送腔室1204也耦接至一或多個第一裝載閘腔室1206。第一移送腔室1204具有置中安置的移送機器人(未示出)，用於在處理腔室1202與第一裝載閘腔室1206之間移送基板。處理系統1200也包括耦接至第二移送腔室1210的複數個處理腔室1208。在一實施例中，處理腔室1208包括在方法100的區塊110沉積金屬材料502的第六處理腔室、在方法100的區塊114形成襯墊702的第八腔室、在方法100的區塊116形成金屬蓋層802的第九腔室、及在方法100的區塊120沉積的間層介電層902的第十一腔室。
處理系統1200可包括系統控制器與服務腔室，諸如計量腔室，其適於執行製備/分析步驟及/或後處理/分析步驟以分析在執行處理序列中的處理步驟之前或之後的基板的性質。通常，在計量腔室中可量測的基板的性質包括但不限於測量沉積在基板的表面上的一或多個層的內質應力或外質應力、一或多個已沉積層的膜組成、基板的表面上的顆粒數目、及在基板的表面上發現的一或多個層的厚度。由計量腔室收集的資料可接著藉由系統控制器使用以調整一或多個處理步驟中的一或多個處理變數，以產生在後續經處理基板上的有利處理成果。控制器可包括中央處理器(CPU)、記憶體、及支持電路(或I/O)。CPU可為使用在工業設定中的任何形式的電腦處理器中的一種，用於控制各種處理與硬體(例如，圖案產生器、馬達、及其他硬體)並監測處理(例如，處理時間與基板定位或位置)。記憶體連接至CPU且可為一或多種的即用記憶體，諸如隨機存取記憶體(RAM)、唯讀記憶體(ROM)、軟碟、硬碟、或其他類型的數位存儲，本端或遠端的。軟體指令、演算法及資料可被編碼並儲存在記憶體內用於指示CPU。支持電路(未示出)也可連接至CPU，用於以習知方式支持處理器。支持電路可包括習知的快取、電源、時鐘電路、輸入/輸出電路、子系統、及類似物。控制器可讀取的程式(或電腦指令)決定何種作業可在基板上執行。此程式可為控制器可讀取的軟體且可包括編碼以監測與控制，例如，處理時間與基板定位或位置。
一種此類型的合適系統可為來自加州聖克拉拉的應用材料公司的帶有CENTINEL™腔室的Endura iLB PVD/ALD系統。
第二移送腔室1210也具有置中安置的移送機器人(未示出)用於在處理腔室1208與第一裝載閘腔室1206之間移送基板。工廠介面1212藉由第二裝載閘腔室1214連接至第一移送腔室1204。工廠介面1212耦接至在第二裝載閘腔室1214的相對側上的一或多個盒1216。盒1216通常是前開式晶圓傳送盒(FOUP)，其可從無塵室側進出。
在一實施例中，處理系統1200是CENTURA®或ENDURA®平台，此兩者可由加州聖克拉拉的應用材料公司取得。注意到來自其他製造者的其他處理系統亦可經調適以實行本文所述的一或多個實施例。
區塊110與112的乾式蝕刻與襯墊沉積處理，及區塊114與116的層堆疊沉積處理執行在處理系統1200中而「不破壞真空」。在此使用時，「不破壞真空」指稱在從一腔室(諸如第六處理腔室)的真空環境至第二腔室(諸如第七處理腔室)的真空環境之間移送半導體結構200的處理的同時，維持真空壓力且不使半導體結構200暴露至周圍環境。在周圍環境中，半導體結構200可暴露至機械與化學污染物，諸如顆粒、水分、氧氣及類似物，其會損害進行製造的半導體結構200的暴露表面。例如，當移送時，氯層可被吸收在凹陷金屬閘極602的表面上，造成表面上的缺陷，及/或其他不期望的介面層(例如，原生氧化物)會形成在層之間。因此，在處理系統120中執行方法100而不破壞真空有利地：(i)最小化暴露半導體結構200的等候時間；(ii)避免由於吸收在表面的氯和區塊110的沉積與區塊112的ALE處理之間的凹陷金屬閘極602的氧化，及區塊112的ALE處理與區塊114的沉積處理之間的凹陷金屬閘極602的氧化之凹陷金屬閘極602上的缺陷，(iii)避免在區塊114-120的層堆疊沉積中的襯墊702、金屬蓋層802、及層間介電質902的氧化。
儘管前述內容關於特定實施例，但在不背離本發明的基本範疇可構想出其他與進一步實施例，且本發明的範疇以隨後的申請專利範圍所界定。
100:方法 102,104,106,108,110,112,114,116,118,120,122,124:區塊 200:半導體結構 202:基板 204:閘極層 206:導電層 208:閘極介電層 210:閘極 212:溝槽 214:溝槽開口 216:閘極蓋層 218:閘極導體 220:觸點蝕刻終止層(CESL) 502:金屬材料 514:凹處 602:凹陷金屬閘極 702:襯墊 802:金屬蓋層 902:層間介電質 1002:表面 1102:開口 1200:處理系統 1202:處理腔室 1204:第一移送腔室 1206:第一裝載閘腔室 1208:處理腔室 1210:第二移送腔室 1212:工廠介面 1214:第二裝載閘腔室 1216:盒
藉由參照實施例，其中某些實施例繪示在隨附圖式中，可獲得簡短總結於上之本發明的更具體的說明，而可詳細理解本發明的上述特徵。然而，將注意到隨附圖式僅繪示本發明的典型實施例且因而不當作限制本發明的範疇，由於本發明可容許其他等效實施例。
第1圖是根據一實施例的形成半導體結構的方法步驟的流程圖。
第2圖是根據一實施例的在半導體結構的形成中的初始階段的截面視圖。
第3圖是根據一實施例的在半導體結構的形成中的中間階段的截面視圖。
第4圖是根據一實施例的在半導體結構的形成中的中間階段的截面視圖。
第5圖是根據一實施例的在半導體結構的形成中的中間階段的截面視圖。
第6圖是根據一實施例的在半導體結構的形成中的中間階段的截面視圖。
第7圖是根據一實施例的在半導體結構的形成中的中間階段的截面視圖。
第8圖是根據一實施例的在半導體結構的形成中的中間階段的截面視圖。
第9圖是根據一實施例的在半導體結構的形成中的中間階段的截面視圖。
第10圖是根據一實施例的在半導體結構的形成中的中間階段的截面視圖。
第11圖是根據一實施例的在半導體結構的形成中的中間階段的截面視圖。
第12圖是處理系統的平面視圖。
為了明確，儘可能已使用相同元件符號標示圖示間共通的相同元件。此外，一實施例的元件會以有利方式調適以使用在本文所述的其他實施例中。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:半導體結構
202:基板
210:閘極
216:閘極蓋層
218:閘極導體
602:凹陷金屬閘極
702:襯墊
802:金屬蓋層
1102:開口

Claims (20)

  1. 一種半導體元件製造處理，包含以下步驟： 藉由移除一閘極層的多個第一部分以形成複數個開口，而在一基板上形成多個閘極，其中該閘極層包含由一第一金屬製成的一導電層與安置在該導電層上的由一第一介電材料製成的一閘極介電層； 以一第二介電材料部分地填充該複數個開口； 在不破壞真空的一處理系統中的該基板上形成一第一結構，包含以下步驟： 藉由移除安置在該複數個開口的每一者內的該第二介電材料的多個第二部分而形成複數個溝槽； 藉由以一第二金屬部分地填充該複數個溝槽而在該複數個溝槽中形成多個凹陷主動區； 在該等凹陷主動區的每一者上方形成一襯墊；及 在該襯墊的每一者上方形成一金屬蓋層； 在該第一結構上方沉積一第三介電材料； 形成包含該等閘極的一表面的一平坦化表面與安置在該第一結構上方的該第三介電材料的一表面；及 藉由移除該等溝槽中的該第三介電材料的多個第三部分而在該等溝槽中形成多個觸點通孔開口。
  2. 如請求項1所述之半導體元件製造處理，其中 該第一介電材料是選自由氮化矽、碳化矽、氧化鋁、氧化鉿、氧化鋯、二氧化矽、氧氮化矽、及碳摻雜氮化矽所構成的一群組的一材料，及 該第三介電材料是選自由氮化矽、碳化矽、氧化鋁、氧化鉿、氧化鋯、二氧化矽、氧氮化矽、及碳摻雜氮化矽所構成的一群組的一材料，且該第三介電材料具有一介電常數不同於該第一介電材料的一介電常數。
  3. 如請求項1所述之半導體元件製造處理，其中 該第二介電材料是選自由碳化矽-氮化硼、碳氧氮化矽、氧氮化矽、氮化矽、二氧化矽、碳化矽、氮碳化矽、氮化硼、硼氮化矽及氮化鈦所構成的群組的一材料。
  4. 如請求項1所述之半導體元件製造處理，其中 該第一金屬是選自由鎢、銅、鎳、鈷、及一金屬-半導體合金所構成的一群組的一材料。
  5. 如請求項1所述之半導體元件製造處理，其中該第二金屬是鈷。
  6. 如請求項1所述之半導體元件製造處理，其中 該襯墊由選自由氮化鈦、氮化鉭、及氮化鎢所構成的一群組的一材料所製成，及 該金屬蓋層由選自由鎢與釕所構成的一群組的一材料所製成。
  7. 如請求項1所述之半導體元件製造處理，其中形成該第一結構的步驟進一步包含：測量該襯墊與該金屬蓋層中至少一者的厚度。
  8. 一種半導體元件製造處理，包含以下步驟： 藉由移除一閘極層的多個第一部分以形成複數個開口，而在一基板上形成多個閘極，其中該閘極層包含由一第一金屬製成的一導電層與安置在該導電層上的由一第一介電材料製成的一閘極介電層； 以一第二介電材料部分地填充該複數個開口； 在不破壞真空的一處理系統中的該基板上形成一第一結構，包含以下步驟： 藉由移除安置在該複數個開口的每一者內的該第二介電材料的多個第二部分而形成複數個溝槽； 藉由以一第二金屬部分地填充該複數個溝槽而在該複數個溝槽中形成多個凹陷主動區； 在該等凹陷主動區的每一者上方形成一襯墊； 在該襯墊的每一者上方形成一金屬蓋層；及 在該金屬蓋層上方沉積一第三介電材料； 形成包含該等閘極的一表面與該第一結構的一表面的一平坦化表面；及 藉由移除該等溝槽中的該第三介電材料的多個第三部分而在該等溝槽中形成多個觸點通孔開口。
  9. 如請求項8所述之半導體元件製造處理，其中 該第一介電材料是選自由氮化矽、碳化矽、氧化鋁、氧化鉿、氧化鋯、二氧化矽、氧氮化矽、及碳摻雜氮化矽所構成的一群組的一材料，及 該第三介電材料是選自由氮化矽、碳化矽、氧化鋁、氧化鉿、氧化鋯、二氧化矽、氧氮化矽、及碳摻雜氮化矽所構成的一群組的一材料，且該第三介電材料具有一介電常數不同於該第一介電材料的一介電常數。
  10. 如請求項8所述之半導體元件製造處理，其中 該第二介電材料是選自由碳化矽-氮化硼、碳氧氮化矽、氧氮化矽、氮化矽、二氧化矽、碳化矽、氮碳化矽、氮化硼、硼氮化矽及氮化鈦所構成的一群組的一材料。
  11. 如請求項8所述之半導體元件製造處理，其中 該第一金屬是選自由鎢、銅、鎳、鈷、及一金屬-半導體合金所構成的一群組的一材料。
  12. 如請求項8所述之半導體元件製造處理，其中該第二金屬是鈷。
  13. 如請求項8所述之半導體元件製造處理，其中 該襯墊由選自由氮化鈦、氮化鉭、及氮化鎢所構成的一群組的一材料所製成，及 該金屬蓋層由選自由鎢與釕所構成的一群組的一材料所製成。
  14. 如請求項8所述之半導體元件製造處理，其中形成該第一結構的步驟進一步包含：測量該襯墊與該金屬蓋層中至少一者的厚度。
  15. 一種半導體結構，包含： 在一基板上由一第一金屬製成的一第一閘極與一第二閘極； 在該第一閘極與該第二閘極上由一第一介電材料製成的多個閘極蓋層； 在該第一閘極與該第二閘極之間的一溝槽； 形成在該溝槽中由一第二金屬製成的一凹陷主動區； 在該第一閘極與該第二閘極的多個側壁上由一第二介電材料製成的多個間隔物，以將該凹陷主動區與該第一閘極及該第二閘極電氣隔離； 安置在該凹陷主動區上方的一襯墊； 安置在該襯墊上方的一金屬蓋層；及 該溝槽中的一觸點通孔開口可連接至形成在該觸點通孔開口中的一自對準觸點閘極，該自對準觸點閘極電氣連接至該凹陷主動區。
  16. 如請求項15所述之半導體結構，其中 該第一介電材料是選自由氮化矽、碳化矽、氧化鋁、氧化鉿、氧化鋯、二氧化矽、氧氮化矽、及碳摻雜氮化矽所構成的一群組的一材料，及 該第三介電材料是選自由氮化矽、碳化矽、氧化鋁、氧化鉿、氧化鋯、二氧化矽、氧氮化矽、及碳摻雜氮化矽所構成的一群組的一材料，且該第三介電材料具有一介電常數不同於該第一介電材料的一介電常數。
  17. 如請求項15所述之半導體結構，其中 該第一金屬是選自由鎢、銅、鎳、鈷、及一金屬-半導體合金所構成的一群組的一材料。
  18. 如請求項15所述之半導體結構，其中該第二金屬是鈷。
  19. 如請求項15所述之半導體結構，其中 該襯墊由選自由氮化鈦、氮化鉭、及氮化鎢所構成的一群組的一材料所製成。
  20. 如請求項15所述之半導體結構，其中 該金屬蓋層由選自由鎢與釕所構成的一群組的一材料所製成。
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