JP7343598B2 - 能動的なプロセスにわたるゲートコンタクト - Google Patents

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Description

本開示の実施形態は、概して、半導体デバイス製造方法及び構造に関し、より具体的には、低誘電率キャップ層及び自己整合コンタクトを含む半導体デバイスに関する。
最近のマイクロエレクトロニクスデバイスでは、トランジスタが高密度で集積回路に組み込まれている。しかしながら、ゲート長が一旦２０ｎｍ付近に達すると、トランジスタ性能が、電流の流れがオフになっているはずの「オフ」状態においても、ソースとドレイン間のリーク電流といった短チャネル効果の影響を受ける。このようにして、デバイス構造は、二次元（２Ｄ）の平面構造から、ゲートがデバイス及びナノワイヤ又はナノシートデバイスを囲むフィン電界効果トランジスタ（ＦｉｎＦＥＴ：ｆｉｎ－ｆｉｅｌｄ－ｅｆｆｅｃｔｉｖｅ－ｔｒａｎｓｉｓｔｏｒ）といった三次元（３Ｄ）構造に変えられてきた。２Ｄデバイスとは異なって、３Ｄデバイスの製造は、先進リソグラフィにおいて、ナノスケールのトランジスタのパターニング、プロセスの統合、湿式及び乾式エッチング、高誘電率材料及び金属ゲートの堆積を含むゲート形成についてより多くの課題に直面している。したがって、改良されたデバイス製造方法及び構造が必要とされている。
本明細書に記載される実施形態は、概して、改良されたデバイス製造方法及び構造に関する。一実施形態において、半導体デバイス製造方法が、
ゲート層の第１の部分を除去して複数の開口部を形成することによって、基板上にゲートを形成することであって、ゲート層が、第１の金属で作製された導電層と、導電層に載置された、第１の誘電体材料で作製されたゲート誘電体層と、を含む、基板上にゲートを形成することと、
複数の開口部を第２の誘電体材料で部分的に充填することと、
真空を破ることなく、処理システム内で基板上に第１の構造を形成することと、
第１の構造上に第３の誘電体材料を堆積させることと、
ゲートの表面、及び第１の構造の上に配置された第３の誘電体材料の表面を含む平坦化された表面を形成することと、
トレンチ内の第３の誘電体材料の第３の部分を除去することによって、トレンチ内にコンタクトビア開口部を形成すること
を含む。
第１の構造の形成が、
複数の開口部のそれぞれの中に配置された第２の誘電体材料の第２の部分を除去することによって、複数のトレンチを形成することと、
複数のトレンチを第２の金属で部分的に充填することによって、複数のトレンチ内に陥凹活性領域を形成することと、
陥凹活性領域のそれぞれの上にライナを形成することと、
ライナのそれぞれの上に金属キャップ層を形成することを含む。
他の実施形態において、半導体デバイス製造方法が、
基板上にゲートを形成して、ゲート層の第１の部分を除去することによって複数の開口部を形成することであって、ゲート層が、第１の金属で作製された導電層と、導電層に載置された、第１の誘電体材料で作製されたゲート誘電体層と、を含む、複数の開口部を形成することと、
複数の開口部を第２の誘電体材料で部分的に充填することと、
真空を破ることなく、処理システム内で基板上に第１の構造を形成することと、
ゲートの表面及び第１の構造の表面を含む平坦化された表面を形成することと、
トレンチ内の第３の誘電体材料の第３の部分を除去することによって、トレンチ内にコンタクトビア開口部を形成すること
を含む。
第１の構造の形成が、
複数の開口部のそれぞれの中に配置された第２の誘電体材料の第２の部分を除去することによって、複数のトレンチを形成することと、
複数のトレンチを第２の金属で部分的に充填することによって、複数のトレンチ内に陥凹活性領域を形成することと、
陥凹活性領域のそれぞれの上にライナを形成することと、
ライナのそれぞれの上に金属キャップ層を形成することと、
金属キャップ層の上に第３の誘電体材料を堆積することを含む。
他の実施形態において、半導体構造が、
基板上の第１の金属で作製された第１のゲート及び第２のゲートと、
第１のゲート及び前記第２のゲート上の、第１の誘電体材料で作製されたゲートキャップ層と、
第１のゲートと第２のゲートとの間のトレンチと、
トレンチ内に形成された、第２の金属で作製された陥凹活性領域と、
第１のゲート及び第２のゲートの側壁上の、第２の誘電体材料で作製されたスペーサであって、第１のゲート及び第２のゲートから陥凹活性領域を電気的に絶縁するスペーサと、
陥凹活性領域上に配置されたライナと、
ライナ上に配置された金属キャップ層と、
トレンチ内のコンタクトビア開口部であって、当該コンタクトビア開口部に形成された自己整合コンタクトゲートに接続可能であり、自己整合コンタクトゲートが陥凹活性領域に電気的に接続する、コンタクトビア開口部と
を備える。
本開示の上記の特徴を詳細に理解することができるように、上記で簡単に要約した本開示のより具体的な説明を、実施形態を参照することによって行うことができ、そのいくつかを添付の図面に示す。しかしながら、本開示は他の等しく有効な実施形態も許容しうることから、添付の図面は本開示の典型的な実施形態のみを示しており、従って、本開示の範囲を限定すると見なすべきではないことに留意されたい。
一実施形態に係る半導体構造を形成する方法のステップのフローチャートである。 一実施形態に係る半導体構造の形成時の初期段階の断面図である。 一実施形態に係る半導体構造の形成時の中間段階の断面図である。 一実施形態に係る半導体構造の形成時の中間段階の断面図である。 一実施形態に係る半導体構造の形成時の中間段階の断面図である。 一実施形態に係る半導体構造の形成時の中間段階の断面図である。 一実施形態に係る半導体構造の形成時の中間段階の断面図である。 一実施形態に係る半導体構造の形成時の中間段階の断面図である。 一実施形態に係る半導体構造の形成時の中間段階の断面図である。 一実施形態に係る半導体構造の形成時の中間段階の断面図である。 一実施形態に係る半導体構造の形成時の中間段階の断面図である。 処理システムの平面図である。
理解を容易にするため、適用可能である場合には、図に共通する同一の要素を示すのに同一の参照番号を使用した。加えて、一実施形態の要素が、有利に、本明細書に記載された他の実施形態で利用するために適合されうる。
本明細書で提供される本開示の実施形態は、概して、半導体デバイスの活性領域上に形成された改良されたゲートコンタクト構造を有するデバイス及び当該デバイスを形成する方法を含む。幾つかの実施形態において、改良されたゲートコンタクト構造は、パターニングされたコンタクトビア開口において形成された自己整合コンタクトゲートである。本明細書に記載の方法は、小型化されたマイクロエレクトロニクスデバイスの製造のために利用されうる。改良されたゲートコンタクト構造は、概して、後述する半導体構造２００といった半導体ゲート領域構造を含む。より具体的には、本明細書に記載の方法は、ゲートコンタクト構造の形成前に永久ゲートを形成し、したがって、製造プロセス中にダミーゲート（例えば、ポリシリコン又は窒化ケイ素）を永久ゲートと置換する必要が無くなる。改良されたゲート構造は、活性領域とその上の誘電体材料との間のライナをさらに含み、これにより、活性領域が誘電体材料との相互作用から護られる。改良されたゲート構造は、活性領域と永久ゲートとの上に異なる誘電体材料を有することができ、これにより、活性領域上の誘電体材料を選択的に除去することが可能となり、したがって、自己整合ゲートを正確に活性領域上に配置することが可能である。さらに、本明細書に記載される方法の幾つかのステップが、真空圧力を維持しつつ、半導体構造を１の処理チャンバから他の処理チャンバに移送するときに周囲環境にさらすことなく、処理システム内で実行され、したがって、製造される半導体構造への損傷が防止される。
図１は、本明細書で提供される本開示の１つ以上の実施形態に係る、改良されたゲートコンタクト構造を形成する方法のステップのフローチャートである。図２～図１１は、図１に示す中間段階の方法ステップのうちの少なくとも１つの間の改良されたゲートコンタクト構造を示す、改良されたゲートコンタクト構造の部分の概略側面図である。図１に示された方法ステップは連続的に記載されているが、当業者は、１つ以上の方法ステップが省略され、及び／又は追加され、及び／又は他の望ましい順序で再構成された他のプロセスシーケンスが、本明細書で提供される本開示の実施形態の範囲に入ることが分かるであろう。
図１のブロック１０２において、ゲート層２０４が基板２０２上に形成される。図２は、この初期段階における半導体構造２００の断面図である。半導体構造２００は、基板２０２上にゲート層２０４を含みうる。
ゲート層２０４は、基板２０２上に導電層２０６を含みうる。導電層２０６は、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）がドープされた炭化チタン（ＴｉＡｌＣ、Ｔｉ３ＡｌＣ２、Ｔｉ３ＡｌＣ、Ｔｉ２ＡｌＣなど）、銅（Ｃｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、金属－半導体合金、又はこれらの材料の任意の適切な組合せといった金属を含みうる導電層である。基板２０２は、Ｓｉ含有材料、ゲルマニウム含有材料、ヒ化ガリウム（ＧａＡｓ）、ヒ化インジウム（ＩｎＡｓ）、及び他の同様の半導体といった任意の半導体材料でありうる。ケイ素（Ｓｉ）含有材料には、ケイ素（Ｓｉ）、バルクシリコン、単結晶シリコン、多結晶シリコン、シリコンゲルマニウム（ＳｉＧｅ）、アモルファスシリコン、シリコンオンインシュレータ（ＳＯＩ：ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板、ＳｉＧｅオンインシュレータ（ＳＧＯＩ：ＳｉＧｅ－ｏｎ－ｉｎｓｕｌａｔｏｒ）、アニールされた多結晶シリコン、及び多結晶シリコンライン構造が含まれる。幾つかの実施形態において、基板２０２が、約３０ｎｍ以上の厚みを有しうる。導電層２０６と基板２０２の表面との間に、ゲート誘電体層及び／又は１つ以上の仕事関数調整層といった１つ以上の追加の層（図示せず）が配置されうる。
導電層２０６が、第１の処理チャンバ内で化学気相堆積（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、めっき、スパッタリング、物理的気相堆積（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などによって基板２０２上に形成されうる。幾つかの実施形態において、導電層２０６は、約１０ｎｍから約２００ｎｍの厚さを有しうる。導電層２０６は、ホウ素、リン、又はヒ素といった元素でドープされうる。ドーパントが、導電層２０６の堆積中又は堆積後に導入されうる。幾つかの実施形態において、導電層２０６は、閾値電圧及びゲートコンダクタンスといったデバイス特性を変更するために利用される複数の層を含みうる。
ゲート層２０４は、導電層２０６上にゲート誘電体層２０８をさらに含みうる。ゲート誘電体層２０８は、窒化ケイ素（ＳｉＮ）、炭化ケイ素（ＳｉＣ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、二酸化ケイ素（ＳｉＯ２）、シリコンオキシナイトライド（ＳｉＯｘＮｙ）、又は炭素がドープされた窒化ケイ素で作製されうる。ゲート誘電体層２０８は、第２の処理チャンバ内で、化学気相堆積（ＣＶＤ）、急速熱化学気相堆積（ＲＴＣＶＤ：ｒａｐｉｄ ｔｈｅｒｍａｌ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、減圧化学気相堆積（ＬＰＣＶＤ：ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、プラズマ化学気相堆積（ＰＥＣＶＤ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などによって、導電層２０６上に堆積されうる。幾つかの実施形態において、ゲート誘電体層２０８は、約１５ｎｍから約８０ｎｍの厚さを有しうる。
図１のブロック１０４において、ゲート２１０及びトレンチ２１２が形成される。図３は、デバイス製造プロセスの本中間段階における半導体構造２００の断面図である。
ゲート２１０及びトレンチ２１２が、第３の処理チャンバ内で、反応性イオンエッチング（ＲＩＥ：ｒｅａｃｔｉｖｅ－ｉｏｎ ｅｔｃｈｉｎｇ）又はプラズマエッチングといった従来のドライエッチンググプロセスによって、ゲート層２０４の部分をパターニング及びエッチングすることによって形成される。幾つかの実施形態において、ゲート誘電体層２０８がエッチングされ、次いで、エッチングプロセス中にエッチングマスクとして利用されうる。幾つかの実施形態において、２０ｎｍ及び１４ｎｍのノードデバイスについて、多重パターニングの使用を介した、１９３ｎｍ波長の紫外線を用いた液浸フォトリソグラフィを使用することができ、７ｎｍノードについては、自己整合ダブルパターニング（ＳＡＤＰ：ｓｅｌｆ－ａｌｉｇｎｅｄ ｄｏｕｂｌｅ ｐａｔｔｅｒｎｉｎｇ）及び自己整合クオドルプルパターニング（ＳＡＱＰ：ｓｅｌｆ－ａｌｉｇｎｅｄ ｑｕａｄｒｕｐｌｅ ｐａｔｔｅｒｎｉｎｇ）による１９３ｎｍ液浸フォトリソグラフィを使用することができる。幾つかの実施形態において、ゲート２１０は、アスペクト比（即ち、Ｘ方向の幅に対するＺ方向の高さの比）を、約２以上、約５以上、約１０以上、約２０以上、約３０以上、約５０以上、又はそれ以上としうる。ゲートキャップ層２１６が、ゲート誘電体層２０８から残され、かつゲート導体２１８が、導電層２０６から残される。
図３に示されるトレンチ開口部２１４は、幾つかの実施形態において、より小さくてもよく又は約１５ｎｍであってよい。
この段階において、ゲート２１０は、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）がドープされた炭化チタン（ＴｉＡｌＣ、Ｔｉ３ＡｌＣ２、Ｔｉ３ＡｌＣ、Ｔｉ２ＡｌＣなど）、銅（Ｃｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、金属－半導体合金、又はこれらの材料の任意の適切な組合せといった金属で作製されたゲート導体２１８を含む。従って、多結晶シリコン又は窒化ケイ素といったダミーゲート材料を除去し、金属で置換する従来のゲート置換プロセスが、本明細書に記載される製造プロセスシーケンスでは必要ではない。したがって、本明細書に記載のプロセスは、デバイス歩留まりを大幅に向上させ、ゲートコンタクト構造を形成するために利用するロセスシーケンスの処理ステップ数及び複雑さを低減する。
図１のブロック１０６及び１０８において、コンタクトエッチング停止層（ＣＥＳＬ：ｃｏｎｔａｃｔ ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ）２２０が、ゲート２１０の側壁上に形成される。図４は、デバイス製造プロセスの本中間段階における半導体構造２００の断面図である。ゲート２１０の側壁上にＣＥＳＬ２２０を形成するプロセスは、ブロック１０６において、ゲート２１０及びトレンチ２１２の上にコンフォーマルな（ｃｏｎｆｏｒｍａｌ）誘電体層（図示せず）を形成し、次いでブロック１０８において、構造をドライエッチングして、ゲート２１０の上面及びトレンチ２１２の下部から堆積層を除去することを含みうる。一実施形態において、コンフォーマルなＣＥＳＬ２２０が、（ブロック１０６において）第４の処理チャンバ内で、プラズマ化学気相堆積（ＰＥＣＶＤ）プロセスを使用して形成されるが、大気圧未満化学気相堆積（ＳＡＣＶＤ：ｓｕｂ ａｔｍｏｓｐｈｅｒｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、減圧化学相堆積（ＬＰＣＶＤ）、原子層堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、高密度プラズマ（ＨＤＰ： ｈｉｇｈ－ｄｅｎｓｉｔｙ ｐｌａｓｍａ）、プラズマ原子層堆積（ＰＥＡＬＤ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、分子層堆積（ＭＬＤ：ｍｏｌｅｃｕｌａｒ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、プラズマインパルス化学気相堆積（ＰＩＣＶＤ：ｐｌａｓｍａ ｉｍｐｕｌｓｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）といった他の方法を使用することも可能である。（ブロック１０８において）ゲート２１０の上面及びトレンチ２１２の下部から堆積層を除去するために使用されるドライエッチングプロセスは、半導体構造２００が載置された基板に対して、エッチング化学物質を含むプラズマがその上で形成されている間に、バイアスを掛けるよう構成された第５の処理チャンバ内で実行されうる。
ＣＥＳＬ２２０は、炭化ケイ素－窒化ホウ素（ＳｉＣＢＮ）、シリコンオキシカーバイドナイトライド（ＳｉＣＯＮ）、シリコンオキシナイトライド（ＳｉＯＮ）、窒化ケイ素（ＳｉＮ）、二酸化ケイ素（ＳｉＯ２）、炭化ケイ素（ＳｉＣ）、シリコンナイトライドカーバイド（ＳｉＣＮ）、窒化ホウ素（ＢＮ）、シリコンボロンナイトライド（ＳｉＢＮ）、窒化チタン（ＴｉＮ）、及びこれらの組合せといった低誘電率誘電体材料から作製されうる。幾つかの実施形態において、ＣＥＳＬ１１は、約５ｎｍから約１０ｎｍまでの厚さを
有しうる。ＣＥＳＬ２２０は、陥凹金属ゲート６０２（図６に示す）を、ゲート２１０から電気的に絶縁するためのスペーサとして機能しうる。
図１のブロック１１０において、コバルトといった金属材料５０２が、第６の処理チャンバ内で、物理的気相堆積（ＰＶＤ）プロセスを利用して、トレンチ２１２内に堆積させられる。図５は、デバイス製造プロセスの本中間段階における半導体構造２００の断面図である。
物理的気相堆積（ＰＶＤ）プロセスを利用して堆積させる場合に、金属材料５０２は、トレンチ開口部２１４を横切って形成する層の一部でありうるオーバーハングを生成しうる。幾つかの実施形態において、塩素含有前駆体及び窒素含有前駆体を基板処理領域（特に図示せず）に流し、オーバーハングを除去することができる。
図１のブロック１１２において、トレンチ２１２内に堆積させられた金属材料５０２が、プラズマ化学気相堆積（ＰＥＣＶＤ）処理チャンバ又はプラズマ原子層堆積（ＰＥＡＬＤ）処理チャンバといった第７の処理チャンバ内で、原子層エッチング（ＡＬＥ：ａｔｏｍｉｃ ｌａｙｅｒ ｅｔｃｈ）プロセスによって部分的に除去され、陥凹金属ゲート（「活性領域」とも呼ばれる）６０２が形成される。図６は、デバイス製造プロセスの本中間段階における半導体構造２００の断面図である。
図１のブロック１１４において、ライナ７０２が、半導体構造２００の露出表面の上に堆積させられる。図７は、本中間段階における半導体構造２００の断面図である。ライナ７０２は、その下の層に接着し、バリア層とし作用し、かつその上に誘電体層を形成し易くするのに適した任意の厚さを有しうる。一例において、ライナ７０２は、約１０オングストローム～約５０オングストロームの厚さを有しうる。
図１のブロック１１４において、ライナ７０２が、プラズマ化学気相堆積プロセス（ＰＥＣＶＤ）又はプラズマ原子層堆積プロセス（ＰＥＡＬＤ）によって、第８の処理チャンバ内で、半導体構造２００を覆って形成されうる。ライナ７０２は、第８の処理チャンバ内での任意の適切な堆積プロセス、例えば、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）などによって堆積された、チタン（Ｔｉ）といった金属、又は窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）等といった金属窒化物を含みうる。一例において、ライナ７０２は、ＰＶＤ堆積プロセスによって堆積させられた窒化チタン（ＴｉＮ）を含む。ＰＶＤ堆積プロセスを介した窒化チタン（ＴｉＮ）の堆積では、ソース材料がチタン（Ｔｉ）であり、堆積ガス混合物が、窒素（Ｎ２）といった窒素含有ガスである。窒素含有ガスは、約３０～約２００ｓｃｃｍの流量で供給されうる。窒素含有ガスの流量は、窒素含有ガスとチタンとの間の反応、及びターゲットのソース材料を制御し、したがって、堆積された層におけるソース材料に対する窒素の組成を制御するために変わりうる。幾つかの実施形態において、堆積ガス混合物は、アルゴン（Ａｒ）といった不活性ガスも含みうる。存在する場合には、不活性ガスが、最大約１００ｓｃｃｍの流量で供給されうる。窒素含有ガス及び不活性ガスは、予め混合されて処理チャンバに一緒に供給されてよく、又は、別個の導管及び／又はガス源（特に図示せず）を介して処理チャンバに供給されてよい。幾つかの実施形態において、ＰＶＤプロセス中に、ターゲット材料の放出された原子の堆積を促進するために、ＲＦ電力の形態によるバイアス電力が、電極（特に図示せず）を介して基板２０２に印加されうる。幾つかの実施形態において、１ｋＷ～約５ｋＷのＲＦ電力が、０．０２～約１００ＭＨｚの周波数で供給されうる。幾つかの実施形態において、ライナ７０２が、複数の層、例えば、第１の層及び第２の層を含みうる。第１の層は、窒化チタン（ＴｉＮ）を含んでよく、第２の層は、窒化タンタル（ＴａＮ）を含んでよい。第１の層は、約１０～約２０オングストローム、又は約２０オングストロームの厚さを有してよく、第２の層は、約１０～約２０オングストローム、又は約２５オングストロームの厚さを有してよい。
図１のブロック１１６において、金属キャップ層８０２が、半導体構造２００の露出表面上に堆積させられる。図８は、本中間段階における半導体構造２００の断面図である。金属キャップ層８０２は、以下で記載する後続の誘電体層の形成のための適切な表面として機能し、続いて形成される誘電体層への金属材料５０２（例えば、コバルト）の拡散を防止するためにも役立つ。金属キャップ層８０２は、タングステン（Ｗ）を含みうる。第９の処理チャンバでは、半導体構造２００が、タングステン含有前駆体といった金属含有前駆体から形成されたプラズマに曝露される。幾つかの実施形態において、適切なタングステン前駆体は、ＷＦ６、Ｗ（ＣＯ）６、ＣｐＷ（ＣＯ）２ＮＯ、ＥｔＣｐＷ（ＣＯ）２ＮＯ、Ｃｐ＊Ｗ（ＣＯ）３ＮＯ、Ｃｐ２ＷＨ２、Ｃ４Ｈ９ＣＮＷ（ＣＯ）５、（Ｃ５Ｈ１１ＣＮ）Ｗ（ＣＯ）５、Ｗ（Ｃ３Ｈ５）４、Ｗ（Ｃ３Ｈ４ＣＨ３）４、Ｗ（Ｃ４Ｈ６）３、Ｗ（Ｃ４Ｈ６）２（ＣＯ）２、及びＷ（Ｃ４Ｈ６）（ＣＯ）４を含みうる。幾つかの実施形態において、プラズマが、五塩化タングステン（ＷＣｌ５）又は六塩化タングステン（ＷＣｌ６）といった、フッ素不含のハロゲン化タングステン前駆体から形成されうる。幾つかの実施形態において、水素含有ガス（例えば、水素（Ｈ２）又はアンモニア（ＮＨ３））といった反応ガス、及び、アルゴン、ヘリウム、又は窒素といったキャリアガスが、タングステン前駆体ガスに添加され、金属キャップ層８０２中に存在する炭素不純物が有利に最小に抑えられうる。キャリアガスが、約１００ｓｃｃｍ～約３０００ｓｃｃｍの流量で供給されうる。プラズマが、例えば、電源から高周波（ＲＦ）エネルギーによって供給される十分なエネルギーによって形成されうる。電源は、約１３．５６ＭＨｚといった適切な周波数で、約５０Ｗ～約１．２ｋＷの電力を供給することができる。プラズマによって前駆体の分解が促進され、凹部５１４内のコバルト及びゲート２１０へのタングステンの堆積が引き起こされ、金属キャップ層８０２が形成される。幾つかの実施形態において、処理チャンバが、金属キャップ層８０２の堆積中に、約０．５Ｔｏｒｒから約４０Ｔｏｒｒの間の圧力で、かつ約１２５℃～約４２５℃の温度に維持される。幾つかの実施形態において、金属キャップ層８０２がルテニウム（Ｒｕ）で作製される。
図１及び図８を戻って参照すると、ブロック１１８において、半導体構造２００の露出表面の上にライナ７０２及び金属キャップ層８０２が形成された後で、ゲート２１０の上のライナ７０２の部分及び金属キャップ層８０２の部分が、第１０の処理チャンバ内で、パターニング、及び反応性イオンエッチング（ＲＩＥ）又はプラズマエッチングといった従来のドライエッチングプロセスによって除去されうる。ゲート２１０の上面から、堆積させられたライナ７０２及び堆積させられた金属キャップ層８０２を除去するために利用するドライエッチングプロセスは、リソグラフィプロセスシーケンスを利用して、かつ、半導体構造２００が載置された基板に対して、エッチング化学物質を含むプラズマがその上で形成されている間にバイアスを掛けるよう構成された別個の従来のドライエッチングチャンバを利用して、実行されうる。代替的に、幾つかの実施形態において、ゲート２１０上のライナ７０２及び金属キャップ層８０２が、従来の化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）プロセスによって除去されうる。
図１のブロック１２０において、層間誘電体９０２が、凹部５１４内の金属キャップ層８０２及びゲート２１０の上に堆積させられうる。図９は、本中間段階における半導体構造２００の断面図である。層間誘電体９０２は、コンタクトビア開口部をパターニングするためのエッチングマスクを提供することができ、コンタクトビア開口部において、陥凹金属ゲート６０２に接続する自己整合コンタクトゲートが形成可能であり、また、半導体構造２００のための構造的支持が提供されうる。
層間誘電体９０２は、誘電率がゲートキャップ層２１６（即ち、ゲート誘電体層２０８）の誘電率とは異なる任意の誘電体材料であってよく、例えば、窒化ケイ素（ＳｉＮ）、炭化ケイ素（ＳｉＣ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、二酸化ケイ素（ＳｉＯ２）、シリコンオキシナイトライド（ＳｉＯｘＮｙ）、又は炭素がドープされた窒化ケイ素であってよい。誘電率の違いによって、層間誘電体９０２とゲートキャップ層２１６との間のエッチング選択性が可能になる。幾つかの実施形態において、ゲートキャップ層２１６が、例えば、窒化ケイ素（ＳｉＯ３Ｎ４、誘電率Ｋ～６）で作製されてよく、層間誘電体９０２が、炭化ケイ素（ＳｉＣ、Ｋ～９．７）、高密度プラズマ（ＨＤＰ）シリコン（Ｋ～７）、フッ化ケイ素、酸化アルミニウム（Ａｌ２Ｏ３、Ｋ～８．５～９）、酸化ハフニウム（ＨｆＯ２、Ｋ～４０）、酸化ジルコニウム（ＺｒＯ２、Ｋ～２４．７）、又は酸化タンタル（ＴａＯ５、Ｋ～２７）で作製されてよい。幾つかの実施形態において、層間誘電体９０２は、誘電体材料の複数の層を含んでよい。
層間誘電体９０２は、第１１の処理チャンバ内で、従来のＣＶＤ、パルスＣＶＤ、又は原子層堆積（ＡＬＤ）によって、半導体構造２００の露出表面上に堆積されうる。パルスＣＶＤプロセスの間、ケイ素前駆体及び反応物質（例えば、他の前駆体、還元剤、又は酸化剤）が、第１１の処理チャンバ内に一緒に流され、パルス状で供給される。基板が、シリコン前駆体及び反応物質を含有する堆積ガスに連続的に曝露されうる。ＡＬＤプロセスの間、ケイ素前駆体及び反応物質が、第１１の処理チャンバ内へと連続的にパルス状で供給される。基板が、ＡＬＤプロセス中にケイ素前駆体及び反応物質に連続的に暴露されうる。プラズマ強化又は熱的強化堆積技術が、ＡＬＤプロセス又はＣＶＤプロセスのいずれかの間に利用されうる。堆積が、有利に、約５５０℃未満の温度で行われうる。
図１のブロック１２２において、層間誘電体９０２が平坦化されて、露出表面１００２が形成されうる。図１０は、本中間段階における半導体構造２００の断面図である。
幾つかの実施形態において、誘電体選択的化学機械平坦化（ＣＭＰ：ｃｈｅｍｉｃａｌ－ｍｅｃｈａｎｉｃａｌ ｐｌａｎａｒｉｚａｔｉｏｎ）が、ゲート２１０を覆う余分な層間誘電体９０２を除去するために、第１２の処理チャンバ内で実施されうる。上述のように、層間誘電体９０２とゲートキャップ層２１６とは、異なる誘電率を有する。具体的には、半導体構造２００の露出表面１００２が、機械的研磨（例えば、第１の層の下の非平面的な第２の層を露出させるために、その上にある第１の層を研磨）と、スラリを使用した化学的除去（例えば、上にある第１の層の表面が第２の層の表面と同一平面上になるまで、第２の層より速い速度で第１の層を除去）と、の両方によって研磨される。ＣＭＰプロセスでは、研磨パッドが、キャリアアセンブリ上に取り付けられ、半導体構造２００の露出表面１００２に接触した状態で配置される。キャリアアセンブリが、制御可能な圧力を露出表面１００２にかけて、露出表面１００２を研磨パッドに押し付ける。研磨パッドと露出面１００２との相対運動によって、露出表面１００２が機械的に研磨される。機械的研磨は、二酸化ケイ素（シリカ）、酸化セリウム（セリア）、酸化アルミニウム（アルミナ）、酸化ジルコニウム（ジルコニア）、及び酸化スズといった研磨材料によって補助されうる。幾つかの実施形態において、ゲートキャップ層２１６に対して選択的に、層間誘電体９０２を化学的に除去するスラリが、酢酸、１－ヒドロキシエチリデン－１、１－ジホスホン酸、グリシン、及び、リン酸を含む無機酸といった、約２～約７の範囲のｐＨを提供する少なくとも１つの酸性緩衝剤を含む。
誘電体選択的ＣＭＰによって、研磨プロセス中に、ゲートキャップ層２１６をＣＥＳＬ２２０の領域と共に露出させる一方で、余分な層間誘電体９０２を研磨することができ、その際に、かなりの量の材料が除去されることはない。
図１のブロック１２４において、コンタクトビア開口部１１０２が形成され、コンタクトビア開口部１１０２において、自己整合コンタクトゲート金属が形成されうる。図１１は、本中間段階における半導体構造２００の断面図である。自己整合コンタクトゲートによって、半導体構造２００の残りの部分からの、陥凹金属ゲート６０２への電気的接続が提供される。
第１３の処理チャンバ内で、層間誘電体９０２の部分を選択的にエッチングすることによって、コンタクトビア開口１１０２が凹部５１４内に形成され、金属キャップ層８０２が露出する。層間誘電体９０２のエッチング中は、ゲートキャップ層２１６は、エッチング選択性に因りエッチングされない。
幾つかの実施形態において、層間誘電体９０２のエッチングは、半導体構造２００の露出表面１００２上に配置された、パターニングされたフォトレジスト層（例えば、フォトマスク層）、底面反射防止コーティング（ＢＡＲＣ：ｂｏｔｔｏｍ ａｎｔｉ－ｒｅｆｅｃｔｏｒｙ ｃｏａｔｉｎｇ）／反射防止コーティング（ＡＲＣ：ａｎｔｉ－ｒｅｆｅｃｔｏｒｙ ｃｏａｔｉｎｇ）層、及びハードマスク層を利用する。
パターニングされたフォトレジスト層が、ＢＡＲＣ／ＡＲＣ層の上部に載置される。フォトレジスト層は、従来のリソグラフィプロセスによってパターニングすることができ、下にあるＢＡＲＣ／ＡＲＣ層の部分をエッチングのために露出させる開口を有する。
幾つかの実施形態において、ＢＡＲＣ／ＡＲＣ層が、表面１００２上にスピン塗布されうる。ＢＡＲＣ／ＡＲＣ層は、例えば、ＳＯＧ、ポリアミド及びポリスルホンといった、典型的に水素含有元素及び炭素含有元素を有する有機材料、又は、シリコンオキシナイトライド、炭化ケイ素等といった無機材料を含みうる。幾つかの実施形態において、ＢＡＲＣ／ＡＲＣ層は、表面１００２上にスピン塗布された有機材料である。代替的に、ＢＡＲＣ／ＡＲＣ層は、他の適切なやり方で表面１００２上にコーティングされてよく、堆積されてよく、又は別様に配置されてよい。幾つかの実施形態において、ＢＡＲＣ／ＡＲＣ層が、約３００Å～約２０００Å、例えば約６００Å～約１０００Åの厚さを有する。
ハードマスク層が、他のケイ素膜のうち、酸化ケイ素、シリコンナイトライドカーバイド（ＳｉＣＮ）、シリコンオキシナイトライド（ＳｉＯＮ）、アモルファスシリコン（α－Ｓｉ）、又はＳＯＧで作製されうる。
フォトレジスト層のパターンが、プラズマエッチングプロセスを利用して、ハードマスク層に転写される。次いで、上記パターンが、ゲートキャップ層２１６に対して選択的なプラズマエッチングプロセス（即ち、ゲートキャップ層２１６をエッチングしない）によって、層間誘電体９０２に転写される。幾つかの実施形態において、層間誘電体９０２が、炭化ケイ素で作製され、ゲートキャップ層２１６が、窒化ケイ素で構成され、プラズマエッチングプロセスにおけるエッチングガスが、ＣＨ３Ｆといった水素含有フッ化炭素ガス、Ｏ２といった酸素含有ガス、及びＡｒといった任意のキャリアガスを含む。幾つかの実施形態において、ＣＨ３Ｆの流量対Ｏ２の流量の比が、０．５対２．０、好ましくは１．２５対１．７５に設定されうる。エッチングチャンバ内の圧力が、約２０ｍＴｏｒｒと約５００ｍＴｏｒｒとの間に維持される。エッチングチャンバ内で形成されたプラズマを維持するためのＲＦバイアス電力は、約１３．５６ＭＨｚの周波数を有し、約１００ワット～約１０００ワットの間で制御されうる。
本開示の例は、大きさが２０ｎｍ以下のデバイス製造のための簡素化された正確なプロセスを提供する。化学機械平坦化における２つの誘電体材料間のエッチング選択性、及びコンタクトビアの形成のため、パターニングされたマスク層のミスアラインメントが、プロセスに影響を及ぼしえない。さらに、プロセスの初期にゲートが金属から形成されるため（即ち、永久ゲート）、後のプロセスにおいてゲートを削除又は置換する必要がない。陥凹活性領域の上に堆積したライナを使用して、陥凹活性領域が、ライナ上の誘電体材料と相互作用するのを防止することができる。
図１２は、処理システム１２００の平面図である。一実施形態において、方法１００のブロック１１０～１１８が、処理システム１２００内で実行される。他の実施形態において、方法１００のブロック１１０～１２０が、処理システム１２００内で実行される。処理システム１２００は、第１の移送チャンバ１２０４に連結された複数の処理チャンバ１２０２を含む一体型クラスタツールである。一実施形態において、処理チャンバ１２０２が、方法１００のブロック１１２でＡＬＥプロセスが実行される第７の処理チャンバと、方法１００のブロック１１８で、ライナ７０２及び金属キャップ層８０２が部分的に除去される第１０の処理チャンバと、を含む。第１移送チャンバ１２０４はまた、１つ以上の第１のロードロックチャンバ１２０６に連結されている。第１移送チャンバ１２０４は、処理チャンバ１２０２と第１ロードロックチャンバ１２０６との間で基板を移送するための、中央に配置された移送ロボット（図示せず）を有する。処理システム１２００はまた、第２移送チャンバ１２１０に連結された複数の処理チャンバ１２０８を含む。一実施形態において、処理チャンバ１２０８は、方法１００のブロック１１０で金属材料５０２が堆積させられる第６の処理チャンバと、方法１００のブロック１１４でライナ７０２が形成される第８のチャンバと、方法１００のブロック１１６で金属キャップ層８０２が形成される第９のチャンバと、方法１００のブロック１２０で層間誘電体９０２が堆積される第１１のチャンバと、を含む。
処理システム１２００は、システムコントローラ、及び、処理シーケンスにおいて処理ステップを実施する前又は後に基板の特性を解析するために、準備／解析ステップ、及び／又は後処理／解析ステップを実施するよう適合された計測チャンバといったサービスチャンバを含みうる。一般的に、計測チャンバ内で測定可能な基板の特性は、基板の表面上に堆積された１つ以上の層における内在応力又は外因性応力の測定値、１つ以上の堆積された層の膜組成、基板の表面上の粒子の数、基板の表面上に見られる１つ以上の層の厚さを含みうるが、これらに限定されない。計測チャンバから収集されたデータが、次いで、１つ以上の処理ステップにおける１つ以上のプロセス変数を調節して、後続で処理される基板において好適なプロセス結果を得るために、システムコントローラによって使用されうる。コントローラは、中央処理装置（ＣＰＵ）、メモリ、及びサポート回路（又はＩ／Ｏ）を含みうる。ＣＰＵは、様々なプロセスを制御するための産業用設定で使用される任意の形態のコンピュータプロセッサと、ハードウェア（例えば、パターン生成器、モータ、及び他のハードウェア）との一方であってよく、プロセス（例えば、処理時間、基板のポジション又は位置）を監視しうる。メモリがＣＰＵに接続されており、ランダムアクセスメモリ（ＲＡＭ：ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、読取り専用メモリ（ＲＯＭ：ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）、フロッピーディスク、ハードディスク、又は任意の他の形態によるローカル若しくは遠隔のデジタルストレージといった、１つ以上の容易に入手可能なメモリでありうる。ＣＰＵに命令するためのソフトウェア命令、アルゴリズム及びデータが、コード化されてメモリに格納されうる。従来のやり方でプロセッサを支援するために、補助回路もＣＰＵに接続されている。補助回路は、キャッシュ、電源、クロック回路、入力／出力回路、サブシステム等を含みうる。コントローラによる可読プログラム（又はコンピュータ命令）が、どのタスクが基板上で実行可能であるかについて決定する。プログラムは、コントローラにより可読なソフトウェアであり、例えば処理時間及び基板のポジション又は位置を監視して制御するためのコードを含みうる。
１つのこのような適切なシステムが、カリフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．のＣＥＮＴＩＮＥＬ（商標）チャンバを備えたＥｎｄｕｒａ ｉＬＢ ＰＶＤ／ＡＬＤシステムでありうる。
第２移送チャンバ１２１０も、処理チャンバ１２０８と第１ロードロックチャンバ１２０６との間で基板を移送するための、中央に配置された移送ロボット（図示せず）を有する。ファクトリインタフェース１２１２が、第２ロードロックチャンバ１２１４によって、第１移送チャンバ１２０４に接続されている。ファクトリインタフェース１２１２は、第２ロードロックチャンバ１２１４の反対側では、１つ以上のポッド１２１６に連結されている。ポッド１２１６は典型的に、洗浄室側からアクセス可能な前方開口型統一ポッド（ＦＯＵＰ：ｆｒｏｎｔ ｏｐｅｎｉｎｇ ｕｎｉｆｉｅｄ ｐｏｄ）である。
一実施形態において、処理システム１２００は、ＣＥＮＴＵＲＡ（登録商標）又はＥＮＤＵＲＡ（登録商標）プラットフォームであり、いずれもカリフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能である。他の製造業者から入手可能な他の処理システムも、本明細書に記載される１つ以上の実施形態を実施するよう適合されうることに注意されたい。
ブロック１１０でのドライエッチングプロセス、ブロック１１２でのライナ堆積プロセス、並びに、ブロック１１４及び１１６での層スタック堆積プロセスが、「真空を破ることなく」処理システム１２００内で実施される。本明細書では、「真空を破ることなく」という表現は、１のチャンバ、例えば第６のチャンバの真空環境と、第２のチャンバ、例えば第７のチャンバの真空環境との間で真空圧を維持しつつ、半導体構造２００を周囲環境に曝露することなく、半導体構造２００を移送するプロセスを指している。周囲環境において、半導体構造２００は、製造されている半導体構造２００の露出表面を損傷させうる粒子、水分、酸素等といった機械的及び化学的汚染物質に曝露される可能性がある。例えば、塩素の層が、陥凹金属ゲート６０２の表面で吸収され、そこで欠陥が生ぜしめられ、及び／又は他の望ましくない界面層（例えば、自然酸化物）が、転写中に層間で形成されうる。したがって、真空を破ることなく、処理システム１２００内で方法１００を実行することは、有利に、（ｉ）半導体構造２００を露出させるための待ち行列時間を最小に抑え、（ｉｉ）ブロック１１０の堆積とブロック１１２のＡＬＥプロセスとの間、及びブロック１１２のＡＬＥプロセスとブロック１１４の堆積プロセスとの間の、陥凹金属ゲート６０２の表面に吸収された塩素及び陥凹金属ゲート６０２の酸化に起因する陥凹金属ゲート６０２上の欠陥を防止し、（ｉｉｉ）ブロック１１４～１２０の層スタック堆積におけるライナ７０２、金属キャップ層８０２、及び層間誘電体９０２の酸化を防止する。
先の記述は、特定の実施形態を対象としているが、その基本的な範囲から逸脱することなく他の実施形態及びさらなる実施形態が考案されてよく、その範囲は、下記の特許請求の範囲によって定められる。

Claims (15)

  1. 半導体デバイス製造方法であって、
    ゲート層の第１の部分を除去して複数のトレンチを形成することによって、基板上に複数のゲートを形成することであって、前記ゲート層が、第１の金属で作製された導電層と、前記導電層に載置された、第１の誘電体材料で作製されたゲート誘電体層と、を含む、基板上に複数のゲートを形成することと、
    前記複数のトレンチのそれぞれの中に、第２の誘電体材料で前記複数のゲートのそれぞれの側壁上にエッチング停止層を形成することと、
    真空を破ることなく、処理システム内で前記基板上に第１の構造を形成することであって、
    前記複数のトレンチを第２の金属で充填し、前記第２の金属の第２の部分を部分的に除去することによって、前記複数のトレンチ内に陥凹活性領域を形成することと、
    前記陥凹活性領域のそれぞれの上に複数のライナを形成すること、及び、
    前記複数のライナのそれぞれの上に金属キャップ層を形成すること
    を含む、基板上に第１の構造を形成することと、
    前記第１の構造の上に第３の誘電体材料を堆積させることと、
    前記複数のゲートの表面、及び前記第１の構造上に配置された前記第３の誘電体材料の表面を含む平坦化された表面を形成することと、
    前記複数のトレンチ内の前記第３の誘電体材料の第３の部分を除去することによって、前記複数のトレンチ内にコンタクトビア開口部を形成すること
    を含む、半導体デバイス製造方法。
  2. 前記第１の誘電体材料が、窒化ケイ素、炭化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、二酸化ケイ素、シリコンオキシナイトライド、及び炭素がドープされた窒化ケイ素からなる群から選択された材料であり、
    前記第２の誘電体材料が、炭化ケイ素-窒化ホウ素、シリコンオキシカーバイドナイトライド、シリコンオキシナイトライド、窒化ケイ素、二酸化ケイ素、炭化ケイ素、シリコンナイトライドカーバイド、窒化ホウ素、シリコンボロンナイトライド、及び窒化チタンからなる群から選択された材料であり、
    前記第３の誘電体材料が、窒化ケイ素、炭化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、二酸化ケイ素、シリコンオキシナイトライド、及び炭素がドープされた窒化ケイ素からなる群から選択され、かつ誘電率が前記第１の誘電体材料の誘電率とは異なる材料である、請求項１に記載の半導体デバイス製造方法。
  3. 前記第１の金属が、タングステン、銅、ニッケル、コバルト、及び金属－半導体合金からなる群から選択された材料であり、前記第２の金属がコバルトである、請求項１に記載の半導体デバイス製造方法。
  4. 前記ライナが、窒化チタン、窒化タンタル、及び窒化タングステンからなる群から選択された材料で作製され、
    前記金属キャップ層が、タングステン及びルテニウムからなる群から選択された材料で作製される、請求項１に記載の半導体デバイス製造方法。
  5. 前記第１の構造の前記形成が、前記ライナ及び前記金属キャップ層のうちの１つの少なくとも厚さを測定することをさらに含む、請求項１に記載の半導体デバイス製造方法。
  6. 半導体デバイス製造方法であって、
    ゲート層の第１の部分を除去して複数のトレンチを形成することによって、基板上に複数のゲートを形成することであって、前記ゲート層が、第１の金属で作製された導電層と、前記導電層に載置された、第１の誘電体材料で作製されたゲート誘電体層と、を含む、基板上に複数のゲートを形成することと、
    前記複数のトレンチのそれぞれの中に、第２の誘電体材料で前記複数のゲートのそれぞれの側壁上にエッチング停止層を形成することと、
    真空を破ることなく、処理システム内で前記基板上に第１の構造を形成することであって、
    前記複数のトレンチを第２の金属で充填し、前記第２の金属の第２の部分を部分的に除去することによって、前記複数のトレンチ内に陥凹活性領域を形成することと、
    前記陥凹活性領域のそれぞれの上に複数のライナを形成すること、
    前記複数のライナのそれぞれの上に金属キャップ層を形成すること、及び、
    前記金属キャップ層の上に第３の誘電体材料を堆積させること
    を含む、前記基板上に第１の構造を形成することと、
    前記複数のゲートの表面、及び前記第１の構造の表面を含む平坦化された表面を形成することと、
    前記複数のトレンチ内の前記第３の誘電体材料の第３の部分を除去することによって、前記複数のトレンチ内にコンタクトビア開口部を形成すること
    を含む、半導体デバイス製造方法。
  7. 前記第１の誘電体材料が、窒化ケイ素、炭化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、二酸化ケイ素、シリコンオキシナイトライド、及び炭素がドープされた窒化ケイ素からなる群から選択された材料であり、
    前記第２の誘電体材料が、炭化ケイ素-窒化ホウ素、シリコンオキシカーバイドナイトライド、シリコンオキシナイトライド、窒化ケイ素、二酸化ケイ素、炭化ケイ素、シリコンナイトライドカーバイド、窒化ホウ素、シリコンボロンナイトライド、及び窒化チタンからなる群から選択された材料であり、
    前記第３の誘電体材料が、窒化ケイ素、炭化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、二酸化ケイ素、シリコンオキシナイトライド、及び炭素がドープされた窒化ケイ素からなる群から選択され、かつ誘電率が前記第１の誘電体材料の誘電率とは異なる材料である、請求項６に記載の半導体デバイス製造方法。
  8. 前記第１の金属が、タングステン、銅、ニッケル、コバルト、及び金属－半導体合金からなる群から選択された材料であり、前記第２の金属がコバルトである、請求項６に記載の半導体デバイス製造方法。
  9. 前記複数のライナが、窒化チタン、窒化タンタル、及び窒化タングステンからなる群から選択された材料で作製され、
    前記金属キャップ層が、タングステン及びルテニウムからなる群から選択された材料で作製される、請求項６に記載の半導体デバイス製造方法。
  10. 前記第１の構造の前記形成が、前記複数のライナ及び前記金属キャップ層のうちの１つの少なくとも厚さを測定することをさらに含む、請求項６に記載の半導体デバイス製造方法。
  11. 半導体構造であって、
    基板上の第１の金属で作製された第１のゲート及び第２のゲートと、
    前記第１のゲート及び前記第２のゲート上の、第１の誘電体材料で作製されたゲートキャップ層と、
    前記第１のゲートと前記第２のゲートとの間のトレンチと、
    前記トレンチ内に形成された、第２の金属で作製された陥凹活性領域と、
    前記第１のゲート及び前記第２のゲートの側壁上の、第２の誘電体材料で作製されたスペーサであって、前記第１のゲート及び前記第２のゲートから前記陥凹活性領域を電気的に絶縁するスペーサと、
    前記陥凹活性領域上に配置されたライナと、
    前記ライナ上に配置された金属キャップ層と、
    前記トレンチ内のコンタクトビア開口部と
    を備える、半導体構造。
  12. 前記第１の誘電体材料が、窒化ケイ素、炭化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、二酸化ケイ素、シリコンオキシナイトライド、及び炭素がドープされた窒化ケイ素からなる群から選択された材料である、請求項１１に記載の半導体構造。
  13. 前記第１の金属が、タングステン、銅、ニッケル、コバルト、及び金属－半導体合金からなる群から選択された材料であり、前記第２の金属がコバルトである、請求項１１に記載の半導体構造。
  14. 前記ライナが、窒化チタン、窒化タンタル、及び窒化タングステンからなる群から選択された材料で作製される、請求項１１に記載の半導体構造。
  15. 前記金属キャップ層が、タングステン及びルテニウムからなる群から選択された材料で作製される、請求項１１に記載の半導体構造。
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