KR102539652B1 - 활성 프로세스들을 통한 게이트 접촉 - Google Patents

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Abstract

반도체 디바이스 제작 프로세스는, 복수의 개구들을 갖는 기판 상에 게이트들을 형성하는 단계 ― 각각의 게이트는 제1 금속의 전도 층 및 제1 유전체 재료의 게이트 유전체 층을 가짐 ―, 제2 유전체 재료로 개구들을 부분적으로 충전(filling)하는 단계, 진공을 파괴하지 않으면서 프로세싱 시스템에서 기판 상에 제1 구조를 형성하는 단계, 제1 구조 위에 제3 유전체 재료를 증착하는 단계, 및 제1 구조 위에 배치된 제3 유전체 재료의 표면 및 게이트들의 평탄화된 표면을 형성하는 단계를 포함한다. 제1 구조를 형성하는 단계는, 각각의 개구 내의 제2 유전체 재료의 제2 부분들을 제거함으로써 트렌치들을 형성하는 단계, 제2 금속으로 트렌치들을 부분적으로 충전함으로써, 트렌치들에 리세스형 활성 구역(recessed active region)들을 형성하는 단계, 각각의 리세스형 활성 구역 위에 라이너를 형성하는 단계, 및 각각의 라이너 위에 금속 캡 층을 형성하는 단계를 포함한다.

Description

활성 프로세스들을 통한 게이트 접촉
[0001] 본 개시내용의 실시예들은 일반적으로, 반도체 디바이스 제작 프로세스들 및 구조들에 관한 것으로, 더 상세하게는, 로우-k 캡 층 및 자기-정렬 접촉부(self-aligned contact)를 갖는 반도체 디바이스들에 관한 것이다.
[0002] 최근의 마이크로-전자 디바이스들에서, 트랜지스터들은 고밀도 집적 회로들 내에 통합된다. 그러나, 일단 게이트 길이가 대략 20 nm에 이르면, 트랜지스터 성능은, 전류 흐름이 턴 오프되어야 하는 "오프"상태에서도 소스와 드레인 사이의 전류 누설과 같은 쇼트-채널 효과(short-channel effect)들에 의해 영향을 받는다. 따라서, 디바이스 구조들은 2차원(2D) 평면형 구조들로부터, 게이트들이 디바이스들 및 나노와이어 또는 나노-시트 디바이스들을 둘러싸는 3차원(3D) 구조들, 이를테면, FinFET(fin-field-effective-transistor)들로 변환되었다. 2D 디바이스들과 달리, 3D 디바이스들의 제작은, 나노-스케일 트랜지스터들을 패터닝하기 위한 진보된 리소그래피, 프로세스 통합, 습식 및 건식 에칭, 하이-k 재료 및 금속 게이트의 증착을 포함하는 게이트 형성에서 더 많은 난제들에 직면한다. 따라서, 개선된 디바이스 제작 프로세스들 및 구조들이 필요하다.
[0003] 본원에서 설명되는 실시예들은 일반적으로, 개선된 디바이스 제작 프로세스들 및 구조들에 관한 것이다. 일 실시예에서, 반도체 디바이스 제작 프로세스는, 복수의 개구들을 형성하기 위해 게이트 층의 제1 부분들을 제거함으로써 기판 상에 게이트들을 형성하는 단계 ― 게이트 층은 제1 금속으로 제조된 전도 층 및 전도 층 상에 배치된 제1 유전체 재료로 제조된 게이트 유전체 층을 포함함 ―, 제2 유전체 재료로 복수의 개구들을 부분적으로 충전(filling)하는 단계, 진공을 파괴하지 않으면서 프로세싱 시스템에서 기판 상에 제1 구조를 형성하는 단계, 제1 구조 위에 제3 유전체 재료를 증착하는 단계, 게이트들의 표면 및 제1 구조 위에 배치된 제3 유전체 재료의 표면을 포함하는 평탄화된 표면을 형성하는 단계, 및 트렌치들에서 제3 유전체 재료의 제3 부분들을 제거함으로써 트렌치들에 접촉 비아 개구(contact via opening)들을 형성하는 단계를 포함한다. 제1 구조를 형성하는 단계는, 복수의 개구들 각각 내에 배치된 제2 유전체 재료의 제2 부분들을 제거함으로써 복수의 트렌치들을 형성하는 단계, 제2 금속으로 복수의 트렌치들을 부분적으로 충전함으로써, 복수의 트렌치들에 리세스형 활성 구역(recessed active region)들을 형성하는 단계, 리세스형 활성 구역들 각각 위에 라이너를 형성하는 단계, 및 라이너들 각각 위에 금속 캡 층을 형성하는 단계를 포함한다.
[0004] 다른 실시예에서, 반도체 디바이스 제작 프로세스는, 복수의 개구들을 형성하기 위해 게이트 층의 제1 부분들을 제거함으로써 기판 상에 게이트들을 형성하는 단계 ― 게이트 층은 제1 금속으로 제조된 전도 층 및 전도 층 상에 배치된 제1 유전체 재료로 제조된 게이트 유전체 층을 포함함 ―, 제2 유전체 재료로 복수의 개구들을 부분적으로 충전하는 단계, 진공을 파괴하지 않으면서 프로세싱 시스템에서 기판 상에 제1 구조를 형성하는 단계, 게이트들의 표면 및 제1 구조의 표면을 포함하는 평탄화된 표면을 형성하는 단계, 및 트렌치들에서 제3 유전체 재료의 제3 부분들을 제거함으로써 트렌치들에 접촉 비아 개구들을 형성하는 단계를 포함한다. 제1 구조를 형성하는 단계는, 복수의 개구들 각각 내에 배치된 제2 유전체 재료의 제2 부분들을 제거함으로써 복수의 트렌치들을 형성하는 단계, 제2 금속으로 복수의 트렌치들을 부분적으로 충전함으로써, 복수의 트렌치들에 리세스형 활성 구역들을 형성하는 단계, 리세스형 활성 구역들 각각 위에 라이너를 형성하는 단계, 라이너들 각각 위에 금속 캡 층을 형성하는 단계, 및 금속 캡 층들 위에 제3 유전체 재료를 증착하는 단계를 포함한다.
[0005] 다른 실시예에서, 반도체 구조는, 기판 상의, 제1 금속으로 제조된 제1 게이트 및 제2 게이트, 제1 게이트 및 제2 게이트 상에 제1 유전체 재료로 제조된 게이트 캡 층들, 제1 게이트와 제2 게이트 사이의 트렌치, 트렌치에 형성된 제2 금속으로 제조된 리세스형 활성 구역, 리세스형 활성 구역을 제1 게이트 및 제2 게이트로부터 전기적으로 격리시키기 위해, 제1 게이트 및 제2 게이트의 측벽들 상에 제2 유전체 재료로 제조된 스페이서들, 리세스형 활성 구역 위에 배치된 라이너, 라이너 위에 배치된 금속 캡 층, 및 트렌치 내의 접촉 비아 개구를 포함하며, 접촉 비아 개구는 접촉 비아 개구에 형성된 자기-정렬 접촉 게이트에 연결가능하고, 자기-정렬 접촉 게이트는 리세스형 활성 구역에 전기적으로 연결된다.
[0006] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0007] 도 1은 일 실시예에 따른, 반도체 구조를 형성하기 위한 방법 단계들의 흐름도이다.
[0008] 도 2는 일 실시예에 따른, 반도체 구조의 형성의 초기 스테이지의 단면도이다.
[0009] 도 3은 일 실시예에 따른, 반도체 구조의 형성의 중간 스테이지의 단면도이다.
[0010] 도 4는 일 실시예에 따른, 반도체 구조의 형성의 중간 스테이지의 단면도이다.
[0011] 도 5는 일 실시예에 따른, 반도체 구조의 형성의 중간 스테이지의 단면도이다.
[0012] 도 6은 일 실시예에 따른, 반도체 구조의 형성의 중간 스테이지의 단면도이다.
[0013] 도 7은 일 실시예에 따른, 반도체 구조의 형성의 중간 스테이지의 단면도이다.
[0014] 도 8은 일 실시예에 따른, 반도체 구조의 형성의 중간 스테이지의 단면도이다.
[0015] 도 9는 일 실시예에 따른, 반도체 구조의 형성의 중간 스테이지의 단면도이다.
[0016] 도 10은 일 실시예에 따른, 반도체 구조의 형성의 중간 스테이지의 단면도이다.
[0017] 도 11은 일 실시예에 따른, 반도체 구조의 형성의 중간 스테이지의 단면도이다.
[0018] 도 12는 프로세싱 시스템의 평면도이다.
[0019] 명확성을 위해, 도면들 사이에서 공통인 동일한 엘리먼트들을 지정하기 위해 적용가능한 경우 동일한 참조 번호들이 사용되었다. 추가적으로, 일 실시예의 엘리먼트들은, 본원에서 설명되는 다른 실시예들에서의 활용을 위해 유리하게 구성될 수 있다.
[0020] 본원에서 제공되는 본 개시내용의 실시예들은 일반적으로, 반도체 디바이스의 활성 구역들 위에 형성되는 개선된 게이트 접촉 구조를 갖는 디바이스 및 그 디바이스를 형성하는 방법을 포함한다. 일부 실시예들에서, 개선된 게이트 접촉 구조는 패터닝된 접촉 비아 개구에 형성된 자기-정렬 접촉 게이트이다. 본원에서 설명되는 방법들은, 감소된 사이즈로 마이크로-전자 디바이스들의 제작을 위해 사용될 수 있다. 개선된 게이트 접촉 구조는 일반적으로, 아래에서 설명되는 반도체 구조(200)와 같은 반도체 게이트 구역 구조를 포함한다. 더 상세하게, 본원에서 설명되는 방법들은 게이트 접촉 구조의 형성 전에 영구 게이트들을 형성하고, 그에 따라, 제작 프로세스 동안 더미 게이트들(예컨대, 폴리실리콘 또는 실리콘 질화물)을 영구 게이트들로 교체할 필요성을 제거한다. 개선된 게이트 구조는 활성 구역과 그 위의 유전체 재료 사이에 라이너를 더 포함하여서, 활성 구역이 유전체 재료와 상호작용하는 것으로부터 보호된다. 개선된 게이트 구조는 활성 구역들 및 영구 게이트들 상에 상이한 유전체 재료들을 가질 수 있으며, 이는 활성 구역들에 비해 유전체 재료들의 선택적인 제거를 가능하게 하고, 그에 따라, 자기-정렬 게이트들이 활성 구역들 위에 정확하게 배치될 수 있다. 게다가, 본원에서 설명되는 방법들의 일부 단계들은, 하나의 프로세싱 챔버로부터 다른 프로세싱 챔버로 전달될 때 반도체 구조들을 주변 환경에 노출시키지 않으면서 그리고 진공 압력들을 유지하면서 프로세싱 시스템에서 수행되어, 제작되는 반도체 구조들에 대한 손상들을 방지한다.
[0021] 도 1은 본원에서 제공되는 개시내용의 하나 이상의 실시예들에 따른, 개선된 게이트 접촉 구조의 형성을 위한 방법 단계들의 흐름도이다. 도 2 - 도 11은 도 1에 예시된 중간 방법 단계들 중 적어도 하나 동안의 개선된 게이트 접촉 구조를 예시하는, 개선된 게이트 접촉 구조의 부분들의 개략적인 측면도들이다. 도 1에 예시된 방법 단계들이 순차적으로 설명되지만, 당업자들은 생략 및/또는 추가되고 그리고/또는 다른 바람직한 순서로 재배열된 하나 이상의 방법 단계들을 포함하는 다른 프로세스 시퀀스들이 본원에서 제공된 본 개시내용의 실시예들의 범위 내에 속한다는 것을 이해할 것이다.
[0022] 도 1의 블록(102)에서, 게이트 층(204)이 기판(202) 상에 형성된다. 도 2는 이러한 초기 스테이지에서의 반도체 구조(200)의 단면도이다. 반도체 구조(200)는 기판(202) 상의 게이트 층(204)을 포함할 수 있다.
[0023] 게이트 층(204)은 기판(202) 상의 전도 층(206)을 포함할 수 있다. 전도 층(206)은, 금속, 이를테면, 텅스텐(W), 티타늄 질화물(TiN), 알루미늄(Al)-도핑된 티타늄 탄화물(이를테면, TiAlC, Ti3AlC2, Ti3AlC, Ti2AlC), 구리(Cu), 니켈(Ni), 코발트(Co), 금속-반도체 합금, 또는 그러한 재료들의 임의의 적절한 조합을 포함할 수 있는 전기 전도성 층이다. 기판(202)은 임의의 반전도성 재료, 이를테면, Si-함유 재료들, 게르마늄-함유 재료들, 갈륨 비소(GaAs), 인듐 비소(InAs) 및 다른 유사한 반도체들일 수 있다. 실리콘(Si)-함유 재료들은 실리콘(Si), 벌크 실리콘, 단결정 실리콘, 다결정질 실리콘, 실리콘-게르마늄(SiGe), 비정질 실리콘, SOI(silicon-on-insulator) 기판들, SGOI(SiGe-on-insulator), 어닐링된 다결정질 실리콘, 및 다결정질 실리콘 라인 구조들을 포함한다. 일부 실시예들에서, 기판(202)은 약 30 nm 이상의 두께를 가질 수 있다. 하나 이상의 추가적인 층들(도시되지 않음), 이를테면, 게이트 유전체 층 및/또는 하나 이상의 일 함수 튜닝 층들이 기판(202)의 표면과 전도 층(206) 사이에 배치될 수 있다.
[0024] 전도 층(206)은 제1 프로세싱 챔버에서 CVD(chemical vapor deposition), 도금, 스퍼터링, PVD(physical vapor deposition) 등에 의해 기판(202) 상에 형성될 수 있다. 일부 실시예들에서, 전도 층(206)은 약 10 nm 내지 약 200 nm 범위의 두께를 가질 수 있다. 전도 층(206)은 붕소, 인, 또는 비소와 같은 엘리먼트들로 도핑될 수 있다. 도펀트들은 전도 층(206)의 증착 동안 또는 전도 층(206)의 증착 후에 도입될 수 있다. 일부 실시예들에서, 전도 층(206)은, 디바이스 특징들, 이를테면, 임계 전압 및 게이트 전도도를 변경하는 데 사용되는 다수의 층들을 포함할 수 있다.
[0025] 게이트 층(204)은 전도 층(206) 상에 게이트 유전체 층(208)을 더 포함할 수 있다. 게이트 유전체 층(208)은 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 실리콘 이산화물(SiO2), 실리콘 산질화물(SiOxNy), 또는 탄소-도핑된 실리콘 질화물로 제조될 수 있다. 게이트 유전체 층(208)은 제2 프로세싱 챔버에서 CVD(chemical vapor deposition), RTCVD(rapid thermal chemical vapor deposition), LPCVD(low-pressure chemical vapor deposition), PECVD(plasma enhanced chemical vapor deposition) 등에 의해 전도 층(206) 상에 증착될 수 있다. 일부 실시예들에서, 게이트 유전체 층(208)은 약 15 nm 내지 약 80 nm 범위의 두께를 가질 수 있다.
[0026] 도 1의 블록(104)에서, 게이트들(210) 및 트렌치들(212)이 형성된다. 도 3은 디바이스 제작 프로세스의 이러한 중간 스테이지에서의 반도체 구조(200)의 단면도이다.
[0027] 게이트들(210) 및 트렌치들(212)은 제3 프로세싱 챔버에서 종래의 건식 에칭 프로세스, 이를테면, RIE(reactive-ion etching) 또는 플라즈마 에칭에 의해 게이트 층(204)의 부분들을 패터닝 및 에칭함으로써 형성된다. 일부 실시예들에서, 게이트 유전체 층(208)은 에칭된 다음, 에칭 프로세스 동안 에칭 마스크로서 활용될 수 있다. 일부 실시예들에서, 20 nm 및 14 nm 노드 디바이스들의 경우, 다수의 패터닝의 사용을 통한 193 nm 파장의 자외선 광을 이용한 침지 포토리소그래피가 사용될 수 있고, 7 nm 노드의 경우, SADP(self-aligned double patterning) 및 SAQP(self-aligned quadruple patterning)를 이용한 193 nm의 침지 포토리소그래피가 사용될 수 있다. 일부 실시예들에서, 게이트들(210)은, 약 2 이상, 약 5 이상, 약 10 이상, 약 20 이상, 약 30 이상, 약 50 이상, 또는 그 초과의 종횡비(즉, Z-방향에서의 게이트들의 높이 대 X-방향에서의 게이트들의 폭의 비)를 가질 수 있다. 게이트 캡 층들(216)은 게이트 유전체 층(208)으로부터 유지되고, 게이트 전도체들(218)은 전도 층(206)으로부터 유지된다.
[0028] 일부 실시예들에서, 도 3에 도시된 바와 같은 트렌치 개구들(214)은 약 15 nm 이하일 수 있다.
[0029] 이 스테이지에서, 게이트들(210)은, 금속, 이를테면, 텅스텐(W), 티타늄 질화물(TiN), 알루미늄(Al)-도핑된 티타늄 탄화물(이를테면, TiAlC, Ti3AlC2, Ti3AlC, Ti2AlC), 구리(Cu), 니켈(Ni), 코발트(Co), 금속-반도체 합금, 또는 그러한 재료들의 임의의 적절한 조합으로 제조된 게이트 전도체들(218)을 포함한다. 따라서, 더미 게이트 재료들, 이를테면, 다결정질 실리콘 또는 실리콘 질화물이 제거되고 금속으로 교체되는 종래의 게이트 교체 프로세스는 본원에서 설명되는 제작 프로세스 시퀀스에서 요구되지 않는다. 따라서, 본원에서 설명되는 프로세스들은 디바이스 수율을 상당히 증가시키고, 게이트 접촉 구조를 형성하는 데 사용되는 프로세스 시퀀스의 복잡성 및 프로세싱 단계들의 수를 감소시킨다.
[0030] 도 1의 블록들(106 및 108)에서, 게이트들(210)의 측벽들 상에 CESL(contact etch stop layer)들(220)이 형성된다. 도 4는 디바이스 제작 프로세스의 이러한 중간 스테이지에서의 반도체 구조(200)의 단면도이다. 게이트들(210)의 측벽들 상에 CESL(220)을 형성하는 프로세스는, 블록(106)에서 게이트들(210) 및 트렌치들(212) 위에 등각성 유전체 층(도시되지 않음)을 형성한 다음, 블록(108)에서 게이트들(210)의 최상부 표면들 및 트렌치들(212)의 하부 부분으로부터 증착된 층들을 제거하기 위해 구조들을 건식 에칭하는 것을 포함할 수 있다. 일 실시예에서, 등각성 CESL(220)은 제4 프로세싱 챔버에서 PECVD(plasma enhanced chemical vapor deposition) 프로세스를 사용하여 (블록(106)에서) 형성되지만, 다른 방법들, 이를테면, SACVD(sub atmospheric chemical vapor deposition), LPCVD(low pressure chemical vapor deposition), ALD(atomic layer deposition), HDP(high-density plasma), PEALD(plasma enhanced atomic layer deposition), MLD(molecular layer deposition), PICVD(plasma impulse chemical vapor deposition) 등이 또한 사용될 수 있다. (블록(108)에서) 게이트들(210)의 최상부 표면들 및 트렌치들(212)의 하부 부분으로부터 증착된 층들을 제거하는 데 사용되는 건식 에칭 프로세스는, 플라즈마 함유 에칭 케미스트리가 상부에 형성되는 동안, 반도체 구조(200)가 상부에 배치된 기판을 바이어싱하도록 구성된 제5 프로세싱 챔버에서 수행될 수 있다.
[0031] CESL들(220)은 로우-k 유전체 재료, 이를테면, 실리콘 탄화물-붕소 질화물(SiCBN), 실리콘 산탄화물 질화물(SiCON), 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 실리콘 이산화물(SiO2), 실리콘 탄화물(SiC), 실리콘 질화물 탄화물(SiCN), 붕소 질화물(BN), 실리콘 붕소 질화물(SiBN), 티타늄 질화물(TiN), 및 이들의 조합들로 제조될 수 있다. 일부 실시예들에서, CESL들(220)은 약 5 nm 내지 약 10 nm의 두께를 가질 수 있다. CESL들(220)은 게이트들(210)로부터 리세스형 금속 게이트(602)(도 6에 도시됨)를 전기적으로 격리시키기 위한 스페이서들로서 기능할 수 있다.
[0032] 도 1의 블록(110)에서, 제6 프로세싱 챔버에서 트렌치(212) 내에서 PVD(physical vapor deposition) 프로세스의 사용에 의해, 금속성 재료(502), 이를테면, 코발트가 증착된다. 도 5는 디바이스 제작 프로세스의 이러한 중간 스테이지에서의 반도체 구조(200)의 단면도이다.
[0033] PVD(physical vapor deposition) 프로세스의 사용에 의해 증착될 때, 금속성 재료(502)는 트렌치 개구(214)에 걸쳐 형성되는 층의 일부일 수 있는 오버행(overhang)을 생성할 수 있다. 일부 실시예들에서, 오버행을 제거하기 위해, 염소-함유 전구체 및 질소-함유 전구체가 기판 프로세싱 구역(구체적으로 묘사되지 않음) 내로 유동될 수 있다.
[0034] 도 1의 블록(112)에서, 제7 프로세싱 챔버, 이를테면, PECVD(plasma enhanced chemical vapor deposition) 프로세싱 챔버 또는 PEALD(plasma enhanced atomic layer deposition) 프로세스 챔버에서 ALE(atomic layer etch) 프로세스에 의해 리세스형 금속 게이트("활성 구역"으로 또한 지칭됨)(602)를 형성하기 위해, 트렌치(212) 내에 증착된 금속성 재료(502)가 부분적으로 제거된다. 도 6은 디바이스 제작 프로세스의 이러한 중간 스테이지에서의 반도체 구조(200)의 단면도이다.
[0035] 도 1의 블록(114)에서, 반도체 구조(200)의 노출된 표면들 위에 라이너(702)가 증착된다. 도 7은 이러한 중간 스테이지에서의 반도체 구조(200)의 단면도이다. 라이너(702)는, 아래에 놓인 층에 부착되고, 배리어 층으로서 작용하며, 상부에 유전체 층을 형성하는 것을 가능하게 하기에 적절한 임의의 두께를 가질 수 있다. 일 예에서, 라이너(702)는 약 10 내지 약 50 옹스트롬의 두께를 가질 수 있다.
[0036] 도 1의 블록(114)에서, 라이너(702)는 PECVD(plasma enhanced chemical vapor deposition process) 또는 PEALD(plasma enhanced atomic layer deposition process)에 의해 제8 프로세싱 챔버 내에서 반도체 구조(200) 위에 형성될 수 있다. 라이너(702)는, 제8 프로세싱 챔버에서 임의의 적절한 증착 프로세스, 예컨대 ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition) 등에 의해 증착된 금속, 이를테면, 티타늄(Ti) 또는 금속 질화물, 이를테면, 티타늄 질화물(TiN), 탄탈 질화물(TaN), 텅스텐 질화물(WN) 등을 포함할 수 있다. 일 예에서, 라이너(702)는 PVD 증착 프로세스에 의해 증착된 티타늄 질화물(TiN)을 포함한다. PVD 증착 프로세스를 통한 티타늄 질화물(TiN)의 증착은 소스 재료 및 증착 가스 혼합물을 활용하며, 소스 재료는 티타늄(Ti)이고 증착 가스 혼합물은 질소(N2)와 같은 질소 함유 가스이다. 질소 함유 가스는 약 30 내지 약 200 sccm의 유량으로 제공될 수 있다. 질소 함유 가스의 유량은, 질소 함유 가스와 타겟의 소스 재료 사이의 반응을 제어하도록 변화될 수 있고, 그에 따라, 증착되는 층에서 질소 대 소스 재료의 조성을 제어한다. 일부 실시예들에서, 증착 가스 혼합물은 또한, 불활성 가스, 이를테면, 아르곤(Ar)을 포함할 수 있다. 존재하는 경우, 불활성 가스는 최대 약 100 sccm의 유량으로 제공될 수 있다. 질소 함유 가스 및 불활성 가스는 사전-혼합되어 함께 프로세싱 챔버에 제공되거나 또는 별개의 도관들 및/또는 가스 소스들(상세하게 묘사되지 않음)을 통해 프로세싱 챔버에 제공될 수 있다. 일부 실시예들에서, PVD 프로세스 동안 타겟 재료의 방출된 원자들의 증착을 가능하게 하기 위해, RF 전력의 형태의 바이어스 전력이 전극(구체적으로 묘사되지 않음)을 통해 기판(202)에 인가될 수 있다. 일부 실시예들에서, 1 kW 내지 약 5 kW의 RF 전력이 0.02 내지 약 100 MHz의 주파수로 공급될 수 있다. 일부 실시예들에서, 라이너(702)는 다수의 층들, 예컨대 제1 층 및 제2 층을 포함할 수 있다. 제1 층은 티타늄 질화물(TiN)을 포함할 수 있고, 제2 층은 탄탈 질화물(TaN)을 포함할 수 있다. 제1 층은 약 10 내지 약 20 옹스트롬, 또는 약 20 옹스트롬의 두께를 가질 수 있고, 제2 층은 약 10 내지 약 20 옹스트롬, 또는 약 25 옹스트롬의 두께를 가질 수 있다.
[0037] 도 1의 블록(116)에서, 금속 캡 층(802)이 반도체 구조(200)의 노출된 표면들 위에 증착된다. 도 8은 이러한 중간 스테이지에서의 반도체 구조(200)의 단면도이다. 금속 캡 층(802)은 아래에서 설명되는 유전체 층의 후속적인 형성을 위한 적절한 표면으로서의 역할을 하며, 또한, 후속적으로 형성되는 유전체 층(들) 내로의 금속성 재료(502)(예컨대, 코발트)의 확산을 방지하는 역할을 할 수 있다. 금속 캡 층(802)은 텅스텐(W)을 포함할 수 있다. 제9 프로세싱 챔버에서, 반도체 구조(200)는 금속 함유 전구체, 이를테면, 텅스텐 함유 전구체로부터 형성된 플라즈마에 노출된다. 일부 실시예들에서, 적절한 텅스텐 전구체들은 WF6, W(CO)6, CpW(CO)2NO, EtCpW(CO)2NO, Cp*W(CO)3NO, Cp2WH2, C4H9CNW(CO)5, (C5H11CN)W(CO)5, W(C3H5)4, W(C3H4CH3)4, W(C4H6)3, W(C4H6)2(CO)2, 및 W(C4H6)(CO)4를 포함할 수 있다. 일부 실시예들에서, 플라즈마는 무-불소 텅스텐 할로겐화물 전구체, 이를테면, 텅스텐 오염화물(WCl5) 또는 텅스텐 육염화물(WCl6)로 형성될 수 있다. 일부 실시예들에서, 반응 가스, 이를테면, 수소 함유 가스(예컨대, 수소(H2) 또는 암모니아(NH3)), 및 캐리어 가스, 이를테면, 아르곤, 헬륨, 또는 질소가 텅스텐 전구체 가스에 첨가되어, 유리하게는, 금속 캡 층(802) 내의 탄소 불순물들의 존재를 최소화할 수 있다. 캐리어 가스는 약 100 sccm 내지 약 3000 sccm의 유량으로 제공될 수 있다. 플라즈마는, 예컨대 전력 소스로부터 RF(radio frequency) 에너지에 의해 공급되는 충분한 에너지에 의해 형성될 수 있다. 전력 소스는 적절한 주파수, 이를테면, 약 13.56 MHz로 약 50 W 내지 약 1.2 kW의 전력을 제공할 수 있다. 플라즈마는 전구체들의 분해를 가능하게 하여, 게이트들(210) 및 리세스(514) 내의 코발트 상에 텅스텐의 증착이 금속 캡 층(802)을 형성하게 한다. 일부 실시예들에서, 프로세싱 챔버는 금속 캡 층(802)의 증착 동안 약 0.5 내지 약 40 Torr의 압력 및 약 125℃ 내지 약 425℃의 온도로 유지된다. 일부 실시예들에서, 금속 캡 층(802)은 루테늄(Ru)으로 제조된다.
[0038] 도 1 및 도 8을 다시 참조하면, 반도체 구조(200)의 노출된 표면들 위에 라이너(702) 및 금속 캡 층(802)을 형성한 후에, 블록(118)에서, 게이트들(210) 위의 라이너(702) 및 금속 캡 층(802)의 부분들은 제10 프로세싱 챔버에서 패터닝 및 종래의 건식 에칭 프로세스, 이를테면, RIE(reactive-ion etching) 또는 플라즈마 에칭에 의해 제거될 수 있다. 증착된 라이너(702) 및 증착된 금속 캡 층(802)을 게이트들(210)의 최상부 표면들로부터 제거하는 데 사용되는 건식 에칭 프로세스는, 플라즈마 함유 에칭 케미스트리가 상부에 형성되는 동안 반도체 구조(200)가 상부에 배치된 기판을 바이어싱하도록 구성된 별개의 종래의 건식 에칭 챔버의 사용 및 리소그래피 프로세스 시퀀스의 사용에 의해 수행될 수 있다. 대안적으로, 일부 실시예들에서, 게이트들(210) 위의 라이너(702) 및 금속 캡 층(802)은 종래의 CMP(chemical mechanical polishing) 프로세스에 의해 제거될 수 있다.
[0039] 도 1의 블록(120)에서, 층간 유전체(902)가 게이트들(210) 및 리세스(514)의 금속 캡 층(802) 상에 증착될 수 있다. 도 9는 이러한 중간 스테이지에서의 반도체 구조(200)의 단면도이다. 층간 유전체(902)는, 리세스형 금속 게이트(602)에 연결되는 자기-정렬 접촉 게이트가 형성될 수 있는 접촉 비아 개구들을 패터닝하기 위한 에칭 마스크를 제공할 수 있고, 반도체 구조(200)에 대한 구조적 지지를 또한 제공할 수 있다.
[0040] 층간 유전체(902)는, 게이트 캡 층들(216)(즉, 게이트 유전체 층(208))의 유전 상수와 상이한 유전 상수를 갖는 임의의 유전체 재료, 이를테면, 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 실리콘 이산화물(SiO2), 실리콘 산질화물(SiOxNy), 또는 탄소-도핑된 실리콘 질화물일 수 있다. 유전 상수들의 차이는 층간 유전체(902)와 게이트 캡 층들(216) 사이의 에칭 선택도(etch selectivity)를 허용한다. 일부 실시예들에서, 게이트 캡 층들(216)은, 예컨대, 실리콘 산질화물(SiO3N4, 유전 상수 K ~ 6)로 제조될 수 있고, 층간 유전체(902)는 실리콘 탄화물(SiC, K ~ 9.7), HDP(high-density-plasma) 실리콘(K ~ 7), 실리콘 불화물, 알루미늄 산화물(Al2O3, K ~ 8.5-9), 하프늄 산화물(HfO2, K ~ 40), 지르코늄 산화물(ZrO2, K ~ 24.7), 또는 탄탈 산화물(TaO5, K ~ 27)로 제조될 수 있다. 일부 실시예들에서, 층간 유전체(902)는 유전체 재료들의 다수의 층들을 포함할 수 있다.
[0041] 층간 유전체(902)는 제11 프로세싱 챔버에서 종래의 CVD, 펄스형-CVD, 또는 ALD(atomic layer deposition)에 의해 반도체 구조(200)의 노출된 표면 위에 증착될 수 있다. 펄스형-CVD 프로세스 동안, 실리콘 전구체 및 반응물(예컨대, 다른 전구체, 환원제, 또는 산화제)이 제11 프로세싱 챔버 내로 공동-유동되고 펄싱된다. 기판은, 실리콘 전구체를 함유하는 증착 가스 및 반응물에 순차적으로 노출될 수 있다. ALD 프로세스 동안, 실리콘 전구체 및 반응물은 제11 프로세싱 챔버 내로 순차적으로 펄싱된다. ALD 프로세스 동안 기판은 실리콘 전구체 및 반응물에 순차적으로 노출될 수 있다. 플라즈마 강화 또는 열적 강화 증착 기법들이 ALD 또는 CVD 프로세스들 동안 사용될 수 있다. 증착은 유리하게, 약 550℃ 미만의 온도들에서 수행될 수 있다.
[0042] 도 1의 블록(122)에서, 층간 유전체(902)는 노출된 표면(1002)을 형성하도록 평탄화될 수 있다. 도 10은 이러한 중간 스테이지에서의 반도체 구조(200)의 단면도이다.
[0043] 일부 실시예들에서, 게이트들(210) 위에 놓인 과잉 층간 유전체(902)를 제거하기 위해, 제12 프로세싱 챔버에서 유전체 선택적 CMP(chemical-mechanical planarization)가 수행될 수 있다. 위에서 언급된 바와 같이, 층간 유전체(902) 및 게이트 캡 층들(216)은 상이한 유전 상수들을 갖는다. 상세하게, 반도체 구조(200)의 노출된 표면(1002)은 기계적 마모(abrasion)(예컨대, 제1 층 아래의 비-평면형 제2 층을 노출시키기 위한, 위에 놓인 제1 층의 마모) 및 슬러리를 사용한 화학적 제거(예컨대, 위에 놓인 제1 층의 표면이 제2 층의 표면과 동일 평면에 있게 될 때까지, 제1 층을 제2 층보다 더 빠른 레이트로 제거) 둘 모두에 의해 폴리싱된다. CMP 프로세스에서, 폴리싱 패드는 캐리어 조립체 상에 장착되고, 반도체 구조(200)의 노출된 표면(1002)과 접촉하게 포지셔닝된다. 캐리어 조립체는 폴리싱 패드에 맞닿게, 노출된 표면(1002)에 제어가능한 압력을 제공한다. 폴리싱 패드와 노출된 표면(1002)의 상대적인 이동은 노출된 표면(1002)을 기계적으로 마모(abrade)시킨다. 기계적 마모는 연마용 재료(abrasive material)들, 이를테면, 실리콘 이산화물(실리카), 세륨 산화물(세리아), 알루미늄 산화물(알루미나), 지르코늄 산화물(지르코니아), 및 주석 산화물에 의해 보조될 수 있다. 일부 실시예들에서, 게이트 캡 층(216)에 대해 선택적으로 층간 유전체(902)를 화학적으로 제거하는 슬러리는, 약 2 내지 약 7의 범위의 pH를 제공하는 적어도 하나의 산성 완충제, 이를테면, 아세트산, 1-히드록시에틸리덴-1,1-디포스폰산, 글리신, 및 인산을 포함하는 무기산을 포함한다.
[0044] 유전체 선택적 CMP에 의해, 과잉 층간 유전체(902)는 폴리싱될 수 있는 한편, 게이트 캡 층들(216)은 폴리싱 프로세스 동안 상당한 양의 재료가 제거되지 않으면서 CESL들(220)의 영역들과 함께 노출된다.
[0045] 도 1의 블록(124)에서, 자기-정렬 접촉 게이트 금속이 형성될 수 있는 접촉 비아 개구들(1102)이 형성된다. 도 11은 이러한 중간 스테이지에서의 반도체 구조(200)의 단면도이다. 자기-정렬 접촉 게이트는 반도체 구조(200)의 나머지로부터 리세스형 금속 게이트(602)로의 전기 연결을 제공한다.
[0046] 제13 프로세싱 챔버에서 층간 유전체(902)의 부분들을 선택적으로 에칭함으로써 금속 캡 층(802)을 노출시키기 위해, 접촉 비아 개구들(1102)이 리세스들(514) 내에 형성된다. 층간 유전체(902)의 에칭 동안, 게이트 캡 층들(216)은 에칭 선택도로 인해 에칭되지 않는다.
[0047] 일부 실시예들에서, 층간 유전체(902)의 에칭은 패터닝된 포토레지스트 층(예컨대, 포토마스크 층), BARC(bottom anti-reflective coating)/ARC(anti-reflective coating) 층, 및 반도체 구조(200)의 노출된 표면(1002) 상에 배치된 하드마스크 층을 활용한다.
[0048] 패터닝된 포토레지스트 층은 BARC/ARC 층의 최상부 상에 배치된다. 포토레지스트 층은 종래의 리소그래피 프로세스에 의해 패터닝될 수 있고, 에칭을 위해 아래에 놓인 BARC/ARC 층의 부분들을 노출시키는 개구들을 갖는다.
[0049] 일부 실시예들에서, BARC/ARC 층은 표면(1002) 상에 스핀-도포될 수 있다. BARC/ARC 층은, 예컨대, 유기 재료들, 이를테면, SOG, 전형적으로 수소 및 탄소 함유 엘리먼트들을 갖는 폴리아미드들 및 폴리설폰들, 또는 무기 재료들, 이를테면, 실리콘 산질화물, 실리콘 탄화물 등을 포함할 수 있다. 일부 실시예들에서, BARC/ARC 층은 표면(1002) 상에 스핀-온된 유기 재료이다. BARC/ARC 층은 대안적으로, 다른 적절한 방식에 의해 표면(1002) 상에 코팅되거나, 증착되거나, 또는 다른 방식으로 배치될 수 있다. 일부 실시예들에서, BARC/ARC 층은 약 300 Å 내지 약 2000 Å, 이를테면, 약 600 Å 내지 약 1000 Å의 두께를 갖는다.
[0050] 하드마스크 층은, 다른 실리콘 막들 중에서도, 실리콘 산화물, 실리콘 질화물 탄화물(SiCN), 실리콘 산질화물(SiON), 비정질 실리콘(α-Si) 또는 SOG로 제조될 수 있다.
[0051] 포토레지스트 층의 패턴은 플라즈마 에칭 프로세스를 사용함으로써 하드마스크 층에 전사된다. 그런 다음, 패턴은 게이트 캡 층들(216)에 대한 선택도를 갖는(즉, 에칭 없이) 플라즈마 에칭 프로세스에 의해 층간 유전체(902)에 전사된다. 일부 실시예들에서, 층간 유전체(902)는 실리콘 탄화물로 제조되고, 게이트 캡 층들(216)은 실리콘 질화물로 제조되며, 플라즈마 에칭 프로세스에서의 에칭 가스는 수소-함유 플루오로카본 가스, 이를테면, CH3F, 산소-함유 가스, 이를테면, O2 및 선택적 캐리어 가스, 이를테면, Ar을 포함한다. 일부 실시예들에서, CH3F의 유량 대 O2의 유량의 비는 0.5 내지 2.0, 바람직하게는 1.25 내지 1.75로 설정될 수 있다. 에칭 챔버 내의 압력은 약 20 mTorr 내지 약 500 mTorr로 유지된다. 에칭 챔버 내에 형성된 플라즈마를 유지하기 위한 RF 바이어스 전력은 약 13.56 MHz의 주파수를 가질 수 있고, 약 100 와트 내지 약 1000 와트로 제어될 수 있다.
[0052] 본 개시내용의 예들은 20 nm 이하의 사이즈들의 디바이스 제작을 위한 단순화되고 정확한 프로세스들을 제공한다. 접촉 비아들의 형성 및 화학적-기계적 평탄화에서 2개의 유전체 재료들 사이의 에칭 선택도 때문에, 프로세스들은 패터닝된 마스크 층의 오정렬에 의해 영향을 받지 않을 수 있다. 게다가, 프로세스들의 시작 시에 게이트들이 금속(즉, 영구적인 게이트들)으로 형성되기 때문에, 프로세스들에서 추후에 게이트를 제거하거나 교체할 필요가 없다. 리세스형 활성 구역들 위에 증착된 라이너들의 사용은, 라이너 상의 유전체 재료들과 상호작용하는 것으로부터 리세스형 활성 구역들을 보호할 수 있다.
[0053] 도 12는 프로세싱 시스템(1200)의 평면도를 예시한다. 일 실시예에서, 방법(100)의 블록들(110 내지 118)은 프로세싱 시스템(1200)에서 수행된다. 다른 실시예에서, 방법(100)의 블록들(110 내지 120)은 프로세싱 시스템(1200)에서 수행된다. 프로세싱 시스템(1200)은 제1 전달 챔버(1204)에 커플링된 복수의 프로세싱 챔버들(1202)을 포함하는 통합 클러스터 툴이다. 일 실시예에서, 프로세싱 챔버들(1202)은, 방법(100)의 블록(112)에서 ALE 프로세스가 수행되는 제7 프로세싱 챔버, 및 방법(100)의 블록(118)에서 라이너(702) 및 금속 캡 층(802)이 부분적으로 제거되는 제10 프로세싱 챔버를 포함한다. 제1 전달 챔버(1204)는 또한, 하나 이상의 제1 로드 록 챔버들(1206)에 커플링된다. 제1 전달 챔버(1204)는, 프로세싱 챔버들(1202)과 제1 로드 록 챔버들(1206) 사이에서 기판들을 전달하기 위한 중앙에 배치된 전달 로봇(도시되지 않음)을 갖는다. 프로세싱 시스템(1200)은 또한, 제2 전달 챔버(1210)에 커플링된 복수의 프로세싱 챔버들(1208)을 포함한다. 일 실시예에서, 프로세싱 챔버들(1208)은 방법(100)의 블록(110)에서 금속성 재료(502)가 증착되는 제6 프로세싱 챔버, 방법(100)의 블록(114)에서 라이너(702)가 형성되는 제8 챔버, 방법(100)의 블록(116)에서 금속 캡 층(802)이 형성되는 제9 챔버, 및 방법(100)의 블록(120)에서 층간 유전체(902)가 증착되는 제11 챔버를 포함한다.
[0054] 프로세싱 시스템(1200)은, 시스템 제어기 및 서비스 챔버들, 이를테면, 프로세싱 시퀀스의 프로세싱 단계를 수행하기 전에 또는 수행한 후에 기판의 특성을 분석하기 위해 준비/분석 단계 및/또는 사후-프로세싱/분석 단계를 수행하도록 구성된 계측 챔버를 포함할 수 있다. 일반적으로, 계측 챔버에서 측정될 수 있는 기판의 특성들은, 기판의 표면 상에 증착된 하나 이상의 층들에서의 내인성(intrinsic) 또는 외인성(extrinsic) 응력의 측정, 하나 이상의 증착된 층들의 막 조성, 기판의 표면 상의 입자들의 수, 및 기판의 표면 상에서 발견되는 하나 이상의 층들의 두께를 포함할 수 있다(그러나 이에 제한되지 않음). 그런 다음, 계측 챔버로부터 수집된 데이터는, 후속적으로 프로세싱되는 기판들에 대해 유리한 프로세스 결과들을 생성하기 위해 프로세싱 단계들 중 하나 이상의 프로세싱 단계들에서 하나 이상의 프로세스 변수들을 조정하기 위해 시스템 제어기에 의해 사용될 수 있다. 제어기는 CPU(central processing unit), 메모리, 및 지원 회로들(또는 I/O)을 포함할 수 있다. CPU는, 다양한 프로세스들 및 하드웨어(예컨대, 패턴 생성기들, 모터들 및 다른 하드웨어)를 제어하기 위해 산업 현장들에서 사용되고, 프로세스들(예컨대, 프로세싱 시간 및 기판 포지션 또는 로케이션)을 모니터링하는 임의의 형태의 컴퓨터 프로세서들 중 하나일 수 있다. 메모리는 CPU에 연결되며, 용이하게 이용가능한 메모리, 이를테면, RAM(random access memory), ROM(read only memory), 플로피 디스크, 하드 디스크, 또는 로컬 또는 원격의, 임의의 다른 형태의 디지털 저장소 중 하나 이상일 수 있다. 소프트웨어 명령들, 알고리즘들 및 데이터는 CPU에 명령하기 위해 코딩되고 메모리 내에 저장될 수 있다. 지원 회로들(도시되지 않음)이 또한, 종래 방식으로 프로세서를 지원하기 위해 CPU에 연결된다. 지원 회로들은 종래의 캐시, 전력 공급부들, 클록 회로들, 입력/출력 회로, 서브시스템들 등을 포함할 수 있다. 제어기에 의해 판독가능한 프로그램(또는 컴퓨터 명령들)은 어떠한 태스크들이 기판 상에서 수행가능한지를 결정한다. 프로그램은 제어기에 의해 판독가능한 소프트웨어일 수 있고, 예컨대, 프로세싱 시간 및 기판 포지션 또는 로케이션을 모니터링 및 제어하기 위한 코드를 포함할 수 있다.
[0055] 하나의 그러한 적절한 시스템은 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터의 CENTINEL™ 챔버들을 갖는 Endura iLB PVD/ALD 시스템일 수 있다.
[0056] 제2 전달 챔버(1210)는 또한, 프로세싱 챔버들(1208)과 제1 로드 록 챔버들(1206) 사이에서 기판들을 전달하기 위한 중앙에 배치된 전달 로봇(도시되지 않음)을 갖는다. 팩토리 인터페이스(1212)가 제2 로드 록 챔버들(1214)에 의해 제1 전달 챔버(1204)에 연결된다. 팩토리 인터페이스(1212)는 제2 로드 록 챔버들(1214)의 대향 면 상의 하나 이상의 포드들(1216)에 커플링된다. 포드들(1216)은 전형적으로, 청정실(clean room) 측으로부터 액세스가능한 FOUP(front opening unified pod)들이다.
[0057] 일 실시예에서, 프로세싱 시스템(1200)은 CENTURA® 또는 ENDURA® 플랫폼이며, 이들 둘 모두는 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능하다. 다른 제조사들로부터 입수가능한 다른 프로세싱 시스템들이 또한, 본원에서 설명되는 하나 이상의 실시예들을 실시하도록 구성될 수 있다는 것이 주목된다.
[0058] 블록들(110 및 112)의 건식 에칭 및 라이너 증착 프로세스들, 및 블록들(114 및 116)의 층 스택 증착 프로세스는 프로세싱 시스템(1200)에서 "진공을 파괴하지 않고" 수행된다. 본원에서 사용되는 바와 같이, "진공을 파괴하지 않고"는, 진공 압력들을 유지하면서 그리고 반도체 구조(200)를 주변 환경에 노출시키지 않으면서, 하나의 챔버, 예컨대 제6 프로세싱 챔버의 진공 환경과 제2 챔버, 예컨대 제7 프로세싱 챔버의 진공 환경 사이에서 반도체 구조(200)를 전달하는 프로세스를 지칭한다. 주변 환경에서, 반도체 구조(200)는, 제작되는 반도체 구조(200)의 노출된 표면을 손상시킬 수 있는 기계적 및 화학적 오염물들, 이를테면, 입자들, 수분, 산소 등에 노출될 수 있다. 예컨대, 염소 층이 리세스형 금속 게이트(602)의 표면 상에 흡수되어, 그에 대한 결함들을 야기할 수 있고, 그리고/또는 다른 원하지 않는 계면 층들, 예컨대 자연 산화물이 전달 동안 층들 사이에 형성될 수 있다. 따라서, 진공을 파괴하지 않고 프로세싱 시스템(1200)에서 방법(100)을 수행하는 것은 유리하게: (i) 반도체 구조(200)를 노출시키기 위한 대기열 시간(queue time)들을 최소화하고; (ii) 블록(110)의 증착과 블록(112)의 ALE 프로세스 사이의 그리고 블록(112)의 ALE 프로세스와 블록(114)의 증착 프로세스 사이에서의, 리세스형 금속 게이트(602)의 표면에 흡수된 염소 및 리세스형 금속 게이트(602)의 산화로 인한 리세스형 금속 게이트(602) 상의 결함들을 방지하고, (iii) 블록들(114 - 120)의 층 스택 증착에서 라이너(702), 금속 캡 층(802), 및 층간 유전체(902)의 산화를 방지한다.
[0059] 전술한 바가 특정 실시예들에 관한 것이지만, 다른 그리고 추가적인 실시예들이, 본 발명의 기본적인 범위로부터 벗어나지 않으면서 안출될 수 있고, 본 발명의 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. 반도체 디바이스 제작 프로세스로서,
    복수의 트렌치들을 형성하기 위해 게이트 층의 제1 부분들을 제거함으로써 기판 상에 복수의 게이트들을 형성하는 단계 ― 상기 게이트 층은 제1 금속으로 제조된 전도 층 및 상기 전도 층 상에 배치된 제1 유전체 재료로 제조된 게이트 유전체 층을 포함함 ―;
    상기 복수의 트렌치들 각각 내에서 제2 유전체 재료로 상기 복수의 게이트들 각각의 측벽들 상에 에칭 스톱 층(etch stop layer)을 형성하는 단계;
    진공을 파괴하지 않으면서 프로세싱 시스템에서 상기 기판 상에 제1 구조를 형성하는 단계 ― 상기 기판 상에 제1 구조를 형성하는 단계는,
    제2 금속으로 상기 복수의 트렌치들을 충전하고 그리고 상기 제2 금속의 제2 부분들을 부분적으로 제거함으로써, 상기 복수의 트렌치들에 리세스형 활성 구역(recessed active region)들을 형성하는 단계;
    상기 리세스형 활성 구역들 각각 위에 복수의 라이너들을 형성하는 단계; 및
    상기 복수의 라이너들 각각 위에 금속 캡 층을 형성하는 단계를 포함함 ―;
    상기 제1 구조 위에 제3 유전체 재료를 증착하는 단계;
    상기 복수의 게이트들의 표면 및 상기 제1 구조 위에 배치된 상기 제3 유전체 재료의 표면을 포함하는 평탄화된 표면을 형성하는 단계; 및
    상기 복수의 트렌치들에서 상기 제3 유전체 재료의 제3 부분들을 제거함으로써 상기 복수의 트렌치들에 접촉 비아 개구(contact via opening)들을 형성하는 단계를 포함하는,
    반도체 디바이스 제작 프로세스.
  2. 제1 항에 있어서,
    상기 제1 유전체 재료는, 실리콘 질화물, 실리콘 탄화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 실리콘 이산화물, 실리콘 산질화물, 및 탄소-도핑된 실리콘 질화물로 이루어진 그룹으로부터 선택된 재료이고,
    상기 제2 유전체 재료는, 실리콘 탄화물-붕소 질화물, 실리콘 산탄화물 질화물, 실리콘 산질화물, 실리콘 질화물, 실리콘 이산화물, 실리콘 탄화물, 실리콘 질화물 탄화물, 붕소 질화물, 실리콘 붕소 질화물, 및 티타늄 질화물로 이루어진 그룹으로부터 선택된 재료이고, 그리고
    상기 제3 유전체 재료는, 실리콘 질화물, 실리콘 탄화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 실리콘 이산화물, 실리콘 산질화물, 및 탄소-도핑된 실리콘 질화물로 이루어진 그룹으로부터 선택되고 그리고 상기 제1 유전체 재료의 유전 상수와 상이한 유전 상수를 갖는 재료인,
    반도체 디바이스 제작 프로세스.
  3. 제1 항에 있어서,
    상기 제1 금속은, 텅스텐, 구리, 니켈, 코발트, 및 금속-반도체 합금으로 이루어진 그룹으로부터 선택된 재료이고, 그리고
    상기 제2 금속은 코발트인,
    반도체 디바이스 제작 프로세스.
  4. 제1 항에 있어서,
    상기 라이너는, 티타늄 질화물, 탄탈 질화물, 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 재료로 제조되고, 그리고
    상기 금속 캡 층은, 텅스텐 및 루테늄으로 이루어진 그룹으로부터 선택된 재료로 제조되는,
    반도체 디바이스 제작 프로세스.
  5. 제1 항에 있어서,
    상기 제1 구조를 형성하는 단계는, 적어도 상기 라이너 및 상기 금속 캡 층 중 하나의 두께를 측정하는 단계를 더 포함하는,
    반도체 디바이스 제작 프로세스.
  6. 반도체 디바이스 제작 프로세스로서,
    복수의 트렌치들을 형성하기 위해 게이트 층의 제1 부분들을 제거함으로써 기판 상에 복수의 게이트들을 형성하는 단계 ― 상기 게이트 층은 제1 금속으로 제조된 전도 층 및 상기 전도 층 상에 배치된 제1 유전체 재료로 제조된 게이트 유전체 층을 포함함 ―;
    상기 복수의 트렌치들 각각 내에서 제2 유전체 재료로 상기 복수의 게이트들 각각의 측벽들 상에 에칭 스톱 층을 형성하는 단계;
    진공을 파괴하지 않으면서 프로세싱 시스템에서 상기 기판 상에 제1 구조를 형성하는 단계 ― 상기 기판 상에 제1 구조를 형성하는 단계는,
    제2 금속으로 상기 복수의 트렌치들을 충전하고 그리고 상기 제2 금속의 제2 부분들을 부분적으로 제거함으로써, 상기 복수의 트렌치들에 리세스형 활성 구역들을 형성하는 단계;
    상기 리세스형 활성 구역들 각각 위에 복수의 라이너들을 형성하는 단계;
    상기 복수의 라이너들 각각 위에 금속 캡 층을 형성하는 단계; 및
    상기 금속 캡 층들 위에 제3 유전체 재료를 증착하는 단계를 포함함 ―;
    상기 복수의 게이트들의 표면 및 상기 제1 구조의 표면을 포함하는 평탄화된 표면을 형성하는 단계; 및
    상기 복수의 트렌치들에서 상기 제3 유전체 재료의 제3 부분들을 제거함으로써 상기 복수의 트렌치들에 접촉 비아 개구들을 형성하는 단계를 포함하는,
    반도체 디바이스 제작 프로세스.
  7. 제6 항에 있어서,
    상기 제1 유전체 재료는, 실리콘 질화물, 실리콘 탄화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 실리콘 이산화물, 실리콘 산질화물, 및 탄소-도핑된 실리콘 질화물로 이루어진 그룹으로부터 선택된 재료이고,
    상기 제2 유전체 재료는, 실리콘 탄화물-붕소 질화물, 실리콘 산탄화물 질화물, 실리콘 산질화물, 실리콘 질화물, 실리콘 이산화물, 실리콘 탄화물, 실리콘 질화물 탄화물, 붕소 질화물, 실리콘 붕소 질화물, 및 티타늄 질화물로 이루어진 그룹으로부터 선택된 재료이고, 그리고
    상기 제3 유전체 재료는, 실리콘 질화물, 실리콘 탄화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 실리콘 이산화물, 실리콘 산질화물, 및 탄소-도핑된 실리콘 질화물로 이루어진 그룹으로부터 선택되고 그리고 상기 제1 유전체 재료의 유전 상수와 상이한 유전 상수를 갖는 재료인,
    반도체 디바이스 제작 프로세스.
  8. 제6 항에 있어서,
    상기 제1 금속은, 텅스텐, 구리, 니켈, 코발트, 및 금속-반도체 합금으로 이루어진 그룹으로부터 선택된 재료이고, 그리고
    상기 제2 금속은 코발트인,
    반도체 디바이스 제작 프로세스.
  9. 제6 항에 있어서,
    상기 복수의 라이너들은, 티타늄 질화물, 탄탈 질화물, 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 재료로 제조되고, 그리고
    상기 금속 캡 층은, 텅스텐 및 루테늄으로 이루어진 그룹으로부터 선택된 재료로 제조되는,
    반도체 디바이스 제작 프로세스.
  10. 제6 항에 있어서,
    상기 제1 구조를 형성하는 단계는, 적어도 상기 복수의 라이너들 및 상기 금속 캡 층 중 하나의 두께를 측정하는 단계를 더 포함하는,
    반도체 디바이스 제작 프로세스.
  11. 반도체 구조로서,
    기판 상의, 제1 금속으로 제조된 제1 게이트 및 제2 게이트;
    상기 제1 게이트 및 상기 제2 게이트 상에 제1 유전체 재료로 제조된 게이트 캡 층들;
    상기 제1 게이트와 상기 제2 게이트 사이의 트렌치;
    상기 트렌치에 형성된 제2 금속으로 제조된 리세스형 활성 구역;
    상기 리세스형 활성 구역을 상기 제1 게이트 및 상기 제2 게이트로부터 전기적으로 격리시키기 위해, 상기 제1 게이트 및 상기 제2 게이트의 측벽들 상에 제2 유전체 재료로 제조된 스페이서들;
    상기 리세스형 활성 구역 위에 배치된 금속 캡 층;
    상기 리세스형 활성 구역과 상기 금속 캡 층 사이에 개재된 라이너; 및
    상기 트렌치 내의 접촉 비아 개구를 포함하며,
    상기 접촉 비아 개구는 상기 접촉 비아 개구에 형성된 자기-정렬 접촉 게이트에 연결가능하고, 상기 자기-정렬 접촉 게이트는 상기 리세스형 활성 구역에 전기적으로 연결되는,
    반도체 구조.
  12. 제11 항에 있어서,
    상기 제1 유전체 재료는, 실리콘 질화물, 실리콘 탄화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 실리콘 이산화물, 실리콘 산질화물, 및 탄소-도핑된 실리콘 질화물로 이루어진 그룹으로부터 선택된 재료이고, 그리고
    제3 유전체 재료는, 실리콘 질화물, 실리콘 탄화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 실리콘 이산화물, 실리콘 산질화물, 및 탄소-도핑된 실리콘 질화물로 이루어진 그룹으로부터 선택되고 그리고 상기 제1 유전체 재료의 유전 상수와 상이한 유전 상수를 갖는 재료인,
    반도체 구조.
  13. 제11 항에 있어서,
    상기 제1 금속은, 텅스텐, 구리, 니켈, 코발트, 및 금속-반도체 합금으로 이루어진 그룹으로부터 선택된 재료이고, 그리고
    상기 제2 금속은 코발트인,
    반도체 구조.
  14. 제11 항에 있어서,
    상기 라이너는, 티타늄 질화물, 탄탈 질화물, 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 재료로 제조되는,
    반도체 구조.
  15. 제11 항에 있어서,
    상기 금속 캡 층은, 텅스텐 및 루테늄으로 이루어진 그룹으로부터 선택된 재료로 제조되는,
    반도체 구조.
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