KR20210098308A - 트랜지스터의 금속 게이트에 대한 선택적 하이브리드 캡핑 층 - Google Patents

트랜지스터의 금속 게이트에 대한 선택적 하이브리드 캡핑 층 Download PDF

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Abstract

방법은, 반도체 영역 위에 게이트 전극을 형성하는 단계, 리세스를 생성하도록 상기 게이트 전극을 리세싱하는 단계, 상기 게이트 전극 상에 그리고 상기 리세스에 제1 금속성 층을 형성하도록 제1 퇴적 프로세스를 수행하는 단계 - 상기 제1 퇴적 프로세스는 제1 전구체를 사용하여 수행됨 - , 및 상기 제1 전구체와는 상이한 제2 전구체를 사용하여 상기 제1 금속성 층 상에 제2 금속성 층을 형성하도록 제2 퇴적 프로세스를 수행하는 단계를 포함한다. 상기 제1 금속성 층 및 상기 제2 금속성 층은 동일 금속을 포함한다. 상기 방법은, 상기 제2 금속성 층 위에 유전체 하드 마스크를 형성하는 단계, 및 상기 유전체 하드 마스크를 통해 관통하는 게이트 콘택 플러그를 형성하는 단계를 더 포함한다. 상기 게이트 콘택 플러그는 상기 제2 금속성 층의 상부 표면에 접촉한다.

Description

트랜지스터의 금속 게이트에 대한 선택적 하이브리드 캡핑 층 {SELECTIVE HYBRID CAPPING LAYER FOR METAL GATES OF TRANSISTORS}
본 출원은, 2020년 1월 30일 출원되어 발명의 명칭이 “Selective Hybrid Capping Layer for Metal Gates of Transistors”인 미국 가출원 번호 제62/967,872호의 이익을 주장하며, 이 출원은 참조에 의해 여기에 포함된다.
금속 산화물 반도체(MOS; Metal-Oxide-Semiconductor) 디바이스는 집적 회로에서의 기본 구성 요소이다. 기존의 MOS 디바이스는 통상적으로, 이온 주입 또는 열 확산과 같은 도핑 동작을 사용하여, p-타입 또는 n-타입 불순물로 도핑된 폴리실리콘으로 형성된 게이트 전극을 갖는다. 게이트 전극의 일함수(work function)는 실리콘의 밴드-에지(band-edge)로 조정될 수 있다. n-타입 금속 산화물 반도체(NMOS; n-type Metal-Oxide-Semiconductor) 디바이스에 대하여, 일함수는 실리콘의 전도대에 가깝도록 조정될 수 있다. p-타입 금속 산화물 반도체(PMOS; p-type Metal-Oxide-Semiconductor) 디바이스에 대하여, 일함수는 실리콘의 가전자대에 가깝도록 조정될 수 있다. 폴리실리콘 게이트 전극의 일함수를 조정하는 것은 적합한 불순물을 선택함으로써 달성될 수 있다.
폴리실리콘 게이트 전극을 갖는 MOS 디바이스는 캐리어 공핍 효과를 나타내는데, 이는 폴리 공핍 효과(poly depletion effect)로도 알려져 있다. 폴리 공핍 효과는, 인가된 전기장이 게이트 영역으로부터 게이트 유전체에 가까이 캐리어를 쓸어내며 공핍 층을 형성할 때 일어난다. n-도핑된 폴리실리콘 층에서, 공핍 층은 이온화된 비-이동 도너 사이트를 포함하며, p-도핑된 폴리실리콘 층에서, 공핍 층은 이온화된 비-이동 어셉터 사이트를 포함한다. 공핍 효과로 인해, 유효 게이트 유전체 두께가 증가하게 되며, 반도체의 표면에서 반전(inversion) 층이 생성되는 것을 더 어렵게 한다.
폴리 공핍 문제는 금속 게이트 전극을 형성함으로써 해결될 수 있으며, NMOS 디바이스 및 PMOS 디바이스에서 사용된 금속성 게이트도 또한 밴드-에지 일함수를 가질 수 있다. 따라서, 결과적인 금속 게이트는 NMOS 디바이스 및 PMOS 디바이스의 요건에 적합하도록 복수의 층을 포함한다.
방법은, 반도체 영역 위에 게이트 전극을 형성하는 단계, 리세스를 생성하도록 상기 게이트 전극을 리세싱하는 단계, 상기 게이트 전극 상에 그리고 상기 리세스에 제1 금속성 층을 형성하도록 제1 퇴적 프로세스를 수행하는 단계 - 상기 제1 퇴적 프로세스는 제1 전구체를 사용하여 수행됨 - , 및 상기 제1 전구체와는 상이한 제2 전구체를 사용하여 상기 제1 금속성 층 상에 제2 금속성 층을 형성하도록 제2 퇴적 프로세스를 수행하는 단계를 포함한다. 상기 제1 금속성 층 및 상기 제2 금속성 층은 동일 금속을 포함한다. 상기 방법은, 상기 제2 금속성 층 위에 유전체 하드 마스크를 형성하는 단계, 및 상기 유전체 하드 마스크를 통해 관통하는 게이트 콘택 플러그를 형성하는 단계를 더 포함한다. 상기 게이트 콘택 플러그는 상기 제2 금속성 층의 상부 표면에 접촉한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9 내지 도 19, 도 20a 및 도 20b는 일부 실시예에 따라 핀 전계 효과 트랜지스터(FinFET; Fin Field-Effect Transistor)의 형성에 있어서 중간 단계들의 단면도 및 사시도를 예시한다.
도 21은 일부 실시예에 따라 FinFET의 평면도를 예시한다.
도 22는 일부 실시예에 따라 일부 원소의 분포를 예시한다.
도 23은 일부 실시예에 따라 FinFET을 형성하기 위한 프로세스 흐름의 흐름도를 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “아래의”, “밑에”, “하부”, “위의”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
하이브리드 캡핑 층을 갖는 트랜지스터 및 이를 형성하는 방법이 일부 실시예에 따라 제공된다. 리세싱된 금속 게이트 위에 그리고 이에 접촉하는 제1 저저항(low-resistivity) 전도성 층이 형성된다. 제1 저저항 전도성 층은, 제2 저저항 전도성 층이 선택적으로 형성되어 원하는 두께에 도달하도록 시드 층으로서 사용된다. 저저항 전도성 층은 금속 게이트에서의 적어도 일부 층의 저항 값보다 낮은 저항 값을 가지며, 그리하여 금속 게이트의 전체 게이트 저항은 감소된다. 트랜지스터를 형성하는 중간 단계들이 일부 실시예에 따라 예시된다. 일부 실시예의 일부 변형예들이 설명된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호들은 유사한 요소들을 지정하는 데에 사용된다. 방법 실시예는 특정 순서로 수행되는 것으로 설명되어 있을 수 있지만, 다른 방법 실시예는 임의의 논리 순서로 수행될 수 있다. 실시예에 따라, 핀 전계 효과 트랜지스터(FinFET; Fin Field-Effect Transistor)의 형성은 본 개시의 개념을 설명하기 위한 예로서 사용된다. 평면형 트랜지스터와 같은 다른 유형의 트랜지스터도 또한 본 개시의 개념을 채용할 수 있다. 본 개시의 일부 실시예에 따르면, FinFET에 대하여 금속 (대체) 게이트가 형성된다. 그 다음, 금속 게이트는 리세스가 생성되도록 에칭 및 리세싱된다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9 내지 도 19, 도 20a 및 도 20b는 본 개시의 일부 실시예에 따라 FinFET의 형성에 있어서 중간 단계들의 단면도 및 사시도를 예시한다. 이들 도면에 도시된 프로세스들은 또한 도 23에 도시된 프로세스 흐름(200)에 개략적으로 반영되어 있다.
도 1을 참조하면, 기판(20)이 제공된다. 기판(20)은, 도핑되거나(예컨대, p 타입 또는 n 타입 도펀트로) 도핑되지 않을 수 있는, 벌크 반도체 기판, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 반도체 기판(20)은 실리콘 웨이퍼와 같은 웨이퍼(10)의 일부일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어 매립 산화물(BOX; Buried Oxide) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 통상적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 일부 실시예에서, 반도체 기판(20)의 반도체 재료는, 실리콘; 게르마늄; 탄소 도핑된 실리콘, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 1을 더 참조하면, 웰 영역(22)이 기판(20)에 형성된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 202로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, 웰 영역(22)은, 붕소, 인듐 등일 수 있는 p-타입 불순물을 기판(20) 안으로 주입하는 것을 통해 형성된 p-타입 웰 영역이다. 본 개시의 다른 실시예에 따르면, 웰 영역(22)은, 인, 비소, 안티몬 등일 수 있는 n-타입 불순물을 기판(20) 안으로 주입하는 것을 통해 형성된 n-타입 웰 영역이다. 결과적인 웰 영역(22)은 기판(20)의 상부 표면으로 연장할 수 있다. n-타입 또는 p-타입 불순물 농도는 1018 cm-3 이하, 예컨대 약 1017 cm-3와 약 1018 cm-3 사이 범위 내에 있을 수 있다.
도 2를 참조하면, 아이솔레이션 영역(24)이 기판(20)의 상부 표면으로부터 기판(20) 안으로 연장하도록 형성된다. 아이솔레이션 영역(24)은 대안으로서, 이하, 쉘로우 트렌치 아이솔레이션(STI; Shallow Trench Isolation) 영역으로 지칭된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 204로서 예시되어 있다. 이웃하는 STI 영역들(24) 사이의 기판(20)의 부분은 반도체 스트립(26)으로서 지칭된다. STI 영역(24)을 형성하기 위해, 패드 산화물 층(28) 및 하드 마스크 층(30)이 반도체 기판(20) 상에 형성되고, 그 다음 패터닝된다. 패드 산화물 층(28)은 실리콘 산화물로 형성된 박막일 수 있다. 본 개시의 일부 실시예에 따르면, 패드 산화물 층(28)은 열 산화 프로세스에서 형성되며, 반도체 기판(20)의 상부 표면 층이 산화된다. 패드 산화물 층(28)은 반도체 기판(20)과 하드 마스크 층(30) 사이의 접착 층으로서 작용한다. 패드 산화물 층(28)은 또한 하드 마스크 층(30)을 에칭하기 위한 에칭 정지 층으로서 작용할 수 있다. 본 개시의 일부 실시예에 따르면, 하드 마스크 층(30)은, 예를 들어 저압 화학적 기상 증착(LPCVD; Low-Pressure Chemical Vapor Deposition)을 사용하여, 실리콘 질화물로 형성된다. 본 개시의 다른 실시예에 따르면, 하드 마스크 층(30)은 실리콘의 열 질화 또는 플라즈마 강화 화학적 기상 증착(PECVD; Plasma Enhanced Chemical Vapor Deposition)에 의해 형성된다. 포토 레지스트(도시되지 않음)가 하드 마스크 층(30) 상에 형성되고, 그 다음 패터닝된다. 그 다음, 하드 마스크 층(30)은 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 패터닝되어, 도 2에 도시된 바와 같이 하드 마스크(30)를 형성한다.
다음으로, 패터닝된 하드 마스크 층(30)은 패드 산화물 층(28) 및 기판(20)을 에칭하도록 에칭 마스크로서 사용되며, 그 다음에 기판(20)에서의 결과적인 트렌치를 유전체 재료(들)로 채우는 것이 이어진다. 유전체 재료의 과도한 부분을 제거하도록 화학 기계적 연마(CMP; Chemical Mechanical Polish) 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행되고, 유전체 재료(들)의 남은 부분은 STI 영역(24)이다. STI 영역(24)은, 기판(20)의 표면 층의 열 산화를 통해 형성된 열 산화물일 수 있는 라이너 유전체(도시되지 않음)를 포함할 수 있다. 라이너 유전체는 또한, 예를 들어 원자층 퇴적(ALD; Atomic Layer Deposition), 고밀도 플라즈마 화학적 기상 증착(HDPCVD; High-Density Plasma Chemical Vapor Deposition), 또는 화학적 기상 증착(CVD; Chemical Vapor Deposition)을 사용하여 형성되는, 퇴적된 실리콘 산화물 층, 실리콘 질화물 층 등일 수 있다. STI 영역(24)은 또한, 라이너 산화물 위의 유전체 재료를 포함할 수 있으며, 유전체 재료는 유동가능 화학적 기상 증착(FCVD; Flowable Chemical Vapor Deposition), 스핀온 코팅 등을 사용하여 형성될 수 있다. 일부 실시예에 따르면, 라이너 유전체 위의 유전체 재료는 실리콘 산화물을 포함할 수 있다.
하드 마스크(30)의 상부 표면 및 STI 영역(24)의 상부 표면은 실질적으로 서로 같은 높이일 수 있다. 반도체 스트립(26)은 이웃하는 STI 영역들(24) 사이에 있다. 본 개시의 일부 실시예에 따르면, 반도체 스트립(26)은 원래 기판(20)의 일부이며, 따라서 반도체 스트립(26)의 재료는 기판(20)의 재료와 동일하다. 본 개시의 대안의 실시예에 따르면, 반도체 스트립(26)은, STI 영역들(24) 사이의 기판(20)의 일부를 에칭하여 리세스를 형성하고, 리세스에 또다른 반도체 재료를 재성장시키도록 에피텍시를 수행함으로써 형성된 대체 스트립이다. 따라서, 반도체 스트립(26)은 기판(20)의 재료와는 상이한 반도체 재료로 형성된다. 일부 실시예에 따르면, 반도체 스트립(26)은 실리콘 게르마늄, 실리콘 탄소, 또는 III-V 화합물 반도체 재료로 형성된다. 그 다음, 하드 마스크(30)가 제거된다.
도 3을 참조하면, STI 영역(24)은, 반도체 스트립(26)의 상부 부분이 STI 영역(24)의 남은 부분의 상부 표면(24A)보다 높게 돌출하여 돌출 핀(36)을 형성하도록, 리세싱된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 206으로서 예시되어 있다. 패드 산화물(28)도 또한 제거된다. 에칭은 건식 에칭 프로세스를 사용하여 수행될 수 있으며, 예를 들어 HF3 및 NH3가 에칭 가스로서 사용된다. 에칭 프로세스 동안, 플라즈마가 생성될 수 있다. 아르곤도 또한 포함될 수 있다. 본 개시의 대안의 실시예에 따르면, STI 영역(24)의 리세싱은 습식 에칭 프로세스를 사용하여 수행된다. 에칭 화학물질은 예를 들어 HF를 포함할 수 있다.
상기 예시된 실시예에서, 핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬(self-aligned) 프로세스를 조합하며, 예를 들어 단일 직접 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 해준다. 예를 들어, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서가 자가 정렬 프로세스를 사용하여 패터닝된 희생 층에 나란히 형성된다. 그 다음, 희생 층이 제거되고, 그 다음 남은 스페이서 또는 맨드릴(mandrel)이 핀을 패터닝하는 데에 사용될 수 있다.
도 4를 참조하면, 더미 게이트 스택(38)이 (돌출) 핀(36)의 상부 표면 및 측벽 상에 연장하도록 형성된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 208로서 예시되어 있다. 더미 게이트 스택(38)은 더미 게이트 유전체(40) 및 더미 게이트 유전체(40) 위의 더미 게이트 전극(42)을 포함할 수 있다. 더미 게이트 유전체(40)는 실리콘 산화물 등의 재료로 형성될 수 있다. 더미 게이트 전극(42)은 예를 들어 폴리실리콘을 사용하여 형성될 수 있고, 다른 재료도 또한 사용될 수 있다. 더미 게이트 스택(38)의 각각은 또한, 더미 게이트 전극(42) 위의 하나의(또는 복수의) 하드 마스크 층(44)을 포함할 수 있다. 하드 마스크 층(44)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화질화물, 또는 이들의 다층으로 형성될 수 있다. 더미 게이트 스택(38)은 단일 하나의 또는 복수의 돌출 핀(36) 및/또는 STI 영역(24) 위에 교차할 수 있다. 더미 게이트 스택(38)은 또한, 돌출 핀(36)의 길이(lengthwise) 방향에 수직인 길이 방향을 갖는다.
다음으로, 게이트 스페이서(46)가 더미 게이트 스택(38)의 측벽 상에 형성된다. 해당 프로세스는 또한 도 23에 도시된 프로세스 흐름(200)에서 프로세스 208로서 도시되어 있다. 본 개시의 일부 실시예에 따르면, 게이트 스페이서(46)는 다공성 실리콘 산화질화물, 다공성 실리콘 탄화질화물, 다공성 실리콘 질화물 등과 같은 로우-k 유전체 재료(들)로 형성되고, 단층 구조 또는 복수의 유전체 층을 포함한 다층 구조를 가질 수 있다. 게이트 스페이서(46)의 유전 상수(k 값)는 3.8보다 낮으며, 약 3.0보다 낮을 수 있고, 예를 들어 약 2.5와 약 3.0 사이 범위 내에 있을 수 있다.
그 다음, 더미 게이트 스택(38) 및 게이트 스페이서(46)에 의해 덮이지 않은 돌출 핀(36)의 부분을 에칭하도록 에칭 프로세스가 수행되며, 그 결과 도 5에 도시된 구조물이 된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 210으로서 예시되어 있다. 리세싱은 이방성일 수 있고, 따라서 더미 게이트 스택(38) 및 게이트 스페이서(46) 바로 아래에 있는 핀(36)의 부분이 보호되고 에칭되지 않는다. 일부 실시예에 따르면, 리세싱된 반도체 스트립(26)의 상부 표면은 STI 영역(24)의 상부 표면(24A)보다 더 낮을 수 있다. 그에 따라 리세스(50)가 형성된다. 리세스(50)는 더미 게이트 스택(38)의 대향측 상에 위치된 부분 및 돌출 핀(36)의 남은 부분 사이의 부분을 포함한다.
다음으로, 리세스(50)에 반도체 재료를 (에피텍시를 통해) 선택적으로 성장시킴으로써 에피텍시 영역(소스/드레인 영역)(54)이 형성되고, 그 결과 도 6에서의 구조물이 된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 212로서 예시되어 있다. 결과적인 FinFET이 p-타입 FinFET인지 아니면 n-타입 FinFET인지에 따라, p-타입 또는 n-타입 불순물이 에피텍시 진행에 따라 인시추(in-situ) 도핑될 수 있다. 예를 들어, 결과적인 FinFET이 p-타입 FinFET일 때, 실리콘 게르마늄 붕소(SiGeB), 실리콘 붕소(SiB) 등이 성장될 수 있다. 반대로, 결과적인 FinFET이 n-타입 FinFET일 때, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등이 성장될 수 있다. 본 개시의 대안의 실시예에 따르면, 에피텍시 영역(54)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 또는 이들의 다층과 같은 III-V 화합물 반도체를 포함한다. 리세스(50)가 에피텍시 영역(54)으로 채워진 후에, 에피텍시 영역(54)의 부가의 에피텍셜 성장은 에피텍시 영역(54)을 수평으로 확장시키며, 패싯(facet)이 형성될 수 있다. 에피텍시 영역(54)의 부가의 성장은 또한, 이웃하는 에피텍시 영역들(54)을 서로 합쳐지게 할 수 있다. 보이드(에어 갭)(56)이 생성될 수 있다. 본 개시의 일부 실시예에 따르면, 에피텍시 영역(54)의 형성은, 에피텍시 영역(54)의 상부 표면이 여전히 물결형일 때, 또는 합쳐진 에피텍시 영역(54)의 상부 표면이 평면이 되었을 때, 마무리될 수 있으며, 이는 도 6에 도시된 바와 같이 에피텍시 영역(54) 상의 부가의 성장에 의해 달성된다.
에피텍시 단계 후에, 에피텍시 영역(54)은, 참조 번호 54를 사용하여 또한 표시되어 있는 소스 및 드레인 영역을 형성하도록 p-타입 또는 n-타입 불순물로 더 주입될 수 있다. 본 개시의 대안의 실시예에 따르면, 에피텍시 동안 에피텍시 영역(54)이 p-타입 또는 n-타입 불순물로 인시추 도핑될 때 주입 단계는 스킵된다.
도 7a는 콘택 에칭 정지 층(CESL; Contact Etch Stop Layer)(58) 및 층간 유전체(ILD; Inter-Layer Dielectric)(60)의 형성 후의 구조물의 사시도를 예시한다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 214로서 예시되어 있다. CESL(58)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화질화물 등으로 형성될 수 있고, CVD, ALD 등을 사용하여 형성될 수 있다. ILD(60)는, 예를 들어 FCVD, 스핀온 코팅, CVD, 또는 또다른 퇴적 방법을 사용하여 형성된 유전체 재료를 포함할 수 있다. ILD(60)는, 실리콘 산화물, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등과 같은 실리콘-산화물 기반의 재료일 수 있는 산소 함유 유전체 재료로 형성될 수 있다. ILD(60), 더미 게이트 스택(38), 및 게이트 스페이서(46)의 상부 표면을 서로 동등한 높이가 되게 하도록 CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. 도 7b는 일부 실시예에 따라 도 7a에 도시된 바와 같은 기준 단면 7B-7B를 예시하며, 하나의 더미 게이트 스택(38)이 예시되어 있다.
도 7a 및 도 7b에 도시된 구조물이 형성된 후에, 도 8a, 도 8b, 및 도 9 내지 도 12에 도시된 바와 같이, 더미 게이트 스택(38)은 금속 게이트 및 대체 게이트 유전체로 대체된다. 후속 도면에서, STI 영역(24)의 상부 표면(24A)은, STI 영역(24)의 상부 표면(24A)보다 높게 돌출하는 반도체 핀(36)의 위치를 보여주도록 예시되어 있다.
대체 게이트를 형성하기 위해, 도 7b에 도시된 바와 같은 하드 마스크 층(44), 더미 게이트 전극(42) 및 더미 게이트 유전체(40)가 먼저 제거되며, 도 8a 및 도 8b에 도시된 바와 같이 개구(59)를 형성한다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 216으로서 예시되어 있다. 돌출 핀(36)의 상부 표면 및 측벽은 개구(59)에 노출된다.
다음으로, 도 9를 참조하면, 개구(59) 안으로 연장하는 게이트 유전체(61)가 형성된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 218로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, 게이트 유전체(61)는, 돌출 핀(36)의 노출된 상부 표면 및 측벽 표면 상에 형성되는 계면 층(IL; Interfacial Layer)(62)을 포함한다. IL(62)은 실리콘 산화물 층과 같은 산화물 층을 포함할 수 있으며, 이는 돌출 핀(36)의 표면 부분의 열 산화, 화학적 산화 프로세스, 또는 퇴적 프로세스를 통해 형성된다. 게이트 유전체(61)는 또한, IL(62) 위에 하이-k 유전체 층(64)을 포함할 수 있다. 하이-k 유전체 층(64)은, 하프늄 산화물, 란타늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 이들의 조합, 이들의 다층 등과 같은 하이 k 유전체 재료로 형성될 수 있다. 하이 k 유전체 재료의 유전 상수(k 값)는 3.9보다 더 높고, 약 7.0보다 더 높을 수 있으며, 가끔은 21.0 이상으로 높을 수 있다. 하이 k 유전체 층(64)은 IL(64) 위에 있으며 IL(64)에 접촉할 수 있다. 하이-k 유전체 층(64)은 컨포멀(conformal) 층으로서 형성되고, 돌출 핀(36)의 측벽 및 게이트 스페이서(46)의 상부 표면과 측벽 상에 연장한다. 본 개시의 일부 실시예에 따르면, 하이 k 유전체 층(64)은 ALD, CVD 등을 사용하여 형성된다.
일부 실시예에 따르면, 접착 층(확산 배리어 층이기도 함)(65)이 하이-k 유전체 층(64) 위에 형성된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 220으로서 예시되어 있다. 접착 측(65)은 TiN 또는 티타늄 실리콘 질화물(TSN; Titanium Silicon Nitride)로 형성될 수 있다. TiN 층은 ALD 또는 CVD를 사용하여 형성될 수 있고, TSN 층은, 예를 들어 ALD를 사용하여 형성되는, 교대로 퇴적된 TiN 층 및 SiN 층을 포함할 수 있다. TiN 층 및 SiN 층이 매우 얇으므로, 이들 층은 서로 구별될 수 없을 수 있고, 따라서 TSN 층으로 지칭된다. 대안의 실시예에 따르면, 접착 층(65)이 형성되지 않고, 후속 형성되는 일함수 층은 하이-k 유전체 층(64)과 접촉한다. 따라서, 도 23에서의 프로세스 220은, 수행될 수 있거나 스킵될 수 있음을 나타내도록 점선 박스를 사용하여 도시되어 있다. 후속 도면에서, 접착 층(65)은 도시되어 있지 않지만, 이는 형성될 수 있거나 형성되지 않을 수 있다.
도 10 및 도 11을 참조하면, 일함수 층(66)이 퇴적을 통해 형성된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 222로서 예시되어 있다. 일함수 층(66)은, 전체가 동일 재료로 형성된 적어도 하나의 균질(homogenous) 층(예컨대, 도 10에서의 서브 층(66A))을 포함하거나, 또는 서로 상이한 재료로 형성된 복수의 서브 층들을 포함할 수 있다. 일함수 층(66)에서의 층(들)의 재료는 형성되는 각자의 FinFET이 n-타입 FinFET인지 아니면 p-타입 FinFET인지에 따라 선택될 수 있다. 예를 들어, FinFET이 n-타입 FinFET일 때, 일함수 층(66)은, Al 기반의 층(예를 들어, TiAl, TiAlN, TiAlC, TaAlN, TaAl, TaAlC 등으로 형성됨) 또는 이들의 다층일 수 있는, n-일함수 층을 포함할 수 있다. 접착 층(65)이 형성되지 않는 경우, 일함수 층을 튜닝하도록 n-일함수 층과 하이-k 유전체 층(64) 사이에(그리고 이들에 접촉함) 티타늄 질화물(TiN) 층(도시되지 않음)이 형성될 수 있거나 형성되지 않을 수 있다. FinFET이 p-타입 FinFET일 때, 대응하는 일함수 층(66)은 TiN 층, 텅스텐 탄소 질화물(WCN) 층 등과 같은 p-일함수 층을 포함할 수 있다.
일부 실시예에 따르면, 도 11에 도시된 바와 같이, 일함수 층(66)은 서브 층(66A) 및 서브 층(66B)을 포함할 수 있다. 예를 들어, n-타입 FinFET의 일함수 층(66)은 n-일함수 층(66A로 나타냄) 및 n-일함수 층 위의 p-일함수 층(66B로 나타냄)을 포함할 수 있으며, n-일함수 층은 각자의 FinFET의 일함수를 지배하고(dominate), p-일함수 층은 p-일함수 층이 p-타입 FinFET에 대하여 형성될 때 동시에 형성된다.
대안의 실시예에 따르면, 도 11에 도시된 바와 같이, p-타입 FinFET의 일함수 층은 또한, p-일함수 층(66A로 나타냄) 및 p-일함수 층 위의 n-일함수 층(66B로 나타냄)을 포함할 수 있으며, p-일함수 층은 각자의 FinFET의 일함수를 지배하고, n-일함수 층은 n-일함수 층이 n-타입 FinFET에 대하여 형성될 때 동시에 형성된다. 후속 예의 도면에서, 둘 다의 일함수 층(66A 및 66B)이 도시되어 있으며, 일부 실시예에 따르면 그 대신 단일 일함수 층이 사용될 수도 있다.
본 개시의 일부 실시예에 따르면, 일함수 층(66) 위에 블록킹(blocking) 층(70)(접착 층임)이 형성된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 224로서 예시되어 있다. 블록킹 층(70)은 금속-함유 층일 수 있으며, 일부 실시예에 따라 TiN으로 형성될 수 있다. TaN과 같은 다른 재료도 또한 사용될 수 있다. 일부 실시예에 따르면, 블록킹 층(70)은 ALD, CVD 등을 사용하여 형성된다. 일부 실시예에 따르면, 글루 층(70)이 남은 개구(59)를 완전히 채운다(도 8b). 대안의 실시예에 따르면, 텅스텐, 코발트 등으로 형성될 수 있는 충전 재료로 남은 개구(59)를 채우도록 갭 충전 프로세스가 수행된다.
개구(59)가 완전히 채워진 후에, 화학 기계적 연마(CMP) 프로세스 또는 기계적 연마 프로세스와 같은 평탄화 프로세스가, 도 11에 도시된 바와 같이 퇴적된 층들의 과도한 부분을 제거하도록 수행되며, 그 결과 도 12에 도시된 바와 같은 게이트 스택(76)이 된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 226으로서 예시되어 있다. 게이트 스택(76)은 게이트 유전체(61) 및 게이트 전극(74)을 포함한다.
도 13 및 도 14는 게이트 스택(76)을 리세싱하기 위한 프로세스를 예시한다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 228로서 예시되어 있다. 도 13은 게이트 스택(76) 및 게이트 스페이서(46)에 대해 수행되는 제1 에칭백 프로세스(78)를 예시하며, 에칭은 화살표로 나타나 있다. 그에 따라 리세스(80)가 생성된다. 제1 에칭백 프로세스는 건식 에칭 프로세스 및/또는 습식 에칭 프로세스를 포함할 수 있다. 또한, 에칭은 등방성 또는 이방성일 수 있다. 본 개시의 일부 실시예에 따르면, 제1 에칭백 프로세스는, 게이트 스페이서(46) 및 게이트 스택(76)을 에칭하지만 CESL(58 및 60)을 에칭하지 않는 에천트를 사용하여 수행된다. 건식 에칭 프로세스가 사용될 때 일부 실시예에 따르면, 에칭 가스는 CF4, C2F6, NF3, 등, 또는 이들의 조합과 같은 불소 기반의 에천트를 포함한다. 습식 에칭 프로세스가 사용될 때 일부 실시예에 따르면, 에칭 화학물질은 희석 HF 용액, NH4OH(암모니아 용액), 또는 이들의 조합을 포함할 수 있다. 일부 실시예에 따르면, 제1 에칭 백 프로세스 후에, 게이트 스택(76)의 높이는 H1이며, H1은 약 10 nm와 약 40 nm 사이 범위 내에 있을 수 있다. 돌출 핀(136)(또는 236)의 상부 표면에서부터 ILD(60)의 상부 표면까지의 수직 거리는 H2로 나타나 있다. 비(H1/H2)는 약 1/3과 약 1/2 사이 범위 내에 있을 수 있다. 리세싱 깊이(D1)는 약 50 nm와 약 80 nm 사이 범위 내에 있을 수 있다. 리세싱 깊이(D1)의 값은 너무 높거나 너무 낮을 수 없다는 것을 알아야 한다. 값이 너무 높다면, 게이트 스택(76)의 일부 부분(예컨대, 돌출 핀(36) 바로 위의 부분)이 의도치않게 제거될 수 있으며, 디바이스 고장을 야기할 수 있다. 값이 너무 낮다면, 후속 프로세스에서 자가 정렬 하드 마스크를 수용할 만큼 충분하지 못한 리세스가 생성된다.
도 13에 도시된 바와 같은 일부 실시예에 따르면, 제1 에칭백 프로세스(78)에 의해 게이트 스페이서(46)가 리세싱된다. 대안의 실시예에 따르면, 제1 에칭백 프로세스(78)에 의해 게이트 스페이서(46)가 리세싱되지 않으며, 제1 에칭백 프로세스 후에 남아있는 게이트 스페이서(46)의 상부 부분을 보여주도록 점선(46’)이 예시되어 있다.
도 13에 도시된 바와 같은 제1 에칭백 프로세스 후에, 도 14에 도시된 바와 같이, 제2 에칭백 프로세스(78’)가 수행될 수 있다. 따라서 리세스(81)는 대응하는 하이-k 유전체 층(64)의 대향 부분 사이에 형성된다. 제1 에칭백 프로세스(78)에 사용되는 것과는 상이한 에칭 가스 또는 에칭 화학 용액을 사용하여 제2 에칭백 프로세스(78’)가 수행된다. 제2 에칭백 프로세스(78’)는 건식 에칭 프로세스 및/또는 습식 에칭 프로세스를 포함할 수 있다. 또한, 에칭은 등방성 또는 이방성일 수 있다. 본 개시의 일부 실시예에 따르면, 제2 에칭백 프로세스는, 게이트 전극(74)을 에칭하지만 게이트 스페이서(46), 하이-k 유전체 층(64), CESL(58), 및 ILD(60)를 에칭하지 않는 에천트를 사용하여 수행된다. 건식 에칭 프로세스가 사용될 때 일부 실시예에 따르면, 에칭 가스는 BCl3, Cl2, WF6, 또는 이들의 조합을 포함할 수 있다. 습식 에칭 프로세스가 사용될 때 일부 실시예에 따르면, 에칭 화학물질은 NH4OH 등을 포함할 수 있다. 일부 실시예에 따르면, 리세싱 깊이(D2)는 약 4 nm와 약 8 nm 사이 범위 내에 있을 수 있다. 리세싱 깊이(D2)의 값은 또한 너무 높거나 너무 낮을 수 없다는 것을 알아야 한다. 값이 너무 높다면, 게이트 전극(74)의 일부 부분이 의도치 않게 제거될 수 있으며, 디바이스 고장을 야기할 수 있다. 값이 너무 낮다면, 저저항 전도성 층의 후속 충전을 수용할 만큼 충분하지 못한 리세스가 생성된다. 일부 실시예에 따르면, 제2 에칭백 프로세스(78’) 후의 게이트 스택(76)의 높이(H3)는 약 5 nm와 약 30 nm 사이 범위 내에 있다.
상이한 재료에 대한 에천트의 선택도로 인해, 게이트 스페이서(46)의 상부 표면(46TS)은, 하이-k 유전체 층(64)의 상부 표면(64TS)과 동등하거나 더 높거나 더 낮은 높이일 수 있다.
도 15는 일부 실시예에 따라 수행되는 패시베이션(passivation) 프로세스(82)를 예시한다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 230으로서 예시되어 있다. 에칭 프로세스(78 및 78’)에 건식 에칭이 사용될 때 일부 실시예에 따르면, 게이트 전극(74)의 재료가 하이-k 유전체 층(64), 게이트 스페이서(46), CESL(58) 및 ILD(60) 위에 재스퍼터될(re-sputtered) 수 있다. 이는 일부 문제를 초래할 수 있다. 예를 들어, 재스퍼터된 재료는 후속 선택적으로 퇴적되는 저저항 층(84A 및 84B)(도 18)에 대한 시드 층이 되며, 저저항 층(84a 및 84b)이 원치않는 곳에 성장되게 한다. 또한, 이들 재료는 게이트 전극(74)과 콘택 플러그(94)(도 20a)와 같은 다른 전도성 특징부 사이의 전기적 단락을 야기할 수 있다. 따라서, 후속 퇴적 프로세스에서의 선택도를 개선하도록 그리고 재스퍼터된 재료(만약 있다면)를 유전체 재료로 변환하도록 패시베이션 프로세스가 수행된다. 다른 실시예에 따르면, 재스퍼터가 퇴적에 있어서의 선택도에 영향을 미칠 만큼 심각하지 않을 때 패시베이션 프로세스(82)는 스킵된다. 따라서, 패시베이션 프로세스(230)는 도 23에서 점선 박스를 사용하여 예시되어 있다.
일부 실시예에 따르면, 패시베이션 프로세스(82)는 산소(O2) 함유 환경에서 웨이퍼(10)를 어닐링함으로써 또는 프로세스 가스로서 O2를 사용하여 웨이퍼(10)에 대해 플라즈마 트리트먼트를 수행함으로써 수행된다. 일부 실시예에 따르면, 산소 어닐링은, 예를 들어 약 10초와 약 60초 사이 범위 내의 기간 동안, 약 200 ℃와 약 350 ℃ 사이 범위 내의 온도에서 수행된다. 그 결과, 게이트 전극(74) 및 재스퍼터된 재료의 표면 층은 산화물을 형성하도록 산화될 것이다. 대안의 실시예에 따르면, 패시베이션 프로세스(82)는 질소(N2) 및 수소(H2) 함유 환경에서 웨이퍼(10)를 처리함으로써 수행된다. 그 결과, 게이트 전극(74) 및 재스퍼터된 재료의 표면 층은 질화물로 변환될 것이다. 게이트 전극(74)은 이미 금속 질화물을 포함할 수 있으며 질화는 여전히 선택도를 개선할 것인데, SiN의 손상된 측벽이 패시베이션되고 또한 금속 잔여물도 패시베이션되기 때문이며, 그리하여 선택도가 개선된다는 것을 알아야 한다. 또 대안의 실시예에 따르면, 패시베이션 프로세스(82)는 NF3 함유 환경에서 웨이퍼(10)를 열-소킹(thermal-soaking)함으로써 또는 프로세스 가스로서 NF3를 사용하여 웨이퍼(10)에 대해 플라즈마 트리트먼트를 수행함으로써 수행된다. 일부 실시예에 따르면, 열 소킹은, 예를 들어 약 1분과 약 10분 사이 범위 내의 기간 동안, 약 250 ℃와 약 400 ℃ 사이 범위 내의 온도에서 수행된다.
도 16을 참조하면, 금속 층일 수 있는 제1 저저항 전도성 층(84A)이 선택적 퇴적 프로세스를 사용하여 형성된다. 저저항 전도성 층(84A)은 또한, 이하, 하부 서브 (금속) 층(84A)으로도 지칭된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 232로서 예시되어 있다. 기재 전반에 걸쳐, 하부 서브 층(84A)은 또한 각자의 게이트 전극의 일부로서 간주될 수 있다. 본 개시의 일부 실시예에 따르면, 하부 서브 층(84A)은 텅스텐(W)으로 형성된다. 하부 서브 층(84A)의 저항은 게이트 전극(74)에서의 층(층(66 및 70)을 포함함)의 저항보다 더 낮을 수 있다. 하부 서브 층(84A)은 게이트 전극(74) 상에 형성되고, 게이트 스페이서(46), 하이-k 유전체 층(64), CESL(58), 및 ILD(60)를 포함하는 유전체 재료의 노출된 표면 상에는 형성되지 않는다. 일부 실시예에 따르면, 퇴적은 ALD를 사용하여 수행된다. 전구체는 WCl5 및 H2와 같은 환원제를 포함할 수 있다. 퇴적 프로세스는, 각각이 WCl5 전도, WCl5 퍼징, H2 전도, 및 H2 퍼징을 포함하는 복수의 ALD 사이클들을 포함한다. 퇴적 프로세스는 약 400 ℃와 약 500 ℃ 사이 범위 내와 같은 높은 온도에서 수행될 수 있다.
WCl5는 금속 산화물을 에칭하는 기능을 갖는다는 것을 알아야 한다. 따라서, 제1 패시베이션 프로세스(82)가 산소를 사용하여 수행되는 경우, 게이트 전극(74)의 표면 층의 산화로 인해 형성된 결과적인 금속 산화물 및 게이트 전극(74)의 재스퍼터 재료는 하부 서브 층(84A)이 성장되기 전에 에칭된다.
도 17을 참조하면, 하부 서브 층(84A)이 퇴적된 후에, 패시베이션 프로세스(86)가 수행된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 234로서 예시되어 있다. 대안의 실시예에 따르면, 패시베이션 프로세스(86)는 스킵된다. 따라서, 도 23에서의 단계 234는, 수행될 수 있거나 스킵될 수 있음을 나타내도록 점선 박스를 사용하여 예시되어 있다. 패시베이션 프로세스(86)는 패시베이션 프로세스(82)(도 15)에 대한 방법 및 프로세스 가스의 동일 후보 그룹으로부터 선택된 방법 및 프로세스 가스를 사용하여 수행될 수 있다. 따라서, 세부사항은 여기에서 반복되지 않는다. 또한, 패시베이션 프로세스(86)는 동일한 방법 및 프로세스 가스 또는 상이한 방법 또는 프로세스 가스를 사용하여 수행될 수 있다.
도 18을 참조하면, 하부 서브 층(84A)의 형성 및 가능한 패시베이션 프로세스(86) 후에, 금속 층(84B)(이하, 상부 서브 (금속) 층(84B)으로 지칭됨)이 하부 서브 층(84A) 상에 선택적으로 퇴적된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 236으로서 예시되어 있다. 하부 서브 층(84A)의 저항은 또한, 게이트 전극(74)에서의 층(층(66 및 70)을 포함함)의 저항보다 더 낮다. 상부 서브 층(84B)은 시드 층으로서 하부 서브 층(84A)을 사용하여 형성되고, 따라서 게이트 스페이서(46), 하이-k 유전체 층(64), CESL(58), 및 ILD(60)와 같은 유전체 재료의 노출된 표면 상에는 퇴적되지 않는다. 일부 실시예에 따르면, 상부 서브 층(84B)의 퇴적은 ALD를 사용하여 수행된다. 전구체는 하부 서브 층(84A)을 퇴적하기 위한 전구체와는 상이하다. 예를 들어, 상부 서브 층(84B)을 형성하기 위한 전구체는 WF6 및 H2와 같은 환원제를 포함할 수 있다. 프로세스는, 각각이 WF6 전도, WF6 퍼징, H2 전도, 및 H2 퍼징을 포함하는 복수의 ALD 사이클들을 포함할 수 있다. 퇴적 프로세스는 약 250 ℃와 약 400 ℃ 사이 범위 내와 같은 높은 온도에서 수행되는 열 프로세스일 수 있다.
서브 층(84A 및 84B)은 상이한 기능을 갖는다. 하부 서브 층(84A)(WCl5을 사용하여 형성될 수 있음)은, 노출된 유전체 층 상에 퇴적되지 않고서 게이트 전극(74)(예컨대, TiN) 상에 선택적으로 성장될 수 있다. 그러나, 하부 서브 층(84A)은 너무 두껍게 퇴적될 수 없는데, 하부 서브 층(84A)의 계속되는 퇴적으로, 결국 노출된 유전체 층 상에 퇴적될 것이기 때문이다. 따라서, 하부 서브 층(84A)의 퇴적은, 그것이 노출된 유전체 층 상에 퇴적되기를 시작하기 전에 정지된다. 일부 실시예에 따르면, 하부 서브 층(84A)의 두께는, 노출된 유전체 층 상에 퇴적되지 않음을 보장하도록 약 3 nm보다 더 작다. 반면에, 하부 서브 층(84A)은, 게이트 전극(74) 상에 성장하지 않는 상부 서브 층(84B)의 선택적 성장을 위한 시드 층으로서 사용된다. 따라서 하부 서브 층(84A)은, 노출된 게이트 전극(74)을 완전히 덮음을 보장할도록 매우 충분한 두께를 가지며, 따라서 하부 서브 층(84A)의 두께는 약 1 nm보다 더 크다. 따라서, 하부 서브 층(84A)의 두께(T1)는 약 1 nm와 약 3 nm 사이 범위 내일 수 있다.
상부 서브 층(84B)(WF6을 사용하여 형성될 수 있음)은 하부 서브 층(84A)과 같은 금속 상에 퇴적되고, 상부 서브 층(84B)의 퇴적이 장기간 지속되더라도, 노출된 유전체 층 상에 퇴적되지 않는다. 따라서, 시드 층으로서 형성되어 있는 하부 서브 층(84A)을 이용해, 상부 서브 층(84B)은 하부 서브 층(84A) 상에 선택적으로 퇴적된다. 상부 서브 층(84B)의 두께(T2)가 높을 때, 이는 여전히 노출된 유전체 층 상에 성장하지 않는다. 따라서, 상부 서브 층(84B)의 두께(T2)는, 노출된 유전체 층 상에 성장될 우려 없이 증가될 수 있다. 상부 서브 층(84B)의 두께(T2)는 약 1 nm보다 더 클 수 있고, 약 3 nm보다 더 크거나, 약 5 nm보다 더 크거나, 그 이상일 수 있다. 일부 실시예에 따르면, 두께(T2)는 약 1 nm와 약 5 nm 사이 범위 내에 있다. 상부 서브 층(84B)의 상부 표면은 하이-k 유전체 층(64)의 상단(top end)과 동등한 높이일 수 있거나 다소 더 낮을 수 있다. 하부 서브 층(84A 및 84B)은 집합적으로 저저항 전도성 층(84)으로 총칭된다. 기재 전반에 걸쳐, 저저항 전도성 층(84)은 74’로 표기되어 있는 게이트 전극의 일부로서 간주된다. 저저항 전도성 층(84A 및 84B)은 조합하여 매우 충분한 높이에 도달할 수 있고, 따라서 게이트 전극(74)(저저항 전도성 층(84)을 포함함)의 전체 저항이 감소될 수 있다.
선택적 퇴적으로 인해, 서브 층(84A 및 84B)은 컨포멀 층일 수 있다. 또한, 게이트 전극(74’)의 아래의 부분의 상부 표면이 평면인 경우, 서브 층(84A 및 84B)은 실질적으로 평면일 수 있다. 대안으로서, 서브 층(84A 및 84B)은 곡면이고, 게이트 전극(74’)의 각자의 아래의 부분의 상부 표면 프로파일을 따르는 토폴로지를 갖는다.
다음으로, 도 19를 참조하면, 남은 리세스(80 및 81)(만약 있다면)는 자가 정렬 하드 마스크(88)를 형성하도록 유전체 재료로 채워진다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 238로서 예시되어 있다. 자가 정렬 하드 마스크(88)는 실리콘 질화물, 실리콘 산화질화물, 실리콘 산화탄화물 등과 같은 비-로우-k 유전체 재료로 형성될 수 있다. 자가 정렬 하드 마스크(88)는 또한, 다공성 실리콘 질화물, 다공성 실리콘 산화질화물, 다공성 실리콘 산화탄화물 등으로 형성될 수 있는 균질한 로우-k 유전체 재료로 형성될 수 있다. 자가 정렬 하드 마스크(88)는 또한, 그의 상부 표면이 ILD(60)의 상부 표면과 공면을 이루도록 평탄화된다. 일부 실시예에 따르면, 자가 정렬 하드 마스크(88)의 측벽은 CESL(58)의 측벽과 접촉한다. 게이트 스페이서(46)가 리세싱되지 않는 다른 실시예에 따르면, 자가 정렬 하드 마스크(88)의 측벽은 게이트 스페이서(46)의 상부 부분(점선(46’)으로서 예시됨)의 측벽과 접촉한다.
도 20a는 게이트 콘택 플러그(90), 소스/드레인 실리사이드 영역(92) 및 소스/드레인 콘택 플러그(94)의 형성을 예시한다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 240으로서 예시되어 있다. 소스/드레인 콘택 플러그(94)의 형성은, CESL(58)의 아래의 부분을 노출시키도록 ILD(60)를 에칭하고, 그 다음 소스/드레인 영역(54)을 드러내도록 CESL(58)의 노출된 부분을 에칭함으로써, 콘택 개구를 형성하는 것을 포함한다. 후속 프로세스에서, 금속 층(예컨대, 티타늄 층)이 콘택 개구 안으로 연장하도록 퇴적된다. 금속 질화물 블록킹 층(예컨대, TiN 층)이 형성될 수 있다. 그 다음, 실리사이드 영역(92)을 형성하기 위해 금속 층을 소스/드레인 영역(54)의 상부 부분과 반응시키도록 어닐 프로세스가 수행된다. 다음으로, 앞서 형성된 금속 질화물 층이 제거되지 않고서 남아 있거나, 또는 앞서 형성된 금속 질화물 층이 제거된 다음, 새로운 금속 질화물(예컨대, 티타늄 질화물 층)의 퇴적이 이어진다. 그 다음, 텅스텐, 코발트 등과 같은 충전 금속성 재료가 콘택 개구 안으로 채워지고, 그 다음에 과도한 재료를 제거하기 위한 평탄화 프로세스가 이어지며, 그 결과 소스/드레인 콘택 플러그(94)가 된다. 게이트 콘택 플러그(90)의 형성은, 상부 서브 층(84B)을 드러내도록 자가 정렬 하드 마스크(88)를 에칭하고, 대응하는 개구에 게이트 콘택 플러그(90)를 형성하는 것을 포함할 수 있다. 게이트 콘택 플러그(90)는 또한, 확산 배리어 층(예컨대, 티타늄 질화물) 및 확산 배리어 층 위의 금속(예컨대, 구리, 텅스텐, 코발트 등)을 포함할 수 있다. 따라서, FinFET(100)이 형성된다. 도 20b는 FinFET(100)의 사시도를 예시한다.
도 20a에서, 두께 비(T2/T1)는, 너무 크지 않으며 너무 작지 않은 범위 내에 있도록 설계된다. 비(T2/T1)가 너무 클 경우, 두께(T1)가 너무 작거나, 그리고/또는 두께(T2)가 너무 크다. 두께(T1)가 너무 작다면, 하부 서브 층(84A)은 게이트 전극(66)을 완전히 덮을 수 없을 수 있고, 유효 시드 층으로서 기능할 수 없다. 두께(T2)가 너무 크다면, 상부 서브 층(84B)의 상부 표면은 하이-k 유전체 층(64)의 상단보다 더 높을 수 있으며, 자가 정렬 하드 마스크(88)의 후속 형성에 대한 문제를 야기할 수 있다. 반면에, 비(T2/T1)가 너무 작을 경우, 두께(T1)가 너무 크거나, 그리고/또는 두께(T2)가 너무 작다. 두께(T1)가 너무 크다면, 하부 서브 층(84A)은 ILD(60)와 같은 유전체 재료 상에 성장될 수 있고, 하부 서브 층(84A) 및 상부 서브 층(84B)의 퇴적은 선택적이지 않다. 두께(T2)가 너무 작다면, 층(84B)의 저항(그리고 따라서 층(84A 및 84B)의 총 저항)이 높으며, 저저항 전도성 층(84A 및 84B)을 형성하는 목적을 무효화시킨다. 일부 실시예에 따르면, 비(T2/T1)는 1과 약 5 사이 범위 내에 있다.
상부 서브 층(84B)이 하이-k 유전체 층(64) 및 게이트 스페이서(46)의 상부 상에 성장하지 않음을 보장하기 위해, 일부 실시예에 따르면, 상부 서브 층(84B)의 상부 표면은 하이-k 유전체 층(64)의 상단 및/또는 게이트 스페이서(46)의 상단과 동등한 높이일 수 있다. 대안의 실시예에 따르면, 상부 서브 층(84B)의 상부 높이는 프로세스 마진을 제공하기 위한 차이만큼 하이-k 유전체 층(64)의 상단 및/또는 게이트 스페이서(46)의 상단보다 더 낮다. 차이는 약 1 nm보다 더 작을 수 있다.
도 20a에 도시된 바와 같이, 게이트 콘택 플러그(90)의 하부 표면은 상부 서브 층(84B)의 예시된 좌측 에지에서부터 예시된 우측 에지까지 연장할 수 있다. 대안으로서, 도 20a에 예시된 바와 같이, 게이트 콘택 플러그(90)의 하부 표면은 상부 서브 층(84B)의 좌측 에지 및/또는 우측 에지에서부터 측방향으로 리세싱될 수 있다. 또 대안의 실시예에 따르면, 게이트 콘택 플러그(90)의 하부 표면은 하이-k 유전체 층의 상단 상에 연장하여 이에 접촉할 수 있고, 게이트 스페이서(46)의 상단 상에 연장하여 이에 접촉할 수 있거나 그렇지 않을 수 있다.
도 21은 FinFET(100)의 일부 부분의 상부도를 예시한다. 게이트 전극(74’) 및 위의 저저항 전도성 층(84A 및 84B). 하이-k 유전체 층(64)의 수직 부분은 대응하는 게이트 전극(74’)(대응하는 위의 저저항 전도성 층(84)을 포함함)을 둘러싸는 링을 형성할 수 있다. 게이트 콘택 플러그(90), 돌출 핀(36) 및 소스/드레인 영역(54)이 또한 예시되어 있다.
도 21에 도시된 바와 같이, 저저항 전도성 층(84A 및 84B)은 일함수 층(66)과 완전히 중첩될 수 있고, 전도성 층(84A 및 84B)의 에지는 일함수 층(66)의 대응하는 에지로 플러싱될 수 있다. 하이-k 게이트 유전체(64)는 저저항 전도성 층(84a 및 84b) 및 일함수 층(66)의 측벽에 접촉하는 링을 형성할 수 있다. 하드 마스크(88)는 CESL(58)의 수직 부분에 의해 완전히 둘러싸일 수 있다. 게이트 콘택 플러그(90)는 상부 서브 층(84B)의 전부가 아니라 일부에 접촉할 수 있으며, 저저항 전도성 층(84A 및 84B)이 게이트 콘택 플러그(90)의 좌측 측벽(90C) 및 우측 측벽(90D)을 넘어 연장한다. 게이트 콘택 플러그(90)의 측벽(90A 및 90B)이 상부 서브 층(84B) 바로 상에 있는 것으로 도시되어 있지만, 측벽(90A 및 90B)은 화살표(95)의 방향으로 연장할 수 있고 화살표(95)의 경로 상의 임의의 위치에 있을 수 있다는 것을 알아야 한다.
도 22는 일부 원소들의 개략적 분포를 예시하며, 원소 F, Cl, 및 N의 원자 퍼센티지가 게이트 전극(74)에서의 높이의 함수로서 예시되어 있고, 높이는 도 20a에서 화살표 108의 방향으로 측정된다. 라인(102, 104, 및 106)은 각각 염소, 불소, 및 질소의 예의 원자 퍼센티지를 예시한다. 라인 102에 의해 도시된 바와 같이, 하부 서브 층(84A)이 프로세스 가스로서 WCl5를 채용하여 형성될 때, Cl의 피크 원자 퍼센티지는 하부 서브 층(84A) 내에 있고, Cl 원자 퍼센티지는 상부 서브 층(84B)(및 유전체 하드 마스크(88)) 및 일함수 층(66)에서 점차적으로 감소한다. 라인 104에 의해 도시된 바와 같이, 상부 서브 층(84B)이 프로세스 가스로서 WF6를 채용하여 형성될 수 있으므로, F의 피크 원자 퍼센티지는 상부 서브 층(84B) 내에 있고, F 원자 퍼센티지는 하부 서브 층(84A) 및 유전체 하드 마스크(88) 및 게이트 콘택 플러그(90) 내에서 점차적으로 감소한다. 라인 102 및 104의 분포는 X선 광전자 분광법(XPS; X-ray　photoelectron spectroscopy)를 사용하여 관찰될 수 있다. 일부 실시예에 따르면, 상부 서브 층(84B)에서의 F의 피크 원자 퍼센티지는 약 12 퍼센트보다 더 높고, 약 5 퍼센트와 약 20 퍼센트 사이 범위 내에 있을 수 있다. 하부 서브 층(84A)에서의 Cl의 피크 원자 퍼센티지는 약 10 퍼센트보다 더 높고, 약 5 퍼센트와 약 20 퍼센트 사이 범위 내에 있을 수 있다.
라인 106은, 층(84A)의 퇴적 후에 그리고 층(84B)의 퇴적 전에 패시베이션 프로세스(86)가 N2를 사용하여 수행되는 실시예를 예시한다. 일부 실시예에 따르면, 피크 질소 원자 퍼센티지는 층(84A와 84B) 사이의 계면에 있고, 질소 원자 퍼센티지는 둘 다의 서브 층(84A 및 84B) 내에서 감소한다(dip). 라인 106의 분포는 에너지 분산 X-선 분광법(EDS 또는 EDX)을 사용하여 관찰될 수 있다. 또한, 2개의 층(84A 및 84B)은 EDX를 사용하여 서로 구별될 수 있다. 실험에서는 또한, 서브 층(84A 및 84B)이 그의 결정화도(crystallinity) 차이로 인해 투과 전자 현미경(TEM; Transmission electron microscopy)을 사용하여 서로 구별될 수 있다는 것을 밝혀내었다.
본 개시의 실시예는 일부 이로운 특징을 갖는다. 제1 저저항 전도성 층을 형성함으로써, 노출된 유전체 층 상에 아니라, 게이트 전극 상에, 제1 저저항 전도성 층의 선택적 퇴적을 달성하는 것이 가능하다. 제1 저저항 전도성 층의 퇴적을 정지하고, 금속 상에 선택적으로 퇴적되는 제2 저저항 전도성 층을 퇴적함으로써, 저저항 전도성 층의 장기간 퇴적으로 인한 선택도의 손실이 해결된다. 제2 저저항 전도성 층의 두께가 증가될 때 퇴적의 선택도는 손실되지 않는다.
본 개시의 일부 실시예에 따르면, 방법은, 반도체 영역 위에 게이트 전극을 형성하는 단계; 리세스를 생성하도록 상기 게이트 전극을 리세싱하는 단계; 상기 게이트 전극 상에 그리고 상기 리세스에 제1 금속성 층을 형성하도록 제1 퇴적 프로세스를 수행하는 단계 - 상기 제1 퇴적 프로세스는 제1 전구체를 사용하여 수행됨 - ; 상기 제1 전구체와는 상이한 제2 전구체를 사용하여 상기 제1 금속성 층 상에 제2 금속성 층을 형성하도록 제2 퇴적 프로세스를 수행하는 단계 - 상기 제1 금속성 층 및 상기 제2 금속성 층은 동일 금속을 포함함 - ; 상기 제2 금속성 층 위에 유전체 하드 마스크를 형성하는 단계; 및 상기 유전체 하드 마스크를 통해 관통하는 게이트 콘택 플러그를 형성하는 단계 - 상기 게이트 콘택 플러그는 상기 제2 금속성 층의 상부 표면에 접촉함 - 를 포함한다. 실시예에서, 상기 제1 전구체는 염화 텅스텐(WCl5)을 포함하고, 제2 전구체는 육불화 텅스텐(WF6)을 포함한다. 실시예에서, 상기 제1 퇴적 프로세스에서, 상기 게이트 전극에 인접한 유전체 재료의 표면이 노출되며, 상기 제1 퇴적 프로세스는 상기 제1 금속성 층이 상기 게이트 전극에 인접한 노출된 유전체 재료 상에 성장하기를 시작하기 전에 정지된다. 실시예에서, 상기 제1 퇴적 프로세스 및 상기 제2 퇴적 프로세스의 각각은 원자층 퇴적 프로세스를 포함한다. 실시예에서, 상기 게이트 전극을 리세싱하는 단계는, 상기 게이트 전극, 게이트 유전체, 및 게이트 스페이서를 리세싱하기 위한 제1 리세싱 프로세스 - 상기 게이트 유전체는 상기 게이트 전극의 측벽 상의 제1 측벽 부분을 포함하고, 상기 게이트 전극 및 상기 게이트 유전체는 상기 게이트 스페이서 사이에 있음 - ; 및 상기 게이트 유전체의 상부 에지보다 낮도록 상기 게이트 전극을 리세싱하기 위한 제2 리세싱 프로세스를 포함한다. 실시예에서, 상기 제1 금속성 층은 약 3 nm보다 작은 제1 두께를 갖는다. 실시예에서, 상기 제2 금속성 층은 약 3 nm보다 작은 제2 두께를 갖는다.
본 개시의 일부 실시예에 따르면, 디바이스는, 반도체 영역; 상기 반도체 영역 위의 게이트 유전체; 게이트 전극으로서, 일함수 층을 안에 포함하는 제1 부분; 및 상기 제1 부분 위에 있으며 이에 접촉하는 제2 부분을 포함하되, 상기 제2 부분은 불소 및 염소를 포함하고, 상기 제2 부분은, 하부 서브 층 - 불소의 제1 피크 원자 퍼센티지가 상기 하부 서브 층 내에 있음 - ; 및 상기 하부 서브 층 위에 있으며 이에 접촉하는 상부 서브 층 - 불소의 제2 피크 원자 퍼센티지가 상기 상부 서브 층 내에 있으며, 상기 하부 서브 층 및 상기 상부 서브 층은 동일 금속을 포함함 - 을 포함하는 것인, 상기 게이트 전극; 및 상기 상부 서브 층 위에 있으며 이에 접촉하는 게이트 콘택 플러그를 포함한다. 실시예에서, 상기 제1 부분은 티타늄을 포함하고, 상기 제2 부분은 텅스텐을 포함한다. 실시예에서, 상기 하부 서브 층 및 상기 상부 서브 층은 투과 전자 현미경(TEM; Transmission electron microscopy)을 통해 구별 가능하다. 실시예에서, 상기 게이트 유전체는, 측벽 부분 및 상기 측벽 부분 아래에 있으며 이에 접속되는 하부 부분을 포함하고, 상기 게이트 전극의 제1 부분 및 제2 부분은 상기 측벽 부분 사이에 있다. 실시예에서, 상기 상부 서브 층의 상부 표면은 상기 게이트 유전체의 측벽 부분의 상부 에지 이하의 높이에 있다. 실시예에서, 상기 디바이스는, 상기 게이트 유전체 및 상기 게이트 전극의 대향측 상의 게이트 스페이서; 및 층간 유전체에 상기 게이트 스페이서가 있는 상기 층간 유전체를 더 포함하고, 상기 게이트 유전체의 제1 상부 표면은 상기 층간 유전체의 제2 상부 표면보다 낮게 리세싱된다. 실시예에서, 상기 게이트 스페이서는 상기 제2 상부 표면보다 낮은 제3 상부 표면을 갖도록 리세싱된다.
본 개시의 일부 실시예에 따르면, 디바이스는, 반도체 기판; 상기 반도체 기판 안으로 연장하는 아이솔레이션 영역; 반도체 핀의 대향측 상의 상기 아이솔레이션 영역의 부분보다 높게 돌출하는 상기 반도체 핀; 및 게이트 스택을 포함하고, 상기 게이트 스택은, 상기 반도체 핀 상의 하이-k 게이트 유전체; 상기 하이-k 게이트 유전체 상의 일함수 층; 캡핑 층; 상기 일함수 층 및 상기 캡핑 층 위에 있으며 이들에 접촉하는 제1 텅스텐 층; 및 상기 제1 텅스텐 층 위에 있으며 이에 접촉하는 제2 텅스텐 층을 포함하되, 상기 제1 텅스텐 층 및 상기 제2 텅스텐 층은 서로 구별 가능하다. 실시예에서, 상기 제1 텅스텐 층 및 상기 제2 텅스텐 층은 둘 다 불소 및 염소를 포함하고, 불소의 제1 피크 원자 퍼센티지가 상기 제1 텅스텐 층 내에 있다. 실시예에서, 불소의 제2 피크 원자 퍼센티지가 상기 제2 텅스텐 층 내에 있다. 실시예에서, 상기 제1 텅스텐 층 및 상기 제2 텅스텐 층은 둘 다 질소를 포함하고, 상기 게이트 스택 내의 질소 원자 퍼센티지는 상기 텅스텐 층과 상기 제2 텅스텐 층 사이의 계면에서 피크를 갖는다. 실시예에서, 상기 하이-k 게이트 유전체는 상기 제1 텅스텐 층 및 상기 제2 텅스텐 층의 대향측 상의 측벽 부분을 포함하고, 상기 제2 텅스텐 층의 상부 표면은, 상기 하이-k 게이트 유전체의 측벽 부분 사이에 있으며, 상기 하이-k 게이트 유전체의 측벽 부분의 상부 에지 이하의 높이에 있다. 실시예에서, 상기 캡핑 층은 티타늄 질화물을 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 방법에 있어서,
반도체 영역 위에 게이트 전극을 형성하는 단계;
리세스를 생성하도록 상기 게이트 전극을 리세싱하는 단계;
상기 게이트 전극 상에 그리고 상기 리세스에 제1 금속성 층을 형성하도록 제1 퇴적 프로세스를 수행하는 단계 - 상기 제1 퇴적 프로세스는 제1 전구체를 사용하여 수행됨 - ;
상기 제1 전구체와는 상이한 제2 전구체를 사용하여 상기 제1 금속성 층 상에 제2 금속성 층을 형성하도록 제2 퇴적 프로세스를 수행하는 단계 - 상기 제1 금속성 층 및 상기 제2 금속성 층은 동일 금속을 포함함 - ;
상기 제2 금속성 층 위에 유전체 하드 마스크를 형성하는 단계; 및
상기 유전체 하드 마스크를 통해 관통하는 게이트 콘택 플러그를 형성하는 단계 - 상기 게이트 콘택 플러그는 상기 제2 금속성 층의 상부 표면에 접촉함 -
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 전구체는 염화 텅스텐(WCl5)을 포함하고, 제2 전구체는 육불화 텅스텐(WF6)을 포함하는 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 제1 퇴적 프로세스에서, 상기 게이트 전극에 인접한 유전체 재료의 표면이 노출되며, 상기 제1 퇴적 프로세스는 상기 제1 금속성 층이 상기 게이트 전극에 인접한 노출된 유전체 재료 상에 성장하기를 시작하기 전에 정지되는 것인, 방법.
실시예 4. 실시예 1에 있어서, 상기 제1 퇴적 프로세스 및 상기 제2 퇴적 프로세스의 각각은 원자층 퇴적 프로세스를 포함하는 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 게이트 전극을 리세싱하는 단계는,
상기 게이트 전극, 게이트 유전체, 및 게이트 스페이서를 리세싱하기 위한 제1 리세싱 프로세스 - 상기 게이트 유전체는 상기 게이트 전극의 측벽 상의 제1 측벽 부분을 포함하고, 상기 게이트 전극 및 상기 게이트 유전체는 상기 게이트 스페이서 사이에 있음 - ; 및
상기 게이트 유전체의 상부 에지보다 낮도록 상기 게이트 전극을 리세싱하기 위한 제2 리세싱 프로세스
를 포함하는 것인, 방법.
실시예 6. 실시예 1에 있어서, 상기 제1 금속성 층은 약 3 nm보다 작은 제1 두께를 갖는 것인, 방법.
실시예 7. 실시예 6에 있어서, 상기 제2 금속성 층은 약 3 nm보다 작은 제2 두께를 갖는 것인, 방법.
실시예 8. 디바이스에 있어서,
반도체 영역;
상기 반도체 영역 위의 게이트 유전체;
게이트 전극으로서,
일함수 층을 안에 포함하는 제1 부분; 및
상기 제1 부분 위에 있으며 이에 접촉하는 제2 부분을 포함하되, 상기 제2 부분은 불소 및 염소를 포함하고, 상기 제2 부분은,
하부 서브 층 - 불소의 제1 피크 원자 퍼센티지가 상기 하부 서브 층 내에 있음 - ; 및
상기 하부 서브 층 위에 있으며 이에 접촉하는 상부 서브 층 - 불소의 제2 피크 원자 퍼센티지가 상기 상부 서브 층 내에 있으며, 상기 하부 서브 층 및 상기 상부 서브 층은 동일 금속을 포함함 -
을 포함하는 것인, 상기 게이트 전극; 및
상기 상부 서브 층 위에 있으며 이에 접촉하는 게이트 콘택 플러그
를 포함하는, 디바이스.
실시예 9. 실시예 8에 있어서, 상기 제1 부분은 티타늄을 포함하고, 상기 제2 부분은 텅스텐을 포함하는 것인, 디바이스.
실시예 10. 실시예 8에 있어서, 상기 하부 서브 층 및 상기 상부 서브 층은 투과 전자 현미경(TEM; Transmission electron microscopy)을 통해 구별 가능한 것인, 디바이스.
실시예 11. 실시예 8에 있어서, 상기 게이트 유전체는, 측벽 부분 및 상기 측벽 부분 아래에 있으며 이에 접속되는 하부 부분을 포함하고, 상기 게이트 전극의 제1 부분 및 제2 부분은 상기 측벽 부분 사이에 있는 것인, 디바이스.
실시예 12. 실시예 11에 있어서, 상기 상부 서브 층의 상부 표면은 상기 게이트 유전체의 측벽 부분의 상부 에지 이하의 높이에 있는 것인, 디바이스.
실시예 13. 실시예 8에 있어서,
상기 게이트 유전체 및 상기 게이트 전극의 대향측 상의 게이트 스페이서; 및
층간 유전체에 상기 게이트 스페이서가 있는 상기 층간 유전체를 더 포함하고,
상기 게이트 유전체의 제1 상부 표면은 상기 층간 유전체의 제2 상부 표면보다 낮게 리세싱되는 것인, 디바이스.
실시예 14. 실시예 13에 있어서, 상기 게이트 스페이서는 상기 제2 상부 표면보다 낮은 제3 상부 표면을 갖도록 리세싱되는 것인, 디바이스.
실시예 15. 디바이스에 있어서,
반도체 기판;
상기 반도체 기판 안으로 연장하는 아이솔레이션 영역;
반도체 핀의 대향측 상의 상기 아이솔레이션 영역의 부분보다 높게 돌출하는 상기 반도체 핀; 및
게이트 스택을 포함하고,
상기 게이트 스택은,
상기 반도체 핀 상의 하이-k 게이트 유전체;
상기 하이-k 게이트 유전체 상의 일함수 층;
캡핑 층;
상기 일함수 층 및 상기 캡핑 층 위에 있으며 이들에 접촉하는 제1 텅스텐 층; 및
상기 제1 텅스텐 층 위에 있으며 이에 접촉하는 제2 텅스텐 층을 포함하되, 상기 제1 텅스텐 층 및 상기 제2 텅스텐 층은 서로 구별 가능한 것인, 디바이스.
실시예 16. 실시예 15에 있어서, 상기 제1 텅스텐 층 및 상기 제2 텅스텐 층은 둘 다 불소 및 염소를 포함하고, 불소의 제1 피크 원자 퍼센티지가 상기 제1 텅스텐 층 내에 있는 것인, 디바이스.
실시예 17. 실시예 16에 있어서, 불소의 제2 피크 원자 퍼센티지가 상기 제2 텅스텐 층 내에 있는 것인, 디바이스.
실시예 18. 실시예 15에 있어서, 상기 제1 텅스텐 층 및 상기 제2 텅스텐 층은 둘 다 질소를 포함하고, 상기 게이트 스택 내의 질소 원자 퍼센티지는 상기 텅스텐 층과 상기 제2 텅스텐 층 사이의 계면에서 피크를 갖는 것인, 디바이스.
실시예 19. 실시예 15에 있어서, 상기 하이-k 게이트 유전체는 상기 제1 텅스텐 층 및 상기 제2 텅스텐 층의 대향측 상의 측벽 부분을 포함하고, 상기 제2 텅스텐 층의 상부 표면은, 상기 하이-k 게이트 유전체의 측벽 부분 사이에 있으며, 상기 하이-k 게이트 유전체의 측벽 부분의 상부 에지 이하의 높이에 있는 것인, 디바이스.
실시예 20. 실시예 15에 있어서, 상기 캡핑 층은 티타늄 질화물을 포함하는 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    반도체 영역 위에 게이트 전극을 형성하는 단계;
    리세스를 생성하도록 상기 게이트 전극을 리세싱하는 단계;
    상기 게이트 전극 상에 그리고 상기 리세스에 제1 금속성 층을 형성하도록 제1 퇴적 프로세스를 수행하는 단계 - 상기 제1 퇴적 프로세스는 제1 전구체를 사용하여 수행됨 - ;
    상기 제1 전구체와는 상이한 제2 전구체를 사용하여 상기 제1 금속성 층 상에 제2 금속성 층을 형성하도록 제2 퇴적 프로세스를 수행하는 단계 - 상기 제1 금속성 층 및 상기 제2 금속성 층은 동일 금속을 포함함 - ;
    상기 제2 금속성 층 위에 유전체 하드 마스크를 형성하는 단계; 및
    상기 유전체 하드 마스크를 통해 관통하는 게이트 콘택 플러그를 형성하는 단계 - 상기 게이트 콘택 플러그는 상기 제2 금속성 층의 상부 표면에 접촉함 -
    를 포함하는, 방법.
  2. 청구항 1에 있어서, 상기 제1 전구체는 염화 텅스텐(WCl5)을 포함하고, 제2 전구체는 육불화 텅스텐(WF6)을 포함하는 것인, 방법.
  3. 청구항 1에 있어서, 상기 제1 퇴적 프로세스에서, 상기 게이트 전극에 인접한 유전체 재료의 표면이 노출되며, 상기 제1 퇴적 프로세스는 상기 제1 금속성 층이 상기 게이트 전극에 인접한 노출된 유전체 재료 상에 성장하기를 시작하기 전에 정지되는 것인, 방법.
  4. 청구항 1에 있어서, 상기 게이트 전극을 리세싱하는 단계는,
    상기 게이트 전극, 게이트 유전체, 및 게이트 스페이서를 리세싱하기 위한 제1 리세싱 프로세스 - 상기 게이트 유전체는 상기 게이트 전극의 측벽 상의 제1 측벽 부분을 포함하고, 상기 게이트 전극 및 상기 게이트 유전체는 상기 게이트 스페이서 사이에 있음 - ; 및
    상기 게이트 유전체의 상부 에지보다 낮도록 상기 게이트 전극을 리세싱하기 위한 제2 리세싱 프로세스
    를 포함하는 것인, 방법.
  5. 디바이스에 있어서,
    반도체 영역;
    상기 반도체 영역 위의 게이트 유전체;
    게이트 전극으로서,
    일함수 층을 안에 포함하는 제1 부분; 및
    상기 제1 부분 위에 있으며 이에 접촉하는 제2 부분을 포함하되, 상기 제2 부분은 불소 및 염소를 포함하고, 상기 제2 부분은,
    하부 서브 층 - 불소의 제1 피크 원자 퍼센티지가 상기 하부 서브 층 내에 있음 - ; 및
    상기 하부 서브 층 위에 있으며 이에 접촉하는 상부 서브 층 - 불소의 제2 피크 원자 퍼센티지가 상기 상부 서브 층 내에 있으며, 상기 하부 서브 층 및 상기 상부 서브 층은 동일 금속을 포함함 -
    을 포함하는 것인, 상기 게이트 전극; 및
    상기 상부 서브 층 위에 있으며 이에 접촉하는 게이트 콘택 플러그
    를 포함하는, 디바이스.
  6. 청구항 5에 있어서, 상기 제1 부분은 티타늄을 포함하고, 상기 제2 부분은 텅스텐을 포함하는 것인, 디바이스.
  7. 청구항 5에 있어서, 상기 하부 서브 층 및 상기 상부 서브 층은 투과 전자 현미경(TEM; Transmission electron microscopy)을 통해 구별 가능한 것인, 디바이스.
  8. 청구항 5에 있어서, 상기 게이트 유전체는, 측벽 부분 및 상기 측벽 부분 아래에 있으며 이에 접속되는 하부 부분을 포함하고, 상기 게이트 전극의 제1 부분 및 제2 부분은 상기 측벽 부분 사이에 있는 것인, 디바이스.
  9. 청구항 5에 있어서,
    상기 게이트 유전체 및 상기 게이트 전극의 대향측 상의 게이트 스페이서; 및
    층간 유전체에 상기 게이트 스페이서가 있는 상기 층간 유전체를 더 포함하고,
    상기 게이트 유전체의 제1 상부 표면은 상기 층간 유전체의 제2 상부 표면보다 낮게 리세싱되는 것인, 디바이스.
  10. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 안으로 연장하는 아이솔레이션 영역;
    반도체 핀의 대향측 상의 상기 아이솔레이션 영역의 부분보다 높게 돌출하는 상기 반도체 핀; 및
    게이트 스택을 포함하고,
    상기 게이트 스택은,
    상기 반도체 핀 상의 하이-k 게이트 유전체;
    상기 하이-k 게이트 유전체 상의 일함수 층;
    캡핑 층;
    상기 일함수 층 및 상기 캡핑 층 위에 있으며 이들에 접촉하는 제1 텅스텐 층; 및
    상기 제1 텅스텐 층 위에 있으며 이에 접촉하는 제2 텅스텐 층을 포함하되, 상기 제1 텅스텐 층 및 상기 제2 텅스텐 층은 서로 구별 가능한 것인, 디바이스.
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