JP2001308074A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JP2001308074A JP2001308074A JP2000126356A JP2000126356A JP2001308074A JP 2001308074 A JP2001308074 A JP 2001308074A JP 2000126356 A JP2000126356 A JP 2000126356A JP 2000126356 A JP2000126356 A JP 2000126356A JP 2001308074 A JP2001308074 A JP 2001308074A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon oxide
- oxide film
- interlayer insulating
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 孔または溝を形成するエッチング工程での加
工精度を向上することのできる技術を提供する。 【解決手段】 リンが添加された酸化シリコン膜によっ
て構成される層間絶縁膜１５に、成膜温度以上の温度で
ＲＴＡ処理を施した後、フォトレジストパターン１６を
マスクとして層間絶縁膜１５および窒化シリコン膜１４
を順次エッチングし、コンタクトホール１７を形成す
る。リンが添加されていることで層間絶縁膜１５のＳｉ
−Ｏ結合が切断または弱められ、さらにＲＴＡ処理によ
って層間絶縁膜１５の−ＯＨ基または水素等が低減する
ので、エッチング中のコンタクトホール１７の側壁への
堆積物が低減でき、また、エッチング速度が向上する。
工精度を向上することのできる技術を提供する。 【解決手段】 リンが添加された酸化シリコン膜によっ
て構成される層間絶縁膜１５に、成膜温度以上の温度で
ＲＴＡ処理を施した後、フォトレジストパターン１６を
マスクとして層間絶縁膜１５および窒化シリコン膜１４
を順次エッチングし、コンタクトホール１７を形成す
る。リンが添加されていることで層間絶縁膜１５のＳｉ
−Ｏ結合が切断または弱められ、さらにＲＴＡ処理によ
って層間絶縁膜１５の−ＯＨ基または水素等が低減する
ので、エッチング中のコンタクトホール１７の側壁への
堆積物が低減でき、また、エッチング速度が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、層間絶縁膜に高アスペクト
比化した孔または溝をドライエッチング技術で形成する
半導体集積回路装置の製造方法に適用して有効な技術に
関する。
置の製造技術に関し、特に、層間絶縁膜に高アスペクト
比化した孔または溝をドライエッチング技術で形成する
半導体集積回路装置の製造方法に適用して有効な技術に
関する。
【０００２】
【従来の技術】高アスペクト比化した孔や溝のエッチン
グ工程では、マイクロローディングや形状異状などが起
こり、さらに孔底と下地基板を構成するシリコンとのエ
ッチングの選択比が低下するなどの問題が生じている。
グ工程では、マイクロローディングや形状異状などが起
こり、さらに孔底と下地基板を構成するシリコンとのエ
ッチングの選択比が低下するなどの問題が生じている。
【０００３】そこで、たとえば低圧力下で方向のそろっ
た均一な高電流イオン束を生成することのできる高密度
プラズマのプラズマ源の開発、あるいは新たなエッチン
グガスの開発などを行うことによって、高アスペクト比
化に伴う諸々の課題への解決が図られている。
た均一な高電流イオン束を生成することのできる高密度
プラズマのプラズマ源の開発、あるいは新たなエッチン
グガスの開発などを行うことによって、高アスペクト比
化に伴う諸々の課題への解決が図られている。
【０００４】なお、高密度プラズマを用いたエッチング
技術については、オーム社発行「超微細加工技術」平成
９年２月２５日発行、徳山巍編著、Ｐ２０２〜２１５な
どに記載されている。
技術については、オーム社発行「超微細加工技術」平成
９年２月２５日発行、徳山巍編著、Ｐ２０２〜２１５な
どに記載されている。
【０００５】
【発明が解決しようとする課題】しかしながら、高密度
プラズマを用いたエッチング技術においては、プラズマ
の生成機構に基づく種々の問題があり、特に、プラズマ
ダメージによって半導体素子の破壊、たとえば電荷の流
入によるゲート酸化膜の破壊などが生ずることが本発明
者によって明らかとなった。また、磁界の存在、反応性
ガスの高度な解離などに起因したエッチング装置および
エッチング工程の複雑化などの課題も残されている。
プラズマを用いたエッチング技術においては、プラズマ
の生成機構に基づく種々の問題があり、特に、プラズマ
ダメージによって半導体素子の破壊、たとえば電荷の流
入によるゲート酸化膜の破壊などが生ずることが本発明
者によって明らかとなった。また、磁界の存在、反応性
ガスの高度な解離などに起因したエッチング装置および
エッチング工程の複雑化などの課題も残されている。
【０００６】さらに、０.１μｍ以下の加工プロセスで
は、３０ｃｍ径の大口径ウエハ上に０.１μｍ以下のパ
ターンと１０以上の高アスペクト比をもつ微細構造を高
速に加工するエッチング技術が要求されるが、現状のエ
ッチング技術のみでは、半導体素子への損傷がなく、か
つ加工寸法のばらつきを抑えた微細加工はますます困難
になるものと考えられる。
は、３０ｃｍ径の大口径ウエハ上に０.１μｍ以下のパ
ターンと１０以上の高アスペクト比をもつ微細構造を高
速に加工するエッチング技術が要求されるが、現状のエ
ッチング技術のみでは、半導体素子への損傷がなく、か
つ加工寸法のばらつきを抑えた微細加工はますます困難
になるものと考えられる。
【０００７】本発明の目的は、孔または溝を形成するエ
ッチング工程での加工精度を向上することのできる技術
を提供することにある。
ッチング工程での加工精度を向上することのできる技術
を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 （１）本発明の半導体集積回路装置の製造方法は、ボロ
ン（Ｂ）、リン（Ｐ）またはフッ素（Ｆ）のうち少なく
とも一つが添加された酸化シリコン膜に成膜温度以上の
温度で熱処理を施した後、上記酸化シリコン膜をドライ
エッチング技術で加工するものである。 （２）本発明の半導体集積回路装置の製造方法は、ボロ
ン、リンまたはフッ素のうち少なくとも一つが添加され
た酸化シリコン膜に成膜温度以上の温度で熱処理を施し
た後、上記酸化シリコン膜をドライエッチング技術で加
工する工程を有し、上記酸化シリコン膜の厚さを０.６
μｍ以上とするものである。 （３）本発明の半導体集積回路装置の製造方法は、ボロ
ン、リンまたはフッ素のうち少なくとも一つが添加され
た酸化シリコン膜に成膜温度以上の温度で熱処理を施し
た後、上記酸化シリコン膜をドライエッチング技術で加
工する工程を有し、上記ドライエッチング技術によっ
て、上記酸化シリコン膜に孔または溝を形成するもので
ある。 （４）本発明の半導体集積回路装置の製造方法は、０.
６μｍ以上の厚さを有する酸化シリコン膜を基板上に設
けた後、上記酸化シリコン膜にＲＴＡ（Rapid Thermal
Annealing）処理を施すものである。 （５）本発明の半導体集積回路装置の製造方法は、０.
６μｍ以上の厚さを有する積層構造の層間絶縁膜を基板
上に設けた後、上記層間絶縁膜にＲＴＡ処理を施す工程
を有し、上記層間絶縁膜を構成する少なくとも１層を、
ボロン、リンまたはフッ素のうち少なくとも一つが添加
された酸化シリコン膜とするものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 （１）本発明の半導体集積回路装置の製造方法は、ボロ
ン（Ｂ）、リン（Ｐ）またはフッ素（Ｆ）のうち少なく
とも一つが添加された酸化シリコン膜に成膜温度以上の
温度で熱処理を施した後、上記酸化シリコン膜をドライ
エッチング技術で加工するものである。 （２）本発明の半導体集積回路装置の製造方法は、ボロ
ン、リンまたはフッ素のうち少なくとも一つが添加され
た酸化シリコン膜に成膜温度以上の温度で熱処理を施し
た後、上記酸化シリコン膜をドライエッチング技術で加
工する工程を有し、上記酸化シリコン膜の厚さを０.６
μｍ以上とするものである。 （３）本発明の半導体集積回路装置の製造方法は、ボロ
ン、リンまたはフッ素のうち少なくとも一つが添加され
た酸化シリコン膜に成膜温度以上の温度で熱処理を施し
た後、上記酸化シリコン膜をドライエッチング技術で加
工する工程を有し、上記ドライエッチング技術によっ
て、上記酸化シリコン膜に孔または溝を形成するもので
ある。 （４）本発明の半導体集積回路装置の製造方法は、０.
６μｍ以上の厚さを有する酸化シリコン膜を基板上に設
けた後、上記酸化シリコン膜にＲＴＡ（Rapid Thermal
Annealing）処理を施すものである。 （５）本発明の半導体集積回路装置の製造方法は、０.
６μｍ以上の厚さを有する積層構造の層間絶縁膜を基板
上に設けた後、上記層間絶縁膜にＲＴＡ処理を施す工程
を有し、上記層間絶縁膜を構成する少なくとも１層を、
ボロン、リンまたはフッ素のうち少なくとも一つが添加
された酸化シリコン膜とするものである。
【００１０】上記した手段によれば、酸化シリコン膜に
不純物、たとえばボロン、リンまたはフッ素を添加する
ことでＳｉ−Ｏ結合が切断または弱められ、さらに熱処
理によって酸化シリコン膜の−ＯＨ基または水素等が低
減するので、エッチング中の孔または溝の側壁への堆積
物が低減でき、また、エッチング速度が向上する。この
結果、マイクロローディングや形状異常を防いで微細な
孔または溝の加工が容易となり、また、酸化シリコン膜
のエッチング時間が短縮されて、オーバーエッチングで
の下地材料の削れ量が低減できるので、選択比が向上す
る。
不純物、たとえばボロン、リンまたはフッ素を添加する
ことでＳｉ−Ｏ結合が切断または弱められ、さらに熱処
理によって酸化シリコン膜の−ＯＨ基または水素等が低
減するので、エッチング中の孔または溝の側壁への堆積
物が低減でき、また、エッチング速度が向上する。この
結果、マイクロローディングや形状異常を防いで微細な
孔または溝の加工が容易となり、また、酸化シリコン膜
のエッチング時間が短縮されて、オーバーエッチングで
の下地材料の削れ量が低減できるので、選択比が向上す
る。
【００１１】さらに、上記した手段によれば、上記酸化
シリコン膜の厚さを０.６μｍ以上とすることにより、
熱処理における基板に加わる熱量の影響が小さくなるの
で、基板に形成された半導体領域のシート抵抗のばらつ
きなどを低減することができる。
シリコン膜の厚さを０.６μｍ以上とすることにより、
熱処理における基板に加わる熱量の影響が小さくなるの
で、基板に形成された半導体領域のシート抵抗のばらつ
きなどを低減することができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１３】（実施の形態１）本発明の実施の形態１で
あるＣＭＯＳ（Complementary Metal Oxide Semiconduc
tor）トランジスタの製造方法を図１〜図１１を用いて
説明する。図中、Ｑｎはｎチャネル型ＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r）、Ｑｐはｐチャネル型ＭＩＳＦＥＴである。
あるＣＭＯＳ（Complementary Metal Oxide Semiconduc
tor）トランジスタの製造方法を図１〜図１１を用いて
説明する。図中、Ｑｎはｎチャネル型ＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r）、Ｑｐはｐチャネル型ＭＩＳＦＥＴである。
【００１４】まず、図１に示すように、たとえばｐ型の
単結晶シリコン（Ｓｉ）からなる半導体基板１を用意す
る。次に、半導体基板１に素子分離溝２ａを形成し、こ
の素子分離溝２ａに絶縁膜２ｂを埋め込むことによって
素子分離領域２を形成する。
単結晶シリコン（Ｓｉ）からなる半導体基板１を用意す
る。次に、半導体基板１に素子分離溝２ａを形成し、こ
の素子分離溝２ａに絶縁膜２ｂを埋め込むことによって
素子分離領域２を形成する。
【００１５】次に、半導体基板１のｐチャネル型ＭＩＳ
ＦＥＴＱｐ形成領域にｎ型ウエル３を形成するためのリ
ンをイオン注入し、続いてｎチャネル型ＭＩＳＦＥＴＱ
ｎ形成領域にｐ型ウエル４を形成するためのボロンをイ
オン注入する。
ＦＥＴＱｐ形成領域にｎ型ウエル３を形成するためのリ
ンをイオン注入し、続いてｎチャネル型ＭＩＳＦＥＴＱ
ｎ形成領域にｐ型ウエル４を形成するためのボロンをイ
オン注入する。
【００１６】次に、この半導体基板１を熱酸化して、ｎ
型ウエル３およびｐ型ウエル４のそれぞれの表面にゲー
ト絶縁膜５を形成する。次いで、半導体基板１上に多結
晶シリコン膜６を堆積した後、ｐチャネル型ＭＩＳＦＥ
ＴＱｐ形成領域の多結晶シリコン膜６にｐ型不純物、た
とえばボロンをイオン注入し、続いてｎチャネル型ＭＩ
ＳＦＥＴＱｎ形成領域の多結晶シリコン膜６にｎ型不純
物、たとえばリンをイオン注入する。
型ウエル３およびｐ型ウエル４のそれぞれの表面にゲー
ト絶縁膜５を形成する。次いで、半導体基板１上に多結
晶シリコン膜６を堆積した後、ｐチャネル型ＭＩＳＦＥ
ＴＱｐ形成領域の多結晶シリコン膜６にｐ型不純物、た
とえばボロンをイオン注入し、続いてｎチャネル型ＭＩ
ＳＦＥＴＱｎ形成領域の多結晶シリコン膜６にｎ型不純
物、たとえばリンをイオン注入する。
【００１７】次に、図２に示すように、多結晶シリコン
膜６上にタングステン膜７および窒化シリコン膜８を順
次堆積した後、レジストパターンをマスクとして窒化シ
リコン膜８、タングステン膜７および多結晶シリコン膜
６を順次エッチングし、タングステン膜７およびｐ型の
導電型の多結晶シリコン膜６からなるｐチャネル型ＭＩ
ＳＦＥＴＱｐのゲート電極９ｐと、タングステン膜７お
よびｎ型の導電型の多結晶シリコン膜６からなるｎチャ
ネル型ＭＩＳＦＥＴＱｎのゲート電極９ｎとを形成す
る。
膜６上にタングステン膜７および窒化シリコン膜８を順
次堆積した後、レジストパターンをマスクとして窒化シ
リコン膜８、タングステン膜７および多結晶シリコン膜
６を順次エッチングし、タングステン膜７およびｐ型の
導電型の多結晶シリコン膜６からなるｐチャネル型ＭＩ
ＳＦＥＴＱｐのゲート電極９ｐと、タングステン膜７お
よびｎ型の導電型の多結晶シリコン膜６からなるｎチャ
ネル型ＭＩＳＦＥＴＱｎのゲート電極９ｎとを形成す
る。
【００１８】次いで、ｐ型ウエル４をレジスト膜で覆っ
た後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極９ｐ
をマスクとしてｎ型ウエル３にｐ型不純物、たとえばフ
ッ化ボロン（ＢＦ2）を導入し、ゲート電極９ｐの両側
のｎ型ウエル３にソース、ドレインの一部を構成する一
対の低濃度のｐ-型半導体領域１０ａを形成する。同様
に、ｎ型ウエル３をレジスト膜で覆った後、ｎチャネル
型ＭＩＳＦＥＴＱｎのゲート電極９ｎをマスクとしてｐ
型ウエル４にｎ型不純物、たとえばヒ素（Ａｓ）を導入
し、ゲート電極９ｎの両側のｐ型ウエル４にソース、ド
レインの一部を構成する一対の低濃度のｎ-型半導体領
域１１ａを形成する。
た後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極９ｐ
をマスクとしてｎ型ウエル３にｐ型不純物、たとえばフ
ッ化ボロン（ＢＦ2）を導入し、ゲート電極９ｐの両側
のｎ型ウエル３にソース、ドレインの一部を構成する一
対の低濃度のｐ-型半導体領域１０ａを形成する。同様
に、ｎ型ウエル３をレジスト膜で覆った後、ｎチャネル
型ＭＩＳＦＥＴＱｎのゲート電極９ｎをマスクとしてｐ
型ウエル４にｎ型不純物、たとえばヒ素（Ａｓ）を導入
し、ゲート電極９ｎの両側のｐ型ウエル４にソース、ド
レインの一部を構成する一対の低濃度のｎ-型半導体領
域１１ａを形成する。
【００１９】次に、図３に示すように、半導体基板１上
に堆積した酸化シリコン膜をＲＩＥ（Reactive Ion Etc
hing）法で異方性エッチングして、ｐチャネル型ＭＩＳ
ＦＥＴＱｐのゲート電極９ｐおよびｎチャネル型ＭＩＳ
ＦＥＴＱｎのゲート電極９ｎのそれぞれの側壁にサイド
ウォールスペーサ１２を形成する。
に堆積した酸化シリコン膜をＲＩＥ（Reactive Ion Etc
hing）法で異方性エッチングして、ｐチャネル型ＭＩＳ
ＦＥＴＱｐのゲート電極９ｐおよびｎチャネル型ＭＩＳ
ＦＥＴＱｎのゲート電極９ｎのそれぞれの側壁にサイド
ウォールスペーサ１２を形成する。
【００２０】次いで、ｐ型ウエル４をレジスト膜で覆っ
た後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極９ｐ
およびサイドウォールスペーサ１２をマスクとしてｎ型
ウエル３にｐ型不純物、たとえばフッ化ボロンを導入
し、ゲート電極９ｐの両側のｎ型ウエル３にソース、ド
レインの他の一部を構成する一対の高濃度のｐ+型半導
体領域１０ｂを形成する。同様に、ｎ型ウエル３をレジ
スト膜で覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲ
ート電極９ｎおよびサイドウォールスペーサ１２をマス
クとしてｐ型ウエル４にｎ型不純物、たとえばリンを導
入し、ゲート電極９ｎの両側のｐ型ウエル４にソース、
ドレインの他の一部を構成する一対の高濃度のｎ+型半
導体領域１１ｂを形成する。
た後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極９ｐ
およびサイドウォールスペーサ１２をマスクとしてｎ型
ウエル３にｐ型不純物、たとえばフッ化ボロンを導入
し、ゲート電極９ｐの両側のｎ型ウエル３にソース、ド
レインの他の一部を構成する一対の高濃度のｐ+型半導
体領域１０ｂを形成する。同様に、ｎ型ウエル３をレジ
スト膜で覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲ
ート電極９ｎおよびサイドウォールスペーサ１２をマス
クとしてｐ型ウエル４にｎ型不純物、たとえばリンを導
入し、ゲート電極９ｎの両側のｐ型ウエル４にソース、
ドレインの他の一部を構成する一対の高濃度のｎ+型半
導体領域１１ｂを形成する。
【００２１】この後、厚さ３０〜５０ｎｍ程度のチタン
（Ｔｉ）膜をスパッタリング法またはＣＶＤ（Chemical
Vapor Deposition）法によって半導体基板１上に堆積
した後、窒素雰囲気中で６００〜７００℃の熱処理を半
導体基板１に施し、次いで未反応のチタン膜を除去す
る。これによって、ｐチャネル型ＭＩＳＦＥＴＱｐの一
対のｐ+型半導体領域１０ｂの表面およびｎチャネル型
ＭＩＳＦＥＴＱｎの一対のｎ+型半導体領域１１ｂの表
面にチタンシリサイド（ＴｉＳｉx）からなるシリサイ
ド膜１３を形成する。なお、シリサイド膜１３をコバル
トシリサイド（ＣｏＳｉx）で構成してもよい。
（Ｔｉ）膜をスパッタリング法またはＣＶＤ（Chemical
Vapor Deposition）法によって半導体基板１上に堆積
した後、窒素雰囲気中で６００〜７００℃の熱処理を半
導体基板１に施し、次いで未反応のチタン膜を除去す
る。これによって、ｐチャネル型ＭＩＳＦＥＴＱｐの一
対のｐ+型半導体領域１０ｂの表面およびｎチャネル型
ＭＩＳＦＥＴＱｎの一対のｎ+型半導体領域１１ｂの表
面にチタンシリサイド（ＴｉＳｉx）からなるシリサイ
ド膜１３を形成する。なお、シリサイド膜１３をコバル
トシリサイド（ＣｏＳｉx）で構成してもよい。
【００２２】次に、図４に示すように、半導体基板１上
に窒化シリコン膜１４を堆積した後、この窒化シリコン
膜１４上に不純物、たとえばリンが添加された層間絶縁
膜１５を形成する。層間絶縁膜１５に添加される不純物
としては、上記リンの他にボロン、フッ素が挙げられ、
また、これら不純物を２種類以上層間絶縁膜１５に添加
してもよい。なお、リンを２.０ｍｏｌ％以上添加した
酸化シリコン膜ではナトリウム（Ｎａ）イオンなどのゲ
ッタリング効果を得ることもできる。上記窒化シリコン
膜１４は、後の工程で層間絶縁膜１５のエッチングスト
ッパ膜として機能する。
に窒化シリコン膜１４を堆積した後、この窒化シリコン
膜１４上に不純物、たとえばリンが添加された層間絶縁
膜１５を形成する。層間絶縁膜１５に添加される不純物
としては、上記リンの他にボロン、フッ素が挙げられ、
また、これら不純物を２種類以上層間絶縁膜１５に添加
してもよい。なお、リンを２.０ｍｏｌ％以上添加した
酸化シリコン膜ではナトリウム（Ｎａ）イオンなどのゲ
ッタリング効果を得ることもできる。上記窒化シリコン
膜１４は、後の工程で層間絶縁膜１５のエッチングスト
ッパ膜として機能する。
【００２３】層間絶縁膜１５は、ＴＥＯＳ（Tetra Ethy
l Ortho Silicate；Ｓｉ（ＯＣ2Ｈ5）4）ガスとオゾン
（Ｏ3）ガスとをソースガスに用いた熱ＣＶＤ法によっ
て形成されたＴＥＯＳ酸化膜、ＳｉＨ4ガスをソースガ
スに用いたＩＣＰ（InductivelyCoupled Plasma：誘導
結合プラズマ）またはＥＣＲ（Electron Cyclotron Res
onance：電子サイクロトロン共鳴）などの高密度プラズ
マを用いたプラズマＣＶＤ法で形成された酸化シリコン
膜、あるいは塗布法で形成されたＳＯＧ（Spin On Glas
s）膜などのステップカバレジが良好な絶縁膜によって
構成される。これにより、ボイドの発生が抑えられて、
後の工程で層間絶縁膜１５に形成されるコンタクトホー
ル間の短絡不良を防ぐことができる。
l Ortho Silicate；Ｓｉ（ＯＣ2Ｈ5）4）ガスとオゾン
（Ｏ3）ガスとをソースガスに用いた熱ＣＶＤ法によっ
て形成されたＴＥＯＳ酸化膜、ＳｉＨ4ガスをソースガ
スに用いたＩＣＰ（InductivelyCoupled Plasma：誘導
結合プラズマ）またはＥＣＲ（Electron Cyclotron Res
onance：電子サイクロトロン共鳴）などの高密度プラズ
マを用いたプラズマＣＶＤ法で形成された酸化シリコン
膜、あるいは塗布法で形成されたＳＯＧ（Spin On Glas
s）膜などのステップカバレジが良好な絶縁膜によって
構成される。これにより、ボイドの発生が抑えられて、
後の工程で層間絶縁膜１５に形成されるコンタクトホー
ル間の短絡不良を防ぐことができる。
【００２４】ここで、層間絶縁膜１５の厚さは０.６μ
ｍ以上とする。これにより、次に述べるように、ｐチャ
ネル型ＭＩＳＦＥＴＱｐの一対のｐ+型半導体領域１０
ｂおよびｎチャネル型ＭＩＳＦＥＴＱｎの一対のｎ+型
半導体領域１１ｂのシート抵抗のばらつきを低減するこ
とができる。
ｍ以上とする。これにより、次に述べるように、ｐチャ
ネル型ＭＩＳＦＥＴＱｐの一対のｐ+型半導体領域１０
ｂおよびｎチャネル型ＭＩＳＦＥＴＱｎの一対のｎ+型
半導体領域１１ｂのシート抵抗のばらつきを低減するこ
とができる。
【００２５】図５に、単結晶シリコンで構成される基板
にフッ化ボロンをイオン注入した後、不純物がドープさ
れない第１酸化シリコン膜と不純物（リン）がドープさ
れた第２酸化シリコン膜とを基板上に順次堆積し、次い
で９００℃、３０秒のＲＴＡ処理を施した場合の、基板
のシート抵抗と第１酸化シリコン膜（厚さｔ1）および
第２酸化シリコン膜（厚さｔ2）の合計膜厚との関係を
示す。第１酸化シリコン膜の厚さは約２００ｎｍとほぼ
一定とした。
にフッ化ボロンをイオン注入した後、不純物がドープさ
れない第１酸化シリコン膜と不純物（リン）がドープさ
れた第２酸化シリコン膜とを基板上に順次堆積し、次い
で９００℃、３０秒のＲＴＡ処理を施した場合の、基板
のシート抵抗と第１酸化シリコン膜（厚さｔ1）および
第２酸化シリコン膜（厚さｔ2）の合計膜厚との関係を
示す。第１酸化シリコン膜の厚さは約２００ｎｍとほぼ
一定とした。
【００２６】図に示すように、合計膜厚が約０.６μｍ
を境にして、合計膜厚に対する基板のシート抵抗の依存
性が異なる。すなわち、合計膜厚が０.６μｍ以下の場
合は、合計膜厚に対する基板のシート抵抗の依存性が大
きく、これは基板に加わる実効的な熱量が小さくなった
ためと考えられる。一方、合計膜厚が０.６μｍ以上の
場合は、合計膜厚に対する基板のシート抵抗の依存性が
小さく、これは基板に加わる熱量の影響が小さくなった
ためと考えられる。
を境にして、合計膜厚に対する基板のシート抵抗の依存
性が異なる。すなわち、合計膜厚が０.６μｍ以下の場
合は、合計膜厚に対する基板のシート抵抗の依存性が大
きく、これは基板に加わる実効的な熱量が小さくなった
ためと考えられる。一方、合計膜厚が０.６μｍ以上の
場合は、合計膜厚に対する基板のシート抵抗の依存性が
小さく、これは基板に加わる熱量の影響が小さくなった
ためと考えられる。
【００２７】次に、半導体基板１に、たとえばＲＴＡ法
を用いて、たとえば９００℃、３０秒程度の熱処理を施
して層間絶縁膜１５中のエッチングを阻害する−ＯＨ基
または水素等を低減する。熱処理の温度は、層間絶縁膜
１５の成膜温度以上に設定され、たとえば熱ＣＶＤ法で
は３００〜６００℃で成膜されるため、この成膜温度以
上の熱処理を施せばよく、また、たとえばプラズマＣＶ
Ｄ法では２００〜４００℃で成膜されるため、この成膜
温度以上の熱処理を施せばよい。
を用いて、たとえば９００℃、３０秒程度の熱処理を施
して層間絶縁膜１５中のエッチングを阻害する−ＯＨ基
または水素等を低減する。熱処理の温度は、層間絶縁膜
１５の成膜温度以上に設定され、たとえば熱ＣＶＤ法で
は３００〜６００℃で成膜されるため、この成膜温度以
上の熱処理を施せばよく、また、たとえばプラズマＣＶ
Ｄ法では２００〜４００℃で成膜されるため、この成膜
温度以上の熱処理を施せばよい。
【００２８】図６に、基板上にＣＶＤ法で堆積された酸
化シリコン膜に９００℃、３０秒のＲＴＡ処理を施した
試料Ａの赤外吸収波形と、９００℃、３０分のＦＡ（Fu
rnace Annealing）処理を施した試料Ｂの赤外吸収波形
とを示す。比較のために堆積後に熱処理をほどこしてい
ない酸化シリコン膜（試料Ｃ）の赤外吸収波形も示す。
化シリコン膜に９００℃、３０秒のＲＴＡ処理を施した
試料Ａの赤外吸収波形と、９００℃、３０分のＦＡ（Fu
rnace Annealing）処理を施した試料Ｂの赤外吸収波形
とを示す。比較のために堆積後に熱処理をほどこしてい
ない酸化シリコン膜（試料Ｃ）の赤外吸収波形も示す。
【００２９】熱処理を施さない試料Ｃの赤外吸収波形に
は−ＯＨ基がみられるが、ＲＴＡ処理が施された試料Ａ
の赤外吸収波形およびＦＡ処理が施された試料Ｂの赤外
吸収波形には、−ＯＨ基がみられず、熱処理を施すこと
によって−ＯＨ基が消失していることがわかる。
は−ＯＨ基がみられるが、ＲＴＡ処理が施された試料Ａ
の赤外吸収波形およびＦＡ処理が施された試料Ｂの赤外
吸収波形には、−ＯＨ基がみられず、熱処理を施すこと
によって−ＯＨ基が消失していることがわかる。
【００３０】なお、前記熱処理によって、ＣＭＯＳデバ
イスの諸特性の合わせ込みや、シリサイド膜１３のダイ
シリサイド化による低抵抗化を図ることもできる。
イスの諸特性の合わせ込みや、シリサイド膜１３のダイ
シリサイド化による低抵抗化を図ることもできる。
【００３１】次に、図７に示すように、ＣＭＰ（Chemic
al Vapor Deposition）法によって、層間絶縁膜１５の
表面を平坦化する。層間絶縁膜１５にはリンが添加され
ていることから、研磨速度が無添加の場合と比較して約
２倍程度速くなり、処理速度が向上する。なお、層間絶
縁膜１５の表面はエッチバック法で平坦化してもよい。
al Vapor Deposition）法によって、層間絶縁膜１５の
表面を平坦化する。層間絶縁膜１５にはリンが添加され
ていることから、研磨速度が無添加の場合と比較して約
２倍程度速くなり、処理速度が向上する。なお、層間絶
縁膜１５の表面はエッチバック法で平坦化してもよい。
【００３２】層間絶縁膜１５の表面の平坦化すべき段差
をＸとすると、加工余裕を含めて段差Ｘの１.５倍の平
坦化が必要となる。このため、平坦化後の層間絶縁膜１
５の厚さは、成膜時の層間絶縁膜１５の厚さが０.６μ
ｍ以上必要であることから、（０.６−１.５Ｘ）μｍ以
上となる。
をＸとすると、加工余裕を含めて段差Ｘの１.５倍の平
坦化が必要となる。このため、平坦化後の層間絶縁膜１
５の厚さは、成膜時の層間絶縁膜１５の厚さが０.６μ
ｍ以上必要であることから、（０.６−１.５Ｘ）μｍ以
上となる。
【００３３】次に、図８に示すように、平坦化された層
間絶縁膜１５上にフォトレジストパターン１６を形成し
た後、このフォトレジストパターン１６をマスクとして
層間絶縁膜１５および窒化シリコン膜１４を順次エッチ
ングし、コンタクトホール１７を形成する。リンが添加
されていることで層間絶縁膜１５のＳｉ−Ｏ結合が切断
または弱められ、さらにＲＴＡ処理によって層間絶縁膜
１５の−ＯＨ基または水素等が低減するので、エッチン
グ中のコンタクトホール１７の側壁への堆積物が低減で
き、また、エッチング速度が向上する。
間絶縁膜１５上にフォトレジストパターン１６を形成し
た後、このフォトレジストパターン１６をマスクとして
層間絶縁膜１５および窒化シリコン膜１４を順次エッチ
ングし、コンタクトホール１７を形成する。リンが添加
されていることで層間絶縁膜１５のＳｉ−Ｏ結合が切断
または弱められ、さらにＲＴＡ処理によって層間絶縁膜
１５の−ＯＨ基または水素等が低減するので、エッチン
グ中のコンタクトホール１７の側壁への堆積物が低減で
き、また、エッチング速度が向上する。
【００３４】この結果、マイクロローディングや形状異
常を防いで微細なコンタクトホール１７の加工が容易と
なり、また、層間絶縁膜１５のエッチング時間が短縮さ
れて、オーバーエッチングでの窒化シリコン膜１４の削
れ量が低減できるので、選択比が向上する。
常を防いで微細なコンタクトホール１７の加工が容易と
なり、また、層間絶縁膜１５のエッチング時間が短縮さ
れて、オーバーエッチングでの窒化シリコン膜１４の削
れ量が低減できるので、選択比が向上する。
【００３５】図９（ａ）に、酸化シリコン膜のエッチン
グ速度を示し、同図（ｂ）に、酸化シリコン膜に形成さ
れた孔のテーパ角度を示す。試料１および試料２は、基
板上にＣＶＤ法で堆積された酸化シリコン膜、試料３
は、基板上にＣＶＤ法で堆積されたリンを含む酸化シリ
コン膜、試料４は、基板上にＣＶＤ法で堆積されたリン
とボロンとを含む酸化シリコン膜であって、試料２〜４
は、堆積後に９００℃、３０秒のＲＴＡ処理が施されて
いる。図から、ＲＴＡ処理を施し、さらに不純物を添加
することで、酸化シリコン膜のエッチング速度は増加
し、また、テーパ角度が増加して、より垂直な孔加工が
可能となることがわかる。
グ速度を示し、同図（ｂ）に、酸化シリコン膜に形成さ
れた孔のテーパ角度を示す。試料１および試料２は、基
板上にＣＶＤ法で堆積された酸化シリコン膜、試料３
は、基板上にＣＶＤ法で堆積されたリンを含む酸化シリ
コン膜、試料４は、基板上にＣＶＤ法で堆積されたリン
とボロンとを含む酸化シリコン膜であって、試料２〜４
は、堆積後に９００℃、３０秒のＲＴＡ処理が施されて
いる。図から、ＲＴＡ処理を施し、さらに不純物を添加
することで、酸化シリコン膜のエッチング速度は増加
し、また、テーパ角度が増加して、より垂直な孔加工が
可能となることがわかる。
【００３６】図１０（ａ）に、酸化シリコン膜のエッチ
ング速度と酸化シリコン膜に添加されたリンの濃度との
関係を示し、同図（ｂ）に、酸化シリコン膜に形成され
た孔のテーパ角度と酸化シリコン膜に添加されたリンの
濃度との関係を示す。いずれの酸化シリコン膜も堆積後
に９００℃、３０秒のＲＴＡ処理が施されている。図か
ら、リンの濃度が増加するに従って、酸化シリコン膜の
エッチング速度は増加し、また、テーパ角度が増加し
て、より垂直な孔加工が可能となることがわかる。
ング速度と酸化シリコン膜に添加されたリンの濃度との
関係を示し、同図（ｂ）に、酸化シリコン膜に形成され
た孔のテーパ角度と酸化シリコン膜に添加されたリンの
濃度との関係を示す。いずれの酸化シリコン膜も堆積後
に９００℃、３０秒のＲＴＡ処理が施されている。図か
ら、リンの濃度が増加するに従って、酸化シリコン膜の
エッチング速度は増加し、また、テーパ角度が増加し
て、より垂直な孔加工が可能となることがわかる。
【００３７】次に、図１１に示すように、上記フォトレ
ジストパターン１６を除去した後、層間絶縁膜１５の上
層に金属膜、たとえばタングステン膜を堆積し、たとえ
ばＣＭＰ法で金属膜の表面を平坦化することによってコ
ンタクトホール１７の内部に金属膜を埋め込みプラグ１
８を形成する。その後、層間絶縁膜１５の上層に堆積し
た金属膜をエッチングして配線層１９を形成することに
より、ＣＭＯＳデバイスが略完成する。
ジストパターン１６を除去した後、層間絶縁膜１５の上
層に金属膜、たとえばタングステン膜を堆積し、たとえ
ばＣＭＰ法で金属膜の表面を平坦化することによってコ
ンタクトホール１７の内部に金属膜を埋め込みプラグ１
８を形成する。その後、層間絶縁膜１５の上層に堆積し
た金属膜をエッチングして配線層１９を形成することに
より、ＣＭＯＳデバイスが略完成する。
【００３８】このように、本実施の形態１によれば、層
間絶縁膜１５にリンを添加することでＳｉ−Ｏ結合が切
断または弱められ、さらにＲＴＡ処理によって層間絶縁
膜１５の−ＯＨ基または水素等が低減するので、エッチ
ング中のコンタクトホール１７の側壁への堆積物が低減
でき、また、エッチング速度が向上する。この結果、マ
イクロローディングや形状異常を防いで微細なコンタク
トホール１７の加工が容易となり、また、層間絶縁膜１
５のエッチング時間が短縮されて、オーバーエッチング
での窒化シリコン膜１４の削れ量が低減できるので、選
択比が向上する。
間絶縁膜１５にリンを添加することでＳｉ−Ｏ結合が切
断または弱められ、さらにＲＴＡ処理によって層間絶縁
膜１５の−ＯＨ基または水素等が低減するので、エッチ
ング中のコンタクトホール１７の側壁への堆積物が低減
でき、また、エッチング速度が向上する。この結果、マ
イクロローディングや形状異常を防いで微細なコンタク
トホール１７の加工が容易となり、また、層間絶縁膜１
５のエッチング時間が短縮されて、オーバーエッチング
での窒化シリコン膜１４の削れ量が低減できるので、選
択比が向上する。
【００３９】さらに、層間絶縁膜１５の厚さを０.６μ
ｍ以上としてＲＡＴ処理を施すことにより、半導体基板
１に加わる熱量の影響が小さくなるため、ｐチャネル型
ＭＩＳＦＥＴＱｐの一対のｐ+型半導体領域１０ｂおよ
びｎチャネル型ＭＩＳＦＥＴＱｎの一対のｎ+型半導体
領域１１ｂのシート抵抗のばらつきなどを低減すること
ができる。
ｍ以上としてＲＡＴ処理を施すことにより、半導体基板
１に加わる熱量の影響が小さくなるため、ｐチャネル型
ＭＩＳＦＥＴＱｐの一対のｐ+型半導体領域１０ｂおよ
びｎチャネル型ＭＩＳＦＥＴＱｎの一対のｎ+型半導体
領域１１ｂのシート抵抗のばらつきなどを低減すること
ができる。
【００４０】（実施の形態２）本発明の実施の形態２で
ある上層配線と下層配線との間に設けられるスルーホー
ルの製造方法を図１２〜図１４を用いて簡単に説明す
る。
ある上層配線と下層配線との間に設けられるスルーホー
ルの製造方法を図１２〜図１４を用いて簡単に説明す
る。
【００４１】まず、図１２に示すように、半導体基板１
の主面上に設けられた半導体素子（図示せず）を覆う絶
縁膜２０の上層に下層配線Ｍ１を形成する。次に、この
下層配線Ｍ１の上層に前記実施の形態１と同様な製造方
法でリン、ボロン、フッ素のうち少なくとも一つの不純
物が添加された酸化シリコン膜によって構成される層間
絶縁膜２１を堆積する。続いて、半導体基板１に、たと
えば９００℃、３０秒程度のＲＴＡ処理を施して層間絶
縁膜２１中のエッチングを阻害する−ＯＨ基または水素
等を低減する。
の主面上に設けられた半導体素子（図示せず）を覆う絶
縁膜２０の上層に下層配線Ｍ１を形成する。次に、この
下層配線Ｍ１の上層に前記実施の形態１と同様な製造方
法でリン、ボロン、フッ素のうち少なくとも一つの不純
物が添加された酸化シリコン膜によって構成される層間
絶縁膜２１を堆積する。続いて、半導体基板１に、たと
えば９００℃、３０秒程度のＲＴＡ処理を施して層間絶
縁膜２１中のエッチングを阻害する−ＯＨ基または水素
等を低減する。
【００４２】次に、図１３に示すように、ＣＭＰ法また
はエッチバック法によって、層間絶縁膜２１の表面を平
坦化する。層間絶縁膜２１にはリンが添加されているこ
とから、研磨速度またはエッチング速度が無添加の場合
と比較して約２倍程度速くなり、処理速度が向上する。
はエッチバック法によって、層間絶縁膜２１の表面を平
坦化する。層間絶縁膜２１にはリンが添加されているこ
とから、研磨速度またはエッチング速度が無添加の場合
と比較して約２倍程度速くなり、処理速度が向上する。
【００４３】次に、平坦化された層間絶縁膜２１上にフ
ォトレジストパターン２２を形成した後、このフォトレ
ジストパターン２２をマスクとして層間絶縁膜２１をエ
ッチングし、スルーホール２３を形成する。リンが添加
されていることで層間絶縁膜２１のＳｉ−Ｏ結合が切断
または弱められ、さらにＲＴＡ処理によって層間絶縁膜
２０の−ＯＨ基または水素等が低減するので、エッチン
グ中のスルーホール２３の側壁への堆積物が低減でき、
また、エッチング速度が向上する。
ォトレジストパターン２２を形成した後、このフォトレ
ジストパターン２２をマスクとして層間絶縁膜２１をエ
ッチングし、スルーホール２３を形成する。リンが添加
されていることで層間絶縁膜２１のＳｉ−Ｏ結合が切断
または弱められ、さらにＲＴＡ処理によって層間絶縁膜
２０の−ＯＨ基または水素等が低減するので、エッチン
グ中のスルーホール２３の側壁への堆積物が低減でき、
また、エッチング速度が向上する。
【００４４】この結果、マイクロローディングや形状異
常を防いで微細なスルーホール２３の加工が容易とな
り、また、層間絶縁膜２１のエッチング時間が短縮され
て、オーバーエッチングでの下層配線Ｍ１の削れ量が低
減できる。
常を防いで微細なスルーホール２３の加工が容易とな
り、また、層間絶縁膜２１のエッチング時間が短縮され
て、オーバーエッチングでの下層配線Ｍ１の削れ量が低
減できる。
【００４５】次に、図１４に示すように、上記フォトレ
ジストパターン２２を除去した後、層間絶縁膜２１の上
層に金属膜、たとえばタングステン膜を堆積し、たとえ
ばＣＭＰ法で金属膜の表面を平坦化することによってス
ルーホール２３の内部に金属膜を埋め込みプラグ２４を
形成する。その後、層間絶縁膜２１の上層に堆積した金
属膜をエッチングして上層配線Ｍ２を形成する。
ジストパターン２２を除去した後、層間絶縁膜２１の上
層に金属膜、たとえばタングステン膜を堆積し、たとえ
ばＣＭＰ法で金属膜の表面を平坦化することによってス
ルーホール２３の内部に金属膜を埋め込みプラグ２４を
形成する。その後、層間絶縁膜２１の上層に堆積した金
属膜をエッチングして上層配線Ｍ２を形成する。
【００４６】（実施の形態３）本発明の実施の形態３で
ある銅（Ｃｕ）シングルダマシン配線の製造方法を図１
５〜図１７を用いて簡単に説明する。
ある銅（Ｃｕ）シングルダマシン配線の製造方法を図１
５〜図１７を用いて簡単に説明する。
【００４７】まず、図１５に示すように、絶縁膜２５で
覆われた半導体素子（図示せず）を有する半導体基板１
の上方に前記実施の形態１と同様な製造方法で窒化シリ
コン膜２６およびリン、ボロン、フッ素のうち少なくと
も一つの不純物が添加された層間絶縁膜２７を順次堆積
する。次いで、半導体基板１に、たとえば９００℃、３
０秒程度のＲＴＡ処理を施して層間絶縁膜２７中のエッ
チングを阻害する−ＯＨ基または水素等を低減する。
覆われた半導体素子（図示せず）を有する半導体基板１
の上方に前記実施の形態１と同様な製造方法で窒化シリ
コン膜２６およびリン、ボロン、フッ素のうち少なくと
も一つの不純物が添加された層間絶縁膜２７を順次堆積
する。次いで、半導体基板１に、たとえば９００℃、３
０秒程度のＲＴＡ処理を施して層間絶縁膜２７中のエッ
チングを阻害する−ＯＨ基または水素等を低減する。
【００４８】次に、層間絶縁膜２７上にフォトレジスト
パターン２８を形成した後、このフォトレジストパター
ン２８をマスクとして層間絶縁膜２７をエッチングする
ことにより、溝パターン２９を形成する。リンが添加さ
れていることで層間絶縁膜２７のＳｉ−Ｏ結合が切断ま
たは弱められ、さらにＲＴＡ処理によって層間絶縁膜２
７の−ＯＨ基または水素等が低減するので、エッチング
中の溝パターン２９の側壁への堆積物が低減でき、ま
た、エッチング速度が向上する。
パターン２８を形成した後、このフォトレジストパター
ン２８をマスクとして層間絶縁膜２７をエッチングする
ことにより、溝パターン２９を形成する。リンが添加さ
れていることで層間絶縁膜２７のＳｉ−Ｏ結合が切断ま
たは弱められ、さらにＲＴＡ処理によって層間絶縁膜２
７の−ＯＨ基または水素等が低減するので、エッチング
中の溝パターン２９の側壁への堆積物が低減でき、ま
た、エッチング速度が向上する。
【００４９】この結果、マイクロローディングや形状異
常を防いで微細な溝パターン２９の加工が容易となり、
また、層間絶縁膜２７のエッチング時間が短縮されて、
オーバーエッチングでの窒化シリコン膜２６の削れ量が
低減できる。
常を防いで微細な溝パターン２９の加工が容易となり、
また、層間絶縁膜２７のエッチング時間が短縮されて、
オーバーエッチングでの窒化シリコン膜２６の削れ量が
低減できる。
【００５０】次に、図１６に示すように、上記フォトレ
ジストパターン２８を除去した後、露出している窒化シ
リコン膜２６をエッチングする。次いで、半導体基板１
上に銅原子の拡散を防止できるバリアメタル、たとえば
チタンナイトライド（ＴｉＮ）膜３０および銅膜３１を
順次成膜する。銅膜３１はスパッタリング法、あるいは
スパッタリング法とこれに続く電解めっき法との連続成
膜によって堆積される。
ジストパターン２８を除去した後、露出している窒化シ
リコン膜２６をエッチングする。次いで、半導体基板１
上に銅原子の拡散を防止できるバリアメタル、たとえば
チタンナイトライド（ＴｉＮ）膜３０および銅膜３１を
順次成膜する。銅膜３１はスパッタリング法、あるいは
スパッタリング法とこれに続く電解めっき法との連続成
膜によって堆積される。
【００５１】次いで、半導体基板１に熱処理を施して、
銅膜３１を構成する銅原子を流動現象によって溝パター
ン２９の内部へ流し込む（リフロー処理）。この後、図
１７に示すように、溝パターン２９の外部の銅膜３１お
よびチタンナイトライド膜３０をＣＭＰ法で除去するこ
とによって、溝パターン２９の内部にチタンナイトライ
ド膜３０および銅膜３１を埋め込み、銅配線ＭＬを形成
する。
銅膜３１を構成する銅原子を流動現象によって溝パター
ン２９の内部へ流し込む（リフロー処理）。この後、図
１７に示すように、溝パターン２９の外部の銅膜３１お
よびチタンナイトライド膜３０をＣＭＰ法で除去するこ
とによって、溝パターン２９の内部にチタンナイトライ
ド膜３０および銅膜３１を埋め込み、銅配線ＭＬを形成
する。
【００５２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００５３】なお、前記実施の形態では、不純物を添加
した酸化シリコン膜に施される熱処理にＲＴＡ法を用い
たが、ＦＡ法を用いてもよく、同様な効果が得られる。
した酸化シリコン膜に施される熱処理にＲＴＡ法を用い
たが、ＦＡ法を用いてもよく、同様な効果が得られる。
【００５４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００５５】本発明によれば、マイクロローディングや
形状異常を防いで微細な孔または溝の加工が容易とな
る。また、下地材料との選択比を向上することができ
る。これらにより、孔または溝を形成するエッチング工
程での加工精度を向上することができる。
形状異常を防いで微細な孔または溝の加工が容易とな
る。また、下地材料との選択比を向上することができ
る。これらにより、孔または溝を形成するエッチング工
程での加工精度を向上することができる。
【図１】本発明の実施の形態１であるＣＭＯＳトランジ
スタの製造方法を示す半導体基板の要部断面図である。
スタの製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１であるＣＭＯＳトランジ
スタの製造方法を示す半導体基板の要部断面図である。
スタの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態１であるＣＭＯＳトランジ
スタの製造方法を示す半導体基板の要部断面図である。
スタの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１であるＣＭＯＳトランジ
スタの製造方法を示す半導体基板の要部断面図である。
スタの製造方法を示す半導体基板の要部断面図である。
【図５】基板のシート抵抗と酸化シリコン膜の膜厚との
関係を示すグラフ図である。
関係を示すグラフ図である。
【図６】熱処理を施した酸化シリコン膜および熱処理を
施さない酸化シリコン膜の赤外吸収波形である。
施さない酸化シリコン膜の赤外吸収波形である。
【図７】本発明の実施の形態１であるＣＭＯＳトランジ
スタの製造方法を示す半導体基板の要部断面図である。
スタの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるＣＭＯＳトランジ
スタの製造方法を示す半導体基板の要部断面図である。
スタの製造方法を示す半導体基板の要部断面図である。
【図９】（ａ）は酸化シリコン膜のエッチング速度を示
すグラフ図であり、（ｂ）は酸化シリコン膜に形成され
た孔のテーパ角度を示すグラフ図である。
すグラフ図であり、（ｂ）は酸化シリコン膜に形成され
た孔のテーパ角度を示すグラフ図である。
【図１０】（ａ）は酸化シリコン膜のエッチング速度と
酸化シリコン膜に添加されたリンの濃度との関係を示す
グラフ図であり、（ｂ）は酸化シリコン膜に形成された
孔のテーパ角度と酸化シリコン膜に添加されたリンの濃
度との関係を示すグラフ図である。
酸化シリコン膜に添加されたリンの濃度との関係を示す
グラフ図であり、（ｂ）は酸化シリコン膜に形成された
孔のテーパ角度と酸化シリコン膜に添加されたリンの濃
度との関係を示すグラフ図である。
【図１１】本発明の実施の形態１であるＣＭＯＳトラン
ジスタの製造方法を示す半導体基板の要部断面図であ
る。
ジスタの製造方法を示す半導体基板の要部断面図であ
る。
【図１２】本発明の実施の形態２である上層配線と下層
配線との間に設けられるスルーホールの製造方法を示す
半導体基板の要部断面図である。
配線との間に設けられるスルーホールの製造方法を示す
半導体基板の要部断面図である。
【図１３】本発明の実施の形態２である上層配線と下層
配線との間に設けられるスルーホールの製造方法を示す
半導体基板の要部断面図である。
配線との間に設けられるスルーホールの製造方法を示す
半導体基板の要部断面図である。
【図１４】本発明の実施の形態２である上層配線と下層
配線との間に設けられるスルーホールの製造方法を示す
半導体基板の要部断面図である。
配線との間に設けられるスルーホールの製造方法を示す
半導体基板の要部断面図である。
【図１５】本発明の実施の形態３である銅シングルダマ
シン配線の製造方法を示す半導体基板の要部断面図であ
る。
シン配線の製造方法を示す半導体基板の要部断面図であ
る。
【図１６】本発明の実施の形態３である銅シングルダマ
シン配線の製造方法を示す半導体基板の要部断面図であ
る。
シン配線の製造方法を示す半導体基板の要部断面図であ
る。
【図１７】本発明の実施の形態３である銅シングルダマ
シン配線の製造方法を示す半導体基板の要部断面図であ
る。
シン配線の製造方法を示す半導体基板の要部断面図であ
る。
１ 半導体基板 ２ 素子分離領域 ２ａ 素子分離溝 ２ｂ 絶縁膜 ３ ｎ型ウエル ４ ｐ型ウエル ５ ゲート絶縁膜 ６ 多結晶シリコン膜 ７ タングステン膜 ８ 窒化シリコン膜 ９ｐ ゲート電極 ９ｎ ゲート電極 １０ａ ｐ-型半導体領域 １０ｂ ｐ+型半導体領域 １１ａ ｎ-型半導体領域 １１ｂ ｎ+型半導体領域 １２ サイドウォールスペーサ １３ シリサイド膜 １４ 窒化シリコン膜 １５ 層間絶縁膜 １６ フォトレジストパターン １７ コンタクトホール １８ プラグ １９ 配線層 ２０ 絶縁膜 ２１ 層間絶縁膜 ２２ フォトレジストパターン ２３ スルーホール ２４ プラグ ２５ 絶縁膜 ２６ 窒化シリコン膜 ２７ 層間絶縁膜 ２８ フォトレジストパターン ２９ 溝パターン ３０ チタンナイトライド膜 ３１ 銅膜 Ｍ１ 下層配線 Ｍ２ 上層配線 ＭＬ 銅配線 Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB18 BB20 BB25 BB30 BB40 CC01 DD08 DD16 DD17 DD19 DD37 DD52 EE12 EE14 EE15 FF21 GG09 GG10 GG14 HH14 5F004 AA16 BA14 BA20 DB03 DB04 DB05 DB23 EB01 EB02 EB03 FA01 5F033 HH04 HH07 HH11 HH19 HH33 JJ19 KK01 KK25 KK27 LL04 MM01 MM05 MM12 MM13 PP15 PP27 QQ09 QQ10 QQ25 QQ37 QQ48 QQ70 QQ74 QQ75 QQ81 QQ82 RR06 RR09 RR11 RR13 RR14 RR15 SS01 SS02 SS04 SS13 SS15 SS21 TT02 WW02 XX03 5F048 AC03 BA01 BB06 BB07 BB09 BB12 BC06 BE03 BF06 BF16 BG14 DA25
Claims (5)
- 【請求項１】 ボロン、リンまたはフッ素のうち少なく
とも一つが添加された酸化シリコン膜に成膜温度以上の
温度で熱処理を施した後、前記酸化シリコン膜をドライ
エッチング技術で加工することを特徴とする半導体集積
回路装置の製造方法。 - 【請求項２】 ボロン、リンまたはフッ素のうち少なく
とも一つが添加された酸化シリコン膜に成膜温度以上の
温度で熱処理を施した後、前記酸化シリコン膜をドライ
エッチング技術で加工する半導体集積回路装置の製造方
法であって、前記酸化シリコン膜の厚さが０.６μｍ以
上であることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項３】 ボロン、リンまたはフッ素のうち少なく
とも一つが添加された酸化シリコン膜に成膜温度以上の
温度で熱処理を施した後、前記酸化シリコン膜をドライ
エッチング技術で加工する半導体集積回路装置の製造方
法であって、前記ドライエッチング技術によって、前記
酸化シリコン膜に孔または溝が形成されることを特徴と
する半導体集積回路装置の製造方法。 - 【請求項４】 ０.６μｍ以上の厚さを有する酸化シリ
コン膜を基板上に設けた後、前記酸化シリコン膜にＲＴ
Ａ処理を施すことを特徴とする半導体集積回路装置の製
造方法。 - 【請求項５】 ０.６μｍ以上の厚さを有する積層構造
の層間絶縁膜を基板上に設けた後、前記層間絶縁膜にＲ
ＴＡ処理を施す半導体集積回路装置の製造方法であっ
て、前記層間絶縁膜を構成する少なくとも１層は、ボロ
ン、リンまたはフッ素のうち少なくとも一つが添加され
た酸化シリコン膜であることを特徴とする半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000126356A JP2001308074A (ja) | 2000-04-26 | 2000-04-26 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000126356A JP2001308074A (ja) | 2000-04-26 | 2000-04-26 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001308074A true JP2001308074A (ja) | 2001-11-02 |
Family
ID=18636150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000126356A Pending JP2001308074A (ja) | 2000-04-26 | 2000-04-26 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001308074A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197741A (ja) * | 2003-12-31 | 2005-07-21 | Dongbuanam Semiconductor Inc | プラズマのダメージを防止する方法 |
-
2000
- 2000-04-26 JP JP2000126356A patent/JP2001308074A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197741A (ja) * | 2003-12-31 | 2005-07-21 | Dongbuanam Semiconductor Inc | プラズマのダメージを防止する方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI659480B (zh) | 積體電路裝置及其製造方法 | |
| US7723235B2 (en) | Method for smoothing a resist pattern prior to etching a layer using the resist pattern | |
| US9281307B2 (en) | Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure | |
| TWI538211B (zh) | 半導體結構及其製造方法 | |
| KR100702282B1 (ko) | 반도체 장치 제조 방법 | |
| JP5211503B2 (ja) | 半導体装置の製造方法 | |
| TWI392030B (zh) | 半導體裝置的製造方法 | |
| TWI742029B (zh) | 半導體裝置之形成方法 | |
| JP2011018742A (ja) | 半導体装置の製造方法 | |
| KR102477800B1 (ko) | 상이한 비아 계면 요건을 위한 상이한 비아 구성 | |
| TW202002301A (zh) | 半導體結構形成方法 | |
| JPH11251457A (ja) | 半導体デバイス，メモリ・セル，およびその形成方法 | |
| TW201926556A (zh) | 半導體製作方法 | |
| TWI740459B (zh) | 半導體裝置的製造方法 | |
| TWI755633B (zh) | 半導體裝置及其製造方法 | |
| TW202013605A (zh) | 半導體裝置的形成方法 | |
| TW202046389A (zh) | 主動處理之閘極觸點 | |
| TW202213688A (zh) | 積體電路裝置及其製造方法 | |
| JP2007142208A (ja) | 半導体装置及びその製造方法 | |
| CN115084024A (zh) | 半导体器件及其制备方法 | |
| US9685374B1 (en) | Contact process flow | |
| JP2004063591A (ja) | 半導体装置とその製造方法 | |
| TWI585899B (zh) | 半導體元件及其製造方式 | |
| JP2007234667A (ja) | 半導体装置の製造方法 | |
| JP2001308074A (ja) | 半導体集積回路装置の製造方法 |