TWI585899B - 半導體元件及其製造方式 - Google Patents

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盧盈靜
洪奇成
王喻生
張簡旭珂
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台灣積體電路製造股份有限公司
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Description

半導體元件及其製造方式
本發明總體涉及半導體領域，更具體地，涉及半導體元件的導電結構及其製造步驟。
隨著半導體製造和加工工業已經發展至先進的技術節點，可以發現，積體度不斷提高、元件部件減少、以及對元件性能的更高要求不斷增加。
在半導體晶片的製造製程中，導電互連結構結構廣泛地用於電性連接元件的不同部件和/或電性連接外部電路。隨著特徵尺寸的持續縮小，對導電互連結構的可靠性和性能的要求變得更趨嚴格。因此不斷研發先進的製造技術以提高導電互連結構的完整性和半導體晶片的系統性能。
本揭露提供了一種半導體元件，包括：介電層，位於半導體元件的柵極結構之上；導電互連結構，經配置以連接柵極結構和位於導電互連結構之上的輸出入區；以及金屬矽化物層，設置在導電互連結構和介電層之間，該金屬矽化物中形成矽化物之金屬不同於該導電互連結構。
優選地，該半導體元件還包括導電層，其設置在該導 電互連結構和該金屬矽化物層之間，其中該導電層是該金屬。
優選地，該半導體元件還包括矽層，位於介電層內部，其中該矽層位於金屬矽化物層和介電層之間。
優選地，該矽層還設置在金屬矽化物層的周圍。
優選地，該導電互連結構的熱膨脹係數(Coefficiient of thermal expansion，CTE)大於該金屬矽化物層的CTE，並且該金屬矽化物層的CTE大於該介電層的CTE。
優選地，該導電層係選自鈷、鎳、鎢、鉬、鈦、鉑和鉭中的一者。
優選地，該導電互連結構包括銅。
優選地，該介電層與該金屬矽化物層的厚度的比例在1至200之間。
本揭露另提供了一種半導體元件，其包括：第一介電層；導電互連結構，其設置在該第一介電層內；金屬矽化物層，設置在該導電互連結構之上；矽層，設置在該金屬矽化物層的周圍；以及第二介電層，設置在該金屬矽化物層和該矽層上。
優選地，該矽層設置在該金屬矽化物層和該第二介電層之間。
優選地，該導電互連結構的熱膨脹係數大於該金屬矽化物層的CTE，並且該金屬矽化物層的熱膨脹係數大於該第一介電層和該第二介電層的熱膨脹係數。
優選地，該導電互連結構包括第一金屬，並且該金屬矽化物層係一不同於該第一金屬的第二金屬形成之矽化物。
優選地，該第二金屬係選自鈷、鎳、鎢、鉬、鈦、鉑和鉭中的一者。
優選地，該半導體元件還包括：導電層，該導電層包 括該第二金屬且設置在該導電互連結構和該金屬矽化物層之間。
本揭露的另一方面還提供了一種用於製造半導體元件的方法，其包括：提供基板；在基板上形成柵極結構；在半導體元件的該柵極結構之上形成第一介電層；在該第一介電層的溝槽中形成導電互連結構，從而暴露出該導電互連結構未被第一介電層覆蓋的表面；在該暴露表面上形成導電材料；以及經由導電材料和矽發生反應，而以該導電材料的矽化物形式形成金屬矽化物層。。
優選地，該經由使導電材料和矽發生反應而以該導電材料的矽化物形式形成金屬矽化物層之步驟的步驟還包括加熱基板。
優選地，該方法還包括：在該導電材料上形成第二介電層，並且在形成第二介電層時，矽被轉移至金屬矽化物層內。
優選地，該方法還包括：在該導電材料上形成矽層，其中該矽層提供用於形成該金屬矽化物層的矽。
優選地，該方法還包括：在該矽層上形成第二介電層。
優選地，以該導電材料的矽化物形式形成金屬矽化物層之步驟係經由在該矽層上形成第二介電層時完成。
100‧‧‧半導體元件
12‧‧‧隔離部件
13‧‧‧第一摻雜區
14‧‧‧第二摻雜區
15‧‧‧柵極結構
16‧‧‧柵極介電質
17‧‧‧柵電極
18‧‧‧第一側壁間隔物
19‧‧‧第二側壁間隔物
21、22‧‧‧導電插塞
102‧‧‧半導體基板
104‧‧‧層間介電(ILD)層
105、106‧‧‧介電層
107‧‧‧溝槽
108‧‧‧凹槽
110‧‧‧導電層
112、114‧‧‧導電互連結構
116‧‧‧矽層
118‧‧‧金屬矽化物層
220‧‧‧第二介電層
200‧‧‧半導體元件
202‧‧‧第一工具
204‧‧‧第二工具
206‧‧‧通道
208‧‧‧機器臂
210‧‧‧第一腔室
212‧‧‧第二腔室
由以下詳細說明與附隨圖式得以最佳了解本揭露之各方面。注意，根據產業之標準實施方式，各種特徵並非依比例繪示。實際上，為了清楚討論，可任意增大或縮小各種特徵的尺寸。
圖1A至圖1L是根據一些實施例中用於製造半導體元件的步驟的截面圖。
圖2顯示根據一些實施例中半導體製造平臺的示意圖。
圖3顯示根據一些實施例中用於製造半導體元件的步驟的流程圖。
圖4顯示根據一些實施例中用於製造半導體元件的步驟的流程圖。
圖5顯示根據一些實施例中用於製造半導體元件的步驟的流程圖。
以下揭示內容提供許多不同的實施例或範例，用於實施本揭露之不同特徵。元件與配置的特定範例之描述如下，以簡化本揭露之揭示內容。當然，這些僅為範例，並非用於限制。例如，以下描述在第二特徵上或上方形成第一特徵，可包含第一與第二特徵直接接觸的之實施例，亦可包含在該第一與第二特徵之間形成其他特徵的實施例，因而該第一與第二特徵並非直接接觸。此外，本揭露可在不同範例中重複元件符號與/或字母。此重複係為了簡化與清楚之目的，而非描述不同實施例與/或所討論架構之間的關係。
再者，本揭露可使用空間相對用語，例如「之下」、「低於」、「較低」、「高於」、「較高」等類似用語之簡單說明，以描述圖式中一元件或特徵與另一元件或特徵的關係。空間相對用語係用以包括除了裝置在圖式中描述的位向之外，還有在使用中或步驟中之不同位向。該裝置或可被重新定位(旋轉90度或是其他位向)，並且可相應解釋本揭露案使用的空間對應描述。
圖1A至圖1L是根據一些實施例中用於製造半導體元件100的步驟的截面圖。參照圖1A，提供了半導體基板102。半導體基板102包括諸如矽、矽鍺等的半導體材料。半導體基板102可輕度摻雜p型雜質以成為p型矽基板(P基板)。另外，半導體基板102還可摻 雜n型雜質以成為n型矽基板(n基板)。在一些實施例中，半導體基板102包括諸如結晶矽或結晶鍺、多晶結構或非晶結構的基本半導體。在一些實施例中，半導體基板102可以是諸如砷化鎵(GaAs)、磷化鎵(GaP)、碳化矽(SiC)、磷化銦(InP)、砷化銦(InAs)、或銻化銦(InSb)的化合物半導體。在其他實施例中，半導體基板102可以是諸如矽鍺(SiGe)、磷砷化鎵(GaAsP)、鋁砷化鎵(AlGaAs)、鋁砷化銦(AlInAs)、鍺砷化銦(GaInAs)、磷化鎵銦(GaInP)、和/或磷化砷鎵銦(GaInAsP)的合金半導體或任何其他合適的材料。
在一些實施例中，半導體基板102可以是絕緣體上矽(SOI)基板。製造SOI基板可使用氧離子植入矽晶隔離法(SIMOX)、晶圓接合和/或其他合適的方法。在一些實例中，半導體基板102包括摻雜的磊晶層或掩埋層。在其他實例中，半導體基板102具有多層化合物結構。
在圖1B中，諸如以淺溝槽隔離(STI)或矽局部氧化(LOCOS)形成的各種隔離部件12形成在半導體基板102中，以將各元件分隔開。隔離部件12係形成以定義並且電性隔離圖1所示的各個有源區域(active region)。例如，隔離部件12可定義互補金屬氧化物半導體(CMOS)元件的區域、核心n型MOS(NMOS)元件的區域、核心p型MOS(PMOS)元件的區域、以及用於積體電路中的各種微電子元件的其他區域。可以理解的是，以下所揭露的製程用於在半導體基板102上的一些其他有源區中形成一些其他類型元件的的相應部件。隔離部件12可包括氧化矽(SiOX)、氮化矽(SiN)、氮氧化矽(SiON)、氣隙(air gap)、以及其他合適的材料或其組合。
接著，第一摻雜區13形成在半導體基板102中。此外，第二摻雜區14在半導體基板102中鄰近隔離部件12而形成。第一摻雜區13和第二摻雜區14可以是PMOS、NMOS或CMOS電晶體的源 極區或汲極區。第一摻雜區13和第二摻雜區14包括高濃度摻雜物、並且形成為具有硼的p型區或具有磷的n型區。第一摻雜區13和第二摻雜區14可經由例如熱擴散製程的各種製程形成。第一摻雜區13和第二摻雜區14可經由已知或將要發展出的多個製程而形成，諸如在半導體基板102上生長犧牲氧化物、在第一摻雜區13或第二摻雜區14中的位置處(多個位置)形成開口圖案、注入雜質和退火。
在一些實施例中，根據現有技術中已知的設計規格，半導體基板102可包括各種阱區(未顯示)。各阱區以p阱結構、n阱結構或雙阱結構形成。在這些阱區中摻雜濃度低於第一摻雜區13或第二摻雜區14。p阱結構由p型摻雜物形成以圍繞n型第一摻雜區13或n型第二摻雜區14。可選地，n阱結構由n型摻雜物形成以圍繞p型第一區13或第二摻雜區14。
在圖1B中，層間介電(ILD)層104形成在半導體基板102上。ILD層104包括MOS電晶體的部分特徵，諸如柵極結構15、第一側壁間隔物18、和第二側壁間隔物19以及導電插塞21和22。
柵極結構15設置在半導體基板102上。柵極結構15可包括設置在半導體基板102上的柵極介電質16和設置在柵極介電質16上的柵電極17。
作為位於半導體基板102上的層的柵極介電質16可包括氧化矽層。可選地，柵極介電質16可選擇包括高k介電材料、氧化矽、氮化矽、氮氧化矽、其他合適的材料或其組合。高k材料可選自金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鉿或其組合。高介電材料的實例包括HfO2、HfSiO、HfSiON、HfzrO、LaO、BazrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、氧化鋯、氧化鋁、其他合適的高k介電材料和/或其 組合。在一些實施例中，柵極介電質16可具有多層結構，諸如一個氧化矽層和另一個高k材料層。柵極介電質16可經由任意合適的製程形成在一界面層上。
柵電極17設置在柵極介電質16上。柵電極17包括導電材料，諸如鋁、銅、鈦、鉭、鎢、鉬、氮化鉭、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料和/或其組合。在一些實施例中，可選擇使用重度摻雜的非晶矽或多晶矽。在這種情況下，諸如硼或磷的高濃度摻雜物可用於形成柵電極17。在一些實施例中，矽層可用於柵極結構15的柵極材料。矽化物層(未顯示)經由矽與諸如鎢、Ti、Pt、Ta、Nb、Hf、Mo或其他合適的金屬的導電材料發生反應而形成在柵電極層17上。
柵極結構15具有柵極結構15的第一側壁間隔物18和相對於柵極結構15中第一側壁間隔物18設置的第二側壁間隔物19。第一側壁間隔物18和第二側壁間隔物19係經由諸如氮化矽或氧化矽的介電材料形成。第一側壁間隔物18和第二側壁間隔物19可在上方部位或斜邊形成不同形狀。第一側壁間隔物18和第二側壁間隔物19可經由在柵極結構15和半導體基板102上沉積諸如氮化矽的薄膜而形成。然後，使用蝕刻製程去除殘留在半導體基板102表面上的薄膜材料，而留下第一側壁間隔物18和第二側壁間隔物19。
參照圖1B，ILD層104還包括導電插塞21和導電插塞22。導電插塞21可形成在第一摻雜區13的頂部。導電插塞21將第一摻雜區13與在半導體元件100中位於上方各層的導電材料進行電性連接。同樣地，導電插塞22將第二摻雜區14與半導體元件100中位於上方各層的導電材料進行電性連接。導電插塞21和22係由諸如鋁、銅、鎢的導電材料或其他合適的金屬所形成。導電插塞21和22可經由諸如低壓化學汽相沉積(LPCVD)或濺射的合適的製程而形成。
在一些實施例中，擴散阻擋層(未顯示)可形成在導電插塞21和22與半導體基板102之間。例如，鈦、氮化鈦或氮化鎢可用於形成擴散阻擋層。擴散阻擋層可經由濺射、化學汽相沉積(CVD)或其他合適的製程形成。
ILD 104還包括介電材料，其用於電性隔離ILD層104中的各部件、以及電性隔離ILD 104和半導體基板102。介電材料可經由合適的製程，諸如沉積製程而形成。然後，將平坦化製程應用於ILD層104以進行下一步的製程。
參照圖1B，介電層105設置在ILD層104上。介電層105包括一些材料，諸如氧化矽、氮化矽(SiN)、氮氧化矽、碳氧化矽(SiOC)、碳化矽、氟化氧化矽(SiOF)、碳摻雜氧化矽(例如，SiOCH)、旋塗玻璃(SOG)、非晶氟化碳、氟矽酸鹽玻璃(FSG)、聚醯亞胺、BCB(雙對氯甲基苯)、無孔材料、多孔材料和/或其組合。在一些實施例中，介電層105包括高密度電漿(HDP)介電材料(例如，HDP氧化物)和/或高深寬比製程(HARP)介電材料(例如，HARP氧化物)。在一些實施例中，介電層105是經過平坦化的介電膜。
介電層105係經由合適的沉積製程形成，其合適的沉積製程可包括化學汽相沉積(CVD)、物理汽相沉積(PVD)、離子化PVD(IPVD)和原子層沉積(ALD)。此外，其他製程包括高密度電漿CVD(HDPCVD)、金屬有機CVD(MOCVD)、遠程電漿CVD(RPCVD)、電漿輔助CVD(PECVD)、LPCVD、熱氧化、UV-臭氧氧化、磊晶生長方法(例如，選擇性磊晶生長)、濺射、鍍法、旋轉塗覆、其他合適的方法和/或其組合。在一個實施例中，介電層105的合適厚度範圍約在100Å至約2000Å之間。
在圖1C中，經由對介電層105施加合適的蝕刻製程而 形成溝槽107和凹槽108以形成圖案化的介電層106。凹槽108可包括堆疊的溝槽以及通孔結構。在一些實施例中，光刻膠層經由例如光刻或其他替代方案的合適製程而形成在介電層105上，並且經由適當的光刻圖案化方法加以圖案化以形成光刻膠部件。光刻膠製程還可經由諸如無掩模光刻製程、電子束寫入、離子束寫入和/或分子印痕的其他合適方法實施或代替。在一些實施例中，光刻膠製程可包括在介電層105之上形成光刻膠層、將光刻膠在圖案下曝光、執行曝光後烘烤製程、以及形成包括光刻膠的掩模元件。在一個實施例中，可使用雙鑲嵌技術，其中，中介蝕刻停止層可形成為用於凹槽108的堆疊溝槽-通孔結構的硬掩模。
之後，可使用反應離子蝕刻(RIE)製程和/或其他蝕刻製程蝕刻溝槽107和凹槽108。蝕刻製程可包括乾蝕刻、濕蝕刻和/或其他蝕刻方法(例如，反應離子蝕刻)。蝕刻製程還可為純化學(電漿蝕刻)、純物理(離子研磨)和/或其組合。
乾蝕刻製程可在蝕刻腔內實施。經由調整一些製程參數可控制不同部件的厚度，其製程參數包括射頻(RF)源功率、偏壓功率、電極尺寸、壓力、流速、蝕刻時間、晶圓溫度、以及其他合適的製程參數和/或其組合。乾蝕刻製程可施加含氧氣體、含氟氣體(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯氣體(例如，Cl2、CHCl3、CCl4、和/或BCl3)、含溴氣體(例如，HBr、He和/或CHBr3)、含碘氣體、其他合適的氣體和/或電漿和/或其組合。在一些實施例中，乾蝕刻製程使用O2電漿處理和/或O2/N2電漿處理。此外，乾蝕刻製程可施加一段適當時間。
濕蝕刻製程可使用HF溶液並導入氫氟酸(HF)沉浸製程。在一些實施例中，濕蝕刻製程可將稀釋的氫氟酸應用於中間過程的半導體結構。在一些實施例中，濕蝕刻製程包括暴露在含有氫氧 化銨的氫氧化物溶液、稀釋的HF、去離子水和/或合適的蝕刻劑溶液中。
在圖案化的介電層106上形成溝槽107和凹槽108之後，可將光刻膠剝離。之後，擴散阻擋層(未顯示)可選擇性形成在溝槽107和凹槽108的底部和側壁上。常見的擴散阻擋金屬或合金包括鉭、鎳、鉿、鈮、鋯、釩、鎢、鎳鉻合金、以及鈦鎢。此外，還可考慮導電陶瓷，諸如氧化銦、矽化銅、氮化鎢以及氮化鈦。形成擴散阻擋層的合適沉積製程可以使用上述已討論的製程，諸如CVD、ALD以及PVD。擴散阻擋層的厚度在約20Å至約200Å之間。然而，應該理解，本揭露引用的尺寸將根據所用的製造技術而按比例縮放。
圖1D是將導電材料填充至溝槽107和凹槽108內的步驟。然後導電互連結構112和導電互連結構114分別形成在溝槽107和凹槽108中。導電互連結構112係形成以電性連接圖案化的介電層106中的各部件。同樣地，導電互連結構114係形成在凹槽108中以電性連接其下的各層。在一些實施例中，導電互連結構112和導電互連結構114經配置以連接柵極結構15和位於導電互連結構112和導電互連結構114之上的輸入/輸出(I/O)區(未顯示)。導電互連結構112和導電互連結構114的導電材料包括銅、鋁或其他合適的材料。
在一個實施例中，在形成導電互連結構112和導電互連結構114之前，可選擇將晶種層形成在溝槽107和凹槽108的壁面上。晶種層的常見材料包括Pd或其他聚合物和有機材料的化合物。晶種層可由諸如PVD的合適製程經由沉積而形成。
形成導電互連結構112和導電互連結構114之後，接著施加合適的平坦化製程。在一些實施例中，圖案化的介電層106以及導電互連結構112和導電互連結構114被平坦化。此外，介電層106以及導電互連結構112和導電互連結構114係共平面以利於後續的製程。 平坦化製程可包括化學機械拋光(CMP)步驟。
參照圖1E，導電層110沉積在導電互連結構112和導電互連結構114上。在一些實施例中，導電層110形成在導電互連結構112或114與上面各層(諸如介電層)之間。導電層110係用於防止導電互連結構112和導電互連結構114中的導電材料(諸如銅)擴散進周圍的介電材料中。導電層110係由導電材料形成，諸如鈷、鎳、鎢、鉬、鈦、鉑、鉭、其他合適的材料和/或其組合。
導電層110的厚度在約10Å至約100Å之間。用於形成導電層110的合適的沉積製程包括CVD、ALD和其他合適的製程。在一些實施例中，沉積製程可將導電層110選擇性沉積至導電互連結構112和導電互連結構114的開口的表面上，以使導電互連結構112和導電互連結構114彼此電性絕緣。並且，選擇性沉積使導電互連結構112以及導電互連結構114與圖案化的介電層106中的其他導電互連結構之間彼此絕緣。
參照圖1F，矽層116係沉積在導電層110上方。在一實施例中，矽層116覆蓋圖案化的介電層106。矽層116的厚度在約10Å至約100Å之間。合適的沉積製程包括使用矽烷(SiH4)或乙矽烷(Si2H6)作為矽前驅物的CVD製程。可選地，矽層116可經由使用矽作為材料源(target)的PVD製程而形成。
參照圖1G，金屬矽化物層118在矽層116和導電層110的界面處形成。在一個實施例中，矽層116設置在金屬矽化物層118的周圍。矽層116為金屬矽化物層118的形成過程提供矽。金屬矽化物層118係經由來自矽層116的矽原子與導電層110中的金屬發生反應而形成。金屬矽化物層118可包括Co2Si、CoSi、CoSi2、NiSi、NiSi2、WSi2、MoSi2、TiSi2、PtSi、TaSi2、其他合適的材料和/或其組合。
金屬矽化物層118形成在導電互連結構112和導電互連 結構114之上。在一個實施例中，當在形成金屬矽化物層118時，與導電層110接觸的導電材料被消耗完，因而金屬矽化物層118係形成在導電互連結構112和導電互連結構114上。在另一個實施例中，導電層110的一部分設置在導電互連結構112和導電互連結構114上，因而金屬矽化物層118形成在矽層116和導電層110之間。在一個實施例中，金屬矽化物層118設置在導電互連結構112和導電互連結構114的表面之上。
參照圖1H，第二介電層220形成在金屬矽化物層118上。在一個實施例中，第二介電層220沉積在圖案化的介電層106上。第二介電層220可沉積在矽層116上。在一個實施例中，用於形成第二介電層220的材料與用於形成圖案化的介電層106的材料相同。在另一個實施例中，當矽層116的矽和導電層110中接觸矽的金屬皆消耗完時，金屬矽化物層118係形成在第二介電層220與導電互連結構112和導電互連結構114之間。第二介電層220的厚度為約100Å至約2000Å之間。在一個實施例中，第二介電層220和金屬矽化物層118的厚度比例在1至200之間。
在一個實施例中，經由導電層110的導電材料產生矽化物以形成金屬矽化物層118的步驟，係在以矽層116上形成第二介電層220的步驟期間發生。
在一個實施例中，矽層116的熱膨脹係數(Coefficient of thermal expansion，CTE)在約2ppm/℃至約3.3ppm/℃之間，例如，2.6ppm/℃。在另一個實施例中，第二介電層220的CTE在約0.1ppm/℃至約5ppm/℃之間，例如，1ppm/℃。在一些實施例中，導電層110的CTE在約4.5ppm/℃至約9ppm/℃之間，例如6.3ppm/℃，或者在約13ppm/℃至約14ppm/℃，例如13.5ppm/℃。在一個實施例中，導電互連結構112或導電互連結構114的 CTE在約16ppm/℃至約24ppm/℃之間。在一個實施例中，金屬矽化物層118的CTE在約6.5ppm/℃至約9.5ppm/℃之間或者約9.5ppm/℃至約15ppm/℃之間。
在一些實例中，導電互連結構112或導電互連結構114的CTE大於金屬矽化物層118的CTE。在一些實例中，金屬矽化物層118的CTE大於矽層116的CTE。在一些實例中，金屬矽化物層118的CTE大於第二介電層220的CTE。在一些實例中，金屬矽化物層118的CTE大於圖案化的介電層106的CTE。
在一些實例中，金屬矽化物層118和第二介電層220之CTE比例大於金屬矽化物層118和矽層116之CTE比例。在一些實例中，導電互連結構112和第二介電層220之CTE的比例大於導電互連結構112和矽層116之間的CTE比例。
在一個實施例中，金屬矽化物層118可與第二介電層220以原位(in-situ)方式形成。換言之，在沒有破壞真空的條件下，可在同一腔室內或一個平臺內形成金屬矽化物層118和第二介電層220。可選地，可在一個腔室內形成金屬矽化物層118之後經由破壞真空在另一個腔室內形成第二介電層220。
在通常的作法中，需要在不同的腔室內形成導電層110和第二介電層220，因此製程流程中必然會破壞真空。當形成導電層110並且脫離真空環境後，會發現在第二介電層220形成在導電層110上之前，已有金屬氧化物層形成。這些金屬氧化物層係經由大氣中的氧氣與導電層110發生反應而形成。而金屬氧化物層被認為可導致諸如氣泡或剝落的缺陷。因此，導電層110和第二介電層220之間的黏著性變差。元件的完整性和可靠性會因剝落或氣泡而有不利影響。反之，在本揭露中，在導電層110暴露於氧氣之前，矽層116即形成在導電層110上，這樣可防止金屬氧化物層的形成。因此，導電層110和 第二介電層220之間的黏著的性能提高了。
圖1I至圖1J是根據一些實施例中半導體元件製造步驟的截面圖。圖1I至圖1J顯示圖1F所示的步驟之後的替代步驟。參照圖1I，在形成金屬矽化物層118之前，第二介電層220沉積在矽層116上。在一個實施例中，第二介電層220係圖案化的介電層106中覆蓋的部分。在另一個實施例中，矽層116設置在圖案化的介電層106和第二介電層220之間。此外，第二介電層220設置在導電層110之上。在一個實施例中，導電層110設置在圖案化的介電層106和第二介電層220之間。
參照圖1J，金屬矽化物層118形成在第二介電層220和導電互連結構114或導電互連結構112之間。在一些實施例中，形成金屬矽化物層118的合適的製程包括退火製程，例如加熱半導體基板102。
在一個實施例中，金屬矽化物層118形成在導電層110上。在另一個實施例中，金屬矽化物層118形成在矽層116與導電層110之間的表面上。在又一個實施例中，金屬矽化物層118形成在矽層116與導電互連結構112和導電互連結構114之間。
圖1K至圖1L顯示根據一些實施例中半導體元件製造步驟的截面圖。圖1K至圖1L顯示圖1E顯示的步驟之後的替代步驟步驟。參照圖1K，第二介電層220的一部分形成在圖案化的介電層106上。在這種情況下，係利用第二介電層220而非形成圖1F所示的矽層116以防止氧氣與導電層110中的金屬發生反應。在一個實施例中，第二介電層220係圖案化的介電層106中覆蓋的部分。第二介電層220設置在導電層110之上。在另一個實施例中，導電層110設置在圖案化的介電層106和第二介電層220之間。
在圖1K所示的步驟(形成第二介電層220一部分) 時，也從導電層110的表面上開始形成金屬矽化物層118。經由形成第二介電層220，第二介電層220中的矽在形成第二介電層220時轉移進金屬矽化物層118內。在一個實施例中，金屬矽化物層118形成在第二介電層220和導電層110之間。
參照圖1E和圖1K，在不破壞真空的情況下，第二介電層220和金屬矽化物層118與導電層110以原位方式形成。此外，經由導電層110中的導電材料產生矽化物以形成金屬矽化物層118的步驟係在形成第二介電層220期間執行。
參照圖1L，形成整個第二介電層220和整個金屬矽化物層118。
圖2顯示了根據一些實施例中半導體製造平臺200的示意圖。半導體製造平臺200包括第一工具202、第二工具204和通道206。
第一工具(tool)202包括容納進行製程的半導體晶圓的第一腔室210。第一工具202經配置以對半導體晶圓執行如圖1A至圖1L所示的半導體製造步驟。第一腔室210係用以說明，而在第一工具202中可選擇使用具有更多腔室的不同配置方式。同樣地，第二工具204包括容納半導體晶圓的第二腔室212。在一個實施例中，第一工具202中執行的製程可不同於第二工具204中執行的製程。
通道206設置在第一工具202和第二工具204之間。通道206包括機器臂208，其經配置以在第一工具202和第二工具204之間移動半導體晶圓。在一個實施例中，通道206被配置在低壓或真空的條件下。通道206的氣壓可保持在0.1torr以下。當在第一工具202和第二工具204中依序執行兩個或多個不同製程時，通道206提供接近真空的通道，經由該通道可控制不想要的反應物(例如氧氣)所導致的污染。例如，在圖1E和圖1K中依序地執行的步驟可分別在第一工具202 和第二工具204中進行。這些依序執行的步驟需要不破壞真空的工作環境，以防止金屬氧化物層形成在導電層110上。在這種情況下，在形成導電層110之後，可利用通道206來移動半導體晶圓而不會破壞真空條件。
圖3顯示根據一些實施例中半導體製造步驟的流程圖。在步驟310中，提供半導體元件100的半導體基板102。在步驟320中，至少一個電晶體形成在半導體基板102上。電晶體包括柵極結構、源極區和汲極區。
在步驟330中，蝕刻介電層105以形成溝槽107和凹槽108，使得圖案化的介電層106形成在半導體元件100的柵極結構之上。然後，在步驟340中，導電互連結構112和導電互連結構114分別形成在圖案化的介電層106中的溝槽107和凹槽108中。導電互連結構112或導電互連結構114中未被圖案化的介電層106覆蓋的表面被暴露。在一個實施例中，導電互連結構112和導電互連結構114包括例如銅或鋁的導電材料。
在步驟350中，具有諸如鈷、鎳、鎢、鉬、鈦、鉑和鉭的導電材料的導電層110形成在導電互連結構112或導電互連結構114被暴露的表面上。在一個實施例中，將導電材料形成在暴露表面上方。
在步驟360中，矽層116形成在導電層110上。矽層116提供用於形成金屬矽化物層118的矽。在步驟370中，導電互連結構112或導電互連結構114的導電材料形成矽化物形式而形成金屬矽化物層118。金屬矽化物層118係經由導電材料與矽發生反應而形成。在一個實施例中，金屬矽化物層118係經由例如加熱基板的製程，使導電層110中的導電材料與矽發生反應而形成。
在步驟380中，在矽層116上形成第二介電層220。在 一個實施例中，第二介電層220形成在圖案化的介電層106上。在一個實施例中，將導電材料形成矽化物形式以形成金屬矽化物層118的步驟是在由矽層116上形成第二介電層220期間執行。
圖4顯示根據一些實施例中半導體製造步驟的流程圖。參照圖4，圖4中的步驟310至360已在圖3的步驟310至360中說明。在步驟360之後，在步驟410中，第二介電層220形成在矽層116上。在步驟420中，金屬矽化物層118形成在導電層110和第二介電層220之間。
圖5顯示根據一些實施例中半導體製造步驟的流程圖。參照圖5，圖5的步驟310至350已在圖3的步驟310至350中說明。在步驟350之後，在步驟510中，第二介電層220的一部分形成在導電層110上。在步驟520中，金屬矽化物層118形成在導電層110和第二介電層220之間。金屬矽化物層118係在形成第二介電層220期間形成。在一個實施例中，在步驟510，形成第二介電層220的步驟期間，金屬矽化物層118形成於矽被轉移至金屬矽化物層118的位置。
本揭露的一些實施例提供了半導體元件，其包括位於半導體元件的柵極結構之上的介電層。該半導體元件還包括導電互連結構，經配置以連接該柵極結構和位於該導電互連結構之上的輸出入區。該半導體元件更包括金屬矽化物層，設置在該導電互連結構和該介電層之間，該金屬矽化物中形成矽化物之金屬不同於該導電互連結構。
本揭露的一些實施例提供了半導體元件，其包括第一介電層，以及導電互連結構設置在第一介電層內。該半導體元件還包括金屬矽化物層設置在導電互連結構之上，矽層設置在金屬矽化物層的周圍，並且第二介電層設置在金屬矽化物層和矽層之上。
本揭露的一些實施例提供了用於製造半導體元件的方 法，該方法包括提供基板。該方法還包括在基板上形成柵極結構。該方法還包括在半導體元件的柵極結構之上形成第一介電層。此外，該方法包括在該第一介電層的溝槽中形成導電互連結構，從而暴露出該導電互連結構未被該第一介電層覆蓋的表面。該方法還包括在暴露表面上形成導電材料，以及經由使該導電材料和矽發生反應，以該導電材料的矽化物形式形成金屬矽化物層。
前述內容概述一些實施方式的特徵，因而熟知此技藝之人士可更加理解本申請案揭示內容之各方面。熟知此技藝之人士應理解可輕易使用本申請案揭示內容作為基礎，用於設計或修飾其他製程與結構而實現與本申請案該之實施方式具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本申請案揭示內容的精神與範圍，以及熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本申請案揭示內容之精神與範圍。
100‧‧‧半導體元件
12‧‧‧隔離部件
13‧‧‧第一摻雜區
14‧‧‧第二摻雜區
15‧‧‧柵極結構
16‧‧‧柵極介電質
17‧‧‧柵電極
18‧‧‧第一側壁間隔物
19‧‧‧第二側壁間隔物
21、22‧‧‧導電插塞
102‧‧‧半導體基板
104‧‧‧層間介電(ILD)層
106‧‧‧介電層
110‧‧‧導電層
112、114‧‧‧導電互連結構
116‧‧‧矽層
118‧‧‧金屬矽化物層
220‧‧‧第二介電層

Claims (10)

  1. 一種半導體元件，包括：介電層，位於該半導體元件的柵極結構之上；導電互連結構，經配置以連接該柵極結構和位於該導電互連結構之上的輸出入區；以及金屬矽化物層，設置在該導電互連結構和該介電層之間，該金屬矽化物中形成矽化物之金屬不同於該導電互連結構。
  2. 根據請求項1所述的半導體元件，還包括導電層，設置在該導電互連結構和該金屬矽化物層之間，其中該導電層是該金屬。
  3. 根據請求項2所述的半導體元件，還包括矽層，位於該介電層內部，其中該矽層位於該金屬矽化物層和該介電層之間。
  4. 根據請求項3所述的半導體元件，其中，該矽層還設置在該金屬矽化物層的周圍。
  5. 根據請求項1所述的半導體元件，其中該導電互連結構的熱膨脹係數大於該金屬矽化物層的熱膨脹係數，並且該金屬矽化物層的熱膨脹係數大於該介電層的熱膨脹係數。
  6. 根據請求項2所述的半導體元件，其中該導電層係選自鈷、鎳、鎢、鉬、鈦、鉑和鉭中的一者。
  7. 根據請求項1所述的半導體元件，其中該介電層與該金屬矽化物層的厚度的比例在1至200之間。
  8. 一種半導體元件，包括：第一介電層；導電互連結構，設置在該第一介電層內；金屬矽化物層，設置在該導電互連結構之上；矽層，設置在該金屬矽化物層的周圍；以及 第二介電層，設置在該金屬矽化物層和該矽層之上。
  9. 一種用於製造半導體元件的方法，包括：提供基板；在該基板上形成柵極結構；在該半導體元件的該柵極結構之上形成第一介電層；在該第一介電層的溝槽中形成導電互連結構，從而暴露出該導電互連結構未被該第一介電層覆蓋的表面；在該暴露表面上形成導電材料；以及經由使該導電材料和矽發生反應，而以該導電材料的矽化物形式形成金屬矽化物層。
  10. 根據請求項9所述的方法，該方法還包括：在該導電材料上形成矽層，其中該矽層提供用於形成該金屬矽化物層的矽。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI723282B (zh) * 2017-09-16 2021-04-01 美商應用材料股份有限公司 藉由矽化法之含金屬薄膜體積膨脹
CN109704269A (zh) * 2017-10-25 2019-05-03 中芯国际集成电路制造(上海)有限公司 一种mems器件及制备方法、电子装置
US11114448B2 (en) * 2019-07-09 2021-09-07 Nanya Technology Corporation Semiconductor device and method for fabricating the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201413797A (zh) * 2012-09-29 2014-04-01 Semiconductor Mfg Int Shanghai Ｍｏｓ電晶體及其形成方法
TW201505129A (zh) * 2013-07-25 2015-02-01 Winbond Electronics Corp 嵌入式記憶元件及其製造方法

Family Cites Families (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5846193B2 (ja) * 1980-07-15 1983-10-14 株式会社東芝 半導体装置
US4398335A (en) * 1980-12-09 1983-08-16 Fairchild Camera & Instrument Corporation Multilayer metal silicide interconnections for integrated circuits
FR2555365B1 (fr) * 1983-11-22 1986-08-29 Efcis Procede de fabrication de circuit integre avec connexions de siliciure de tantale et circuit integre realise selon ce procede
US4581815A (en) * 1984-03-01 1986-04-15 Advanced Micro Devices, Inc. Integrated circuit structure having intermediate metal silicide layer and method of making same
IT1186485B (it) * 1985-12-20 1987-11-26 Sgs Microelettronica Spa Circuito integrato monolitico,in particolare di tipo mos o cmos e processo per la realizzazione di tale circuito
JPH0612799B2 (ja) * 1986-03-03 1994-02-16 三菱電機株式会社 積層型半導体装置およびその製造方法
KR900008647B1 (ko) * 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
KR900003618B1 (ko) * 1986-05-30 1990-05-26 후지쓰가부시끼가이샤 반도체장치 및 그 제조방법
JPH01143252A (ja) * 1987-11-27 1989-06-05 Nec Corp 半導体装置
JP2769331B2 (ja) * 1988-09-12 1998-06-25 株式会社日立製作所 半導体集積回路の製造方法
JP2859288B2 (ja) * 1989-03-20 1999-02-17 株式会社日立製作所 半導体集積回路装置及びその製造方法
US5079177A (en) * 1989-09-19 1992-01-07 National Semiconductor Corporation Process for fabricating high performance bicmos circuits
JPH03218667A (ja) * 1989-11-01 1991-09-26 Hitachi Ltd 半導体記憶装置
JPH07109829B2 (ja) * 1989-11-20 1995-11-22 三菱電機株式会社 半導体装置の製造方法
US5112761A (en) * 1990-01-10 1992-05-12 Microunity Systems Engineering Bicmos process utilizing planarization technique
US5171713A (en) * 1990-01-10 1992-12-15 Micrunity Systems Eng Process for forming planarized, air-bridge interconnects on a semiconductor substrate
US5210429A (en) * 1990-06-29 1993-05-11 Sharp Kabushiki Kaisha Static RAM cell with conductive straps formed integrally with thin film transistor gates
EP0469214A1 (en) * 1990-07-31 1992-02-05 International Business Machines Corporation Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom
US5057888A (en) * 1991-01-28 1991-10-15 Micron Technology, Inc. Double DRAM cell
JPH0541378A (ja) * 1991-03-15 1993-02-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5323045A (en) * 1991-03-30 1994-06-21 Nippon Steel Corporation Semiconductor SRAM with low resistance power line
JP2802455B2 (ja) * 1991-05-10 1998-09-24 三菱電機株式会社 半導体装置およびその製造方法
US5462894A (en) * 1991-08-06 1995-10-31 Sgs-Thomson Microelectronics, Inc. Method for fabricating a polycrystalline silicon resistive load element in an integrated circuit
US5475266A (en) * 1992-02-24 1995-12-12 Texas Instruments Incorporated Structure for microelectronic device incorporating low resistivity straps between conductive regions
US5229326A (en) * 1992-06-23 1993-07-20 Micron Technology, Inc. Method for making electrical contact with an active area through sub-micron contact openings and a semiconductor device
JP3469595B2 (ja) * 1992-08-06 2003-11-25 ソニー株式会社 半導体装置におけるシリサイドプラグの形成方法
EP0585059B1 (en) * 1992-08-21 1999-05-12 STMicroelectronics, Inc. Vertical memory cell processing and structure manufactured by that processing
JPH06275724A (ja) * 1993-01-22 1994-09-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH06314687A (ja) * 1993-04-30 1994-11-08 Sony Corp 多層配線構造の半導体装置およびその製造方法
US5616934A (en) * 1993-05-12 1997-04-01 Micron Technology, Inc. Fully planarized thin film transistor (TFT) and process to fabricate same
JP3219909B2 (ja) * 1993-07-09 2001-10-15 株式会社東芝 半導体装置の製造方法
US5702979A (en) * 1994-05-31 1997-12-30 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
JP2639355B2 (ja) * 1994-09-01 1997-08-13 日本電気株式会社 半導体装置およびその製造方法
JP2636796B2 (ja) * 1995-05-24 1997-07-30 日本電気株式会社 半導体装置の製造方法
US5850090A (en) * 1995-05-24 1998-12-15 Mitsubishi Denki Kabushiki Kaisha Dynamic semiconductor memory device on SOI substrate
US5675185A (en) * 1995-09-29 1997-10-07 International Business Machines Corporation Semiconductor structure incorporating thin film transistors with undoped cap oxide layers
US5670812A (en) * 1995-09-29 1997-09-23 International Business Machines Corporation Field effect transistor having contact layer of transistor gate electrode material
US5763923A (en) * 1996-08-13 1998-06-09 Micron Technology, Inc. Compound PVD target material for semiconductor metallization
US5945350A (en) * 1996-09-13 1999-08-31 Micron Technology, Inc. Methods for use in formation of titanium nitride interconnects and interconnects formed using same
US5731217A (en) * 1996-10-08 1998-03-24 Advanced Micro Devices, Inc. Multi-level transistor fabrication method with a filled upper transistor substrate and interconnection thereto
JP2988413B2 (ja) * 1997-02-20 1999-12-13 日本電気株式会社 半導体装置及びその製造方法
US5923067A (en) * 1997-04-04 1999-07-13 International Business Machines Corporation 3-D CMOS-on-SOI ESD structure and method
US5926700A (en) * 1997-05-02 1999-07-20 Advanced Micro Devices, Inc. Semiconductor fabrication having multi-level transistors and high density interconnect therebetween
US5818069A (en) * 1997-06-20 1998-10-06 Advanced Micro Devices, Inc. Ultra high density series-connected transistors formed on separate elevational levels
US5989623A (en) * 1997-08-19 1999-11-23 Applied Materials, Inc. Dual damascene metallization
JPH11260937A (ja) * 1998-03-13 1999-09-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6268289B1 (en) * 1998-05-18 2001-07-31 Motorola Inc. Method for protecting the edge exclusion of a semiconductor wafer from copper plating through use of an edge exclusion masking layer
US6492266B1 (en) * 1998-07-09 2002-12-10 Advanced Micro Devices, Inc. Method of forming reliable capped copper interconnects
JP2000049116A (ja) * 1998-07-30 2000-02-18 Toshiba Corp 半導体装置及びその製造方法
US6249010B1 (en) * 1998-08-17 2001-06-19 National Semiconductor Corporation Dielectric-based anti-fuse cell with polysilicon contact plug and method for its manufacture
US6144096A (en) * 1998-10-05 2000-11-07 Advanced Micro Devices, Inc. Low resistivity semiconductor barrier layers and manufacturing method therefor
US6339025B1 (en) * 1999-04-03 2002-01-15 United Microelectronics Corp. Method of fabricating a copper capping layer
US6103624A (en) * 1999-04-15 2000-08-15 Advanced Micro Devices, Inc. Method of improving Cu damascene interconnect reliability by laser anneal before barrier polish
US6475855B1 (en) * 2000-03-01 2002-11-05 Micron Technology, Inc. Method of forming integrated circuitry, method of forming a capacitor and method of forming DRAM integrated circuitry
JP4535629B2 (ja) * 2001-02-21 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6420189B1 (en) * 2001-04-27 2002-07-16 Advanced Micro Devices, Inc. Superconducting damascene interconnected for integrated circuit
DE10121240C1 (de) * 2001-04-30 2002-06-27 Infineon Technologies Ag Verfahren zur Herstellung für eine integrierte Schaltung, insbesondere eine Anti-Fuse, und entsprechende integrierte Schaltung
US6432822B1 (en) * 2001-05-02 2002-08-13 Advanced Micro Devices, Inc. Method of improving electromigration resistance of capped Cu
US6461959B1 (en) * 2001-06-21 2002-10-08 United Microelectronics Corp. Method of fabrication of a contact plug in an embedded memory
US7070687B2 (en) * 2001-08-14 2006-07-04 Intel Corporation Apparatus and method of surface treatment for electrolytic and electroless plating of metals in integrated circuit manufacturing
DE10207130B4 (de) * 2002-02-20 2007-09-27 Infineon Technologies Ag Verfahren zur Herstellung eines Bauelements sowie Bauelement mit einer Edelmetallschicht, einer Edelmetallsilizidschicht und einer oxidierten Silizidschicht
US6853049B2 (en) * 2002-03-13 2005-02-08 Matrix Semiconductor, Inc. Silicide-silicon oxide-semiconductor antifuse device and method of making
US6723634B1 (en) * 2002-03-14 2004-04-20 Advanced Micro Devices, Inc. Method of forming interconnects with improved barrier layer adhesion
KR100465063B1 (ko) * 2002-04-01 2005-01-06 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
KR100449949B1 (ko) * 2002-04-26 2004-09-30 주식회사 하이닉스반도체 강유전체 메모리 소자의 캐패시터 제조방법
JP4316188B2 (ja) * 2002-05-29 2009-08-19 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
DE10224167B4 (de) * 2002-05-31 2007-01-25 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Kupferleitung mit erhöhter Widerstandsfähigkeit gegen Elektromigration in einem Halbleiterelement
US8241701B2 (en) * 2005-08-31 2012-08-14 Lam Research Corporation Processes and systems for engineering a barrier surface for copper deposition
JP4454242B2 (ja) * 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6955986B2 (en) * 2003-03-27 2005-10-18 Asm International N.V. Atomic layer deposition methods for forming a multi-layer adhesion-barrier layer for integrated circuits
US6977218B2 (en) * 2003-07-17 2005-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating copper interconnects
US6958291B2 (en) * 2003-09-04 2005-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect with composite barrier layers and method for fabricating the same
JP4606006B2 (ja) * 2003-09-11 2011-01-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7566974B2 (en) * 2004-09-29 2009-07-28 Sandisk 3D, Llc Doped polysilicon via connecting polysilicon layers
US7704873B1 (en) * 2004-11-03 2010-04-27 Novellus Systems, Inc. Protective self-aligned buffer layers for damascene interconnects
KR100678461B1 (ko) * 2004-11-08 2007-02-02 삼성전자주식회사 상부 및 하부 셀 게이트 패턴들과 접촉하는 랜딩 패드를갖는 에스 램들 및 그 형성방법들
US7268073B2 (en) * 2004-11-10 2007-09-11 Texas Instruments Incorporated Post-polish treatment for inhibiting copper corrosion
US7514353B2 (en) * 2005-03-18 2009-04-07 Applied Materials, Inc. Contact metallization scheme using a barrier layer over a silicide layer
KR100621633B1 (ko) * 2005-04-18 2006-09-19 삼성전자주식회사 적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법및 그에 의해 형성된 반도체 장치
JP4287421B2 (ja) * 2005-10-13 2009-07-01 株式会社ルネサステクノロジ 半導体装置の製造方法
US7387962B2 (en) * 2005-10-17 2008-06-17 Samsung Electronics Co., Ltd Physical vapor deposition methods for forming hydrogen-stuffed trench liners for copper-based metallization
US7557447B2 (en) * 2006-02-06 2009-07-07 Nec Electronics Corporation Semiconductor device and method for manufacturing same
US20070194450A1 (en) * 2006-02-21 2007-08-23 Tyberg Christy S BEOL compatible FET structure
US20070228571A1 (en) * 2006-04-04 2007-10-04 Chen-Hua Yu Interconnect structure having a silicide/germanide cap layer
US7668008B2 (en) * 2006-07-21 2010-02-23 Hynix Semiconductor Inc. 1-transistor type DRAM cell, a DRAM device and manufacturing method therefore, driving circuit for DRAM, and driving method therefor
US7498256B2 (en) * 2006-08-21 2009-03-03 International Business Machines Corporation Copper contact via structure using hybrid barrier layer
WO2008065125A1 (en) * 2006-11-29 2008-06-05 Nxp B.V. Fabrication of a diffusion barrier cap on copper containing conductive elements
JP5154140B2 (ja) * 2006-12-28 2013-02-27 東京エレクトロン株式会社 半導体装置およびその製造方法
WO2008088199A1 (en) * 2007-01-18 2008-07-24 Terasemicon Corporation. Method for fabricating semiconductor device
JP5010939B2 (ja) * 2007-02-19 2012-08-29 株式会社東芝 半導体装置の製造方法
JP2009016520A (ja) * 2007-07-04 2009-01-22 Tokyo Electron Ltd 半導体装置の製造方法及び半導体装置の製造装置
JP5380901B2 (ja) * 2008-05-12 2014-01-08 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5446281B2 (ja) * 2008-08-01 2014-03-19 ソニー株式会社 固体撮像装置、その製造方法および撮像装置
US7929321B2 (en) * 2008-08-22 2011-04-19 Force-Mos Technology Corp Depletion mode trench MOSFET for improved efficiency of DC/DC converter applications
JP5230542B2 (ja) * 2009-06-22 2013-07-10 パナソニック株式会社 半導体装置の製造方法
US8531033B2 (en) * 2009-09-07 2013-09-10 Advanced Interconnect Materials, Llc Contact plug structure, semiconductor device, and method for forming contact plug
US8653663B2 (en) * 2009-10-29 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer for copper interconnect
CN102074479B (zh) * 2009-11-24 2012-08-29 中国科学院微电子研究所 半导体器件及其制造方法
KR20110080666A (ko) * 2010-01-06 2011-07-13 삼성전자주식회사 반도체 콘택 구조 및 형성 방법
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
CN102332425A (zh) * 2011-09-23 2012-01-25 复旦大学 一种提升铜互连技术中抗电迁移特性的方法
JP5960000B2 (ja) * 2012-09-05 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9997457B2 (en) * 2013-12-20 2018-06-12 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
JP6305067B2 (ja) * 2014-01-09 2018-04-04 株式会社東芝 半導体装置の製造方法
US10084063B2 (en) * 2014-06-23 2018-09-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
JP2016018899A (ja) * 2014-07-08 2016-02-01 株式会社東芝 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201413797A (zh) * 2012-09-29 2014-04-01 Semiconductor Mfg Int Shanghai Ｍｏｓ電晶體及其形成方法
TW201505129A (zh) * 2013-07-25 2015-02-01 Winbond Electronics Corp 嵌入式記憶元件及其製造方法

Also Published As

Publication number Publication date
US20210005743A1 (en) 2021-01-07
CN105990229A (zh) 2016-10-05
US20160276156A1 (en) 2016-09-22
TW201635434A (zh) 2016-10-01
CN105990229B (zh) 2019-08-02
US11271103B2 (en) 2022-03-08

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