TW202414684A - 半導體裝置結構的形成方法 - Google Patents

半導體裝置結構的形成方法 Download PDF

Info

Publication number
TW202414684A
TW202414684A TW112101007A TW112101007A TW202414684A TW 202414684 A TW202414684 A TW 202414684A TW 112101007 A TW112101007 A TW 112101007A TW 112101007 A TW112101007 A TW 112101007A TW 202414684 A TW202414684 A TW 202414684A
Authority
TW
Taiwan
Prior art keywords
layer
metal layer
forming
chamber
metal
Prior art date
Application number
TW112101007A
Other languages
English (en)
Inventor
葛于臣
楊凱傑
溫鈺婷
鄭雅憶
洪敏修
林威戎
張志維
蔡明興
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202414684A publication Critical patent/TW202414684A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67103—Apparatus for thermal treatment mainly by conduction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67167—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers surrounding a central transfer chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H01L21/67213—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one ion or electron beam chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H01L21/67225—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one lithography chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32138—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only pre- or post-treatments, e.g. anti-corrosion processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本揭露提供一種半導體裝置結構的形成方法。在一些實施例中，上述方法包括在設置在磊晶源/汲極區上方的層間介電層中形成接觸開口且在接觸開口中形成金屬層。金屬層包括多個頂部、多個側壁部分及底部，且金屬層的頂部之間定義出空間。上述方法更包括對金屬層進行梯度金屬移除製程以擴大空間，在接觸開口中形成犧牲層，在接觸開口中凹陷犧牲層以暴露側壁部分的一部分， 移除頂部和側壁部分的暴露部分， 移除犧牲層，以及在金屬層的底部上形成塊狀金屬層。

Description

半導體裝置結構的形成方法
本揭露是關於半導體裝置結構的形成方法，特別是關於包括源/汲極磊晶部件的導電接觸的形成方法。
半導體積體電路(IC)產業歷經了指數級成長。積體電路(IC)材料和設計的技術進步產生了數代積體電路，每一代的電路都比上一代更小、更複雜。在積體電路(IC)演進製程中，通常增加功能密度(意即每晶片面積內連線裝置的數量)，同時縮小幾何尺寸(意即可使用製程製造的最小組件(或線))。這種按比例微縮的製程通常通過提高生產效率和降低相關成本來提供益處。
隨著裝置的微縮，製造商已經開始使用新的和不同的材料及/或材料的組合來促進裝置的微縮。單獨縮小尺寸以及與新的和不同的材料結合使用，也帶來了前幾代更大幾何形狀可能沒有出現過的挑戰作。
本揭露一些實施例提供一種半導體裝置結構的形成方法，方法包括在設置在磊晶源/汲極區上方的層間介電層中形成接觸開口；在接觸開口中形成金屬層，其中金屬層包括多個頂部、多個側壁部分以及底部，以及金屬層的頂部之間定義出空間；對金屬層進行梯度金屬移除製程以擴大空間；在接觸開口中形成犧牲層；凹陷接觸開口中的犧牲層，以暴露出側壁部分的一部分；移除頂部和側壁部分的暴露部分；移除犧牲層；以及在金屬層的底部上形成塊狀金屬層。
本揭露另一些實施例提供一種半導體裝置結構的形成方法，方法包括在設置在磊晶源/汲極區上方的層間介電層中形成接觸開口；在接觸開口中形成金屬層，其中金屬層包括多個頂部、多個側壁部分以及底部；氧化金屬層的外部以形成氧化層；移除氧化層；重複氧化和移除，直至移除頂部和側壁部分；以及在金屬層的底部上形成塊狀金屬層。
本揭露又一些實施例提供一種半導體裝置結構的形成方法，方法包括在設置在磊晶源/汲極區上方的層間介電層中形成接觸開口；在接觸開口中形成金屬層，金屬層包括多個頂部、多個側壁部分以及底部，以及金屬層的頂部之間定義出空間；對金屬層執行梯度金屬移除製程以擴大空間，其中梯度金屬移除製程包括在製程腔室中氧化金屬層的外部以形成氧化層；以及在製程腔室中移除氧化層；移除頂部和側壁部分的至少一部分；以及在金屬層的底部形成塊狀金屬層。
以下的揭露內容提供許多不同實施例或範例，以便實施不同部件。下文描述組件及排列之特定實例以簡化本揭露。當然，此些範例僅為示例而非侷限本揭露。舉例來說，在若是說明書敘述第一部件形成於第二部件上方或上方，即表示其可能包含上述第一部件與上述第二部件是直接接觸的實施例，亦可能包含了有額外部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與第二部件可能未直接接觸的實施例。此外，本揭露可在各種實施例中重複元件符號及/或字母。這種重複是為了簡單與清晰的目的，並非用以定義所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“之下”、“下”、“在…上方”、“上方”、“上方”、“頂”、“上”及類似的用詞，係為了便於描述圖式中一個元件或部件與另一個(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，且在此使用的空間相關詞也可依此對應地解釋。
第1-25B圖顯示根據本揭露的各種實施例的製造半導體裝置結構100的各個階段。應當理解，對於上述方法的附加實施例，可在第1-25B圖所示之製程之前、期間和之後提供額外的操作，且對於此方法的其他的實施例，以下描述的一些操作可被替換或消除。操作/製程的順序可互換。
第1-4圖是根據一些實施例的半導體裝置結構100的透視圖。在第1圖中，第一半導體層104形成在基板102上。基板可為晶圓中晶片的一部分。在一些實施例中，基板102是塊體半導體基板，例如半導體晶片。舉例來說，基板102是矽晶片。基板102可包括矽或例如鍺的另一種元素半導體材料。在一些其他實施例中，基板102包括化合物半導體。化合物半導體可包括砷化鎵、碳化矽、砷化銦、磷化銦、另一種合適的半導體材料或上述之組合。在一些實施例中，基板102是絕緣體上覆半導體(SOI)基板。絕緣體上覆半導體基板可使用注氧隔離(SIMOX)製程、晶片接合製程、另一種適用方法或上述之組合來製造。
基板102可摻雜有P型或N型雜質。如第1圖所示，基板102具有P型金屬氧化物半導體區102P(PMOS區102P)和與P型金屬氧化物半導體區102P相鄰的N型金屬氧化物半導體區102N(NMOS區102N)，根據一些實施例。雖然在一些圖中未按比例示出，但P型金屬氧化物半導體區102P和N型金屬氧化物半導體區102N屬於連續的基板102。在本揭露的一些實施例中，P型金屬氧化物半導體區102P用於在其上形成P型金屬氧化物半導體結構，而N型金屬氧化物半導體區102N用於在其上形成N型金屬氧化物半導體結構。在一些實施例中，N井區103N和P井區103P形成在基板102中，如第1圖所示。舉例來說，N井區103N形成在P型金屬氧化物半導體區102P中的基板102中，而P井區103P形成在N型金屬氧化物半導體區102N中的基板102中。P井區103P和N井區103N可通過任何合適的技術形成，舉例來說，在一些實施例中通過分離的離子植入製程。通過使用兩個不同的植入遮罩層(圖未顯示)，可在不同的離子植入製程中依序形成P井區103P和N井區103N。
如第1圖所示，在基板102上方沉積第一半導體層104。第一半導體層104可由任何合適的半導體材料製成，例如矽、鍺、III-V半導體材料或上述之組合。在一些實施例中，第一半導體層104實質上由矽製成。第一半導體層104可通過磊晶成長製程形成，例如金屬有機化學氣相沉積(MOCVD)、金屬有機氣相磊晶(MOVPE)、電漿輔助化學氣相沉積(PECVD)、遠距電漿化學氣相沉積(RP-CVD)、分子束磊晶(MBE)、氫化物氣相磊晶(HVPE)、液相磊晶(LPE)、氯化物氣相磊晶(Cl-VPE)或任何其他合適的製程。
在第2圖中，移除設置在N井區103N上方的部分第一半導體層104，且在N井區103N上方且鄰近設置在P井區103P上方的部分第一半導體層104形成第二半導體層106。可先在位於P井區103P上方的部分第一半導體層104上形成圖案化遮罩層(圖未顯示)，且可暴露出位於N井區103N上方的部分第一半導體層104。可執行例如乾蝕刻、濕蝕刻或上述之組合的移除製程以移除設置在N井區103N上方的部分第一半導體層104，且可暴露N井區103N。移除製程實質不影響形成在設置在P井區103P上方的部分第一半導體層104上的遮罩層(圖未顯示)，其保護設置在P井區103P上方的部分第一半導體層104。接著，在暴露的N井區103N上形成第二半導體層106。第二半導體層106可由任何合適的半導體材料製成，例如矽、鍺、III-V族半導體材料或上述之組合。在一些實施例中，第二半導體層106實質上由矽鍺製成。第二半導體層106可通過與第一半導體層104相同的製程形成。舉例來說，可通過磊晶成長製程在暴露的N井區103N上形成第二半導體層106，上述磊晶成長製程不會在設置在第一半導體層104上的遮罩層(圖未顯示)上形成半導體層106。結果，第一半導體層104設置在N型金屬氧化物半導體區102N中的P井區103P上方，第二半導體層106是設置在P型金屬氧化物半導體區102P中的N井區103N上方。
第一半導體層104的部分可用作隨後在N型金屬氧化物半導體區102N中形成的N型金屬氧化物半導體結構中的通道。第二半導體層106的部分可用作隨後在P型金屬氧化物半導體區102P中形成的P型金屬氧化物半導體結構中的通道。在一些實施例中，N型金屬氧化物半導體結構和P型金屬氧化物半導體結構是鰭式場效電晶體(FinFET)。雖然本揭露中描述的實施例是在鰭式場效電晶體(FinFET)的上下文中描述的，但是本揭露的一些方面的實現可用於其他製程及/或其他裝置中，例如平面鰭式場效電晶體(FinFET)、奈米結構通道鰭式場效電晶體(FinFET)、水平全繞式閘極鰭式場效電晶體(HGAA FET)、垂直全繞式閘極鰭式場效電晶體(VGAA FET )和其他合適的裝置。
在第3圖中，由第一和第二半導體層104、106形成多個鰭108a、108b、110a、110b。可通過任何合適的方法圖案化鰭108a、108b、110a、110b。舉例來說，鰭108a、108b、110a、110b可使用一種或多種微影製程來圖案化，包括雙重圖案化或多重圖案化製程。通常來說，雙重圖案化或多重圖案化製程結合微影和自對準製程，允許產生具有例如比使用單一、直接的微影製程可獲得的間距更小的間距的圖案。舉例來說，在一實施例中，在基板上方形成犧牲層(圖未顯示)且使用微影製程圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物(圖未顯示)。然後移除犧牲層，然後可使用剩餘的間隔物來圖案化基板並形成鰭。
每個鰭108a、108b可包括第一半導體層104，且第一半導體層104的一部分可用作N型金屬氧化物半導體通道。每個鰭108a、108b還可包括P井區103P。同樣地，鰭片110a、110b可各自包括第二半導體層106，且第二半導體層106的一部分可作為P型金屬氧化物半導體通道。每個鰭片110a、110b還可包括N井區103N。可在第一半導體層104和第二半導體層106上形成遮罩(圖未顯示)，且可留在鰭108a、108b、110a、110b上。
接著，在相鄰的鰭108a、108b、110a、110b之間形成絕緣結構112。可先在相鄰的鰭108a、108b、110a、110b之間以及鰭108a、108b、110a、110b上方形成絕緣結構112，因此鰭108a、108b、110a、110b嵌入絕緣結構112中。絕緣結構112可包括含氧材料，例如氧化矽、摻雜碳或氮的氧化物、或摻氟矽酸鹽玻璃(FSG)；含氮材料，例如氮化矽、氮氧化矽(SiON)、氮碳氧化矽(SiOCN)、氮碳化矽(SiCN)；低K介電材料(例如K值低於二氧化矽的材料)；或任何合適的介電材料。絕緣結構112可通過任何合適的方法形成，例如低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)或流動式化學氣相沉積(FCVD)。
接著，可執行例如化學機械研磨(CMP)製程的平坦化製程以暴露鰭108a、108b、110a、110b的頂部。在一些實施例中，平坦化製程暴露設置在鰭108a、108b和110a、110b上的遮罩(圖未顯示)的頂部。然後通過移除位於每個鰭108a、108b、110a、110b兩側的絕緣結構112的部分使絕緣結構112凹陷。凹陷的絕緣結構112可為淺溝槽隔離(STI)區域。
在第4圖中，在鰭108a、108b、110a、110b的一部分上形成一個或多個犧牲閘極疊層128。每個犧牲閘極疊層128可包括犧牲閘極介電層130、犧牲閘極電極層132和遮罩結構134。犧牲閘極介電層130可包括一層或多層介電材料，例如二氣化矽(SiO 2)、氮化矽(SiN)、高K介電材料及/或其他合適的介電材料。在一些實施例中，可通過化學氣相沉積(CVD)製程、次大氣壓化學氣相沈積(SACVD)製程、流動式化學氣相沉積(FCVD)製程、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程或其他合適的製程沉積犧牲閘極介電層130。犧牲閘極電極層132可包括多晶矽(polysilicon)。遮罩結構134可包括含氧層和含氮層。在一些實施例中，犧牲閘極電極層132和遮罩結構134通過例如層沉積的各種製程形成，例如化學氣相沉積(CVD)(包括低壓化學氣相沉積(LPCVD)和電漿輔助化學氣相沉積(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、熱氧化、電子束蒸鍍，或其他合適的沉積技術，或上述之組合。
可通過先沉積犧牲閘極介電層130、犧牲閘極電極層132和遮罩結構134的毯覆層，隨後進行圖案化和蝕刻製程來形成犧牲閘極疊層128。舉例來說，圖案製程包括微影製程(例如微影或電子束微影)，其還可包括光阻塗佈(例如旋塗)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、漂洗、乾燥(例如旋轉乾燥及/或硬烘烤)、其他合適的微影技術及/或上述之組合。在一些實施例中，蝕刻製程可包括乾蝕刻(例如反應性離子蝕刻(RIE))、濕蝕刻、其他蝕刻方法及/或上述之組合。通過圖案化犧牲閘極疊層128，在犧牲閘極疊層128的相對側上部分暴露鰭108a、108b、110a、110b。由於蝕刻製程而暴露絕緣結構112的部分以形成犧牲閘極疊層128。雖然第4圖中顯示三個犧牲閘極疊層128，但可理解其僅用於說明目的並且可形成任何數量的犧牲閘極疊層128 。
第5A-10A圖是根據一些實施例的製造沿第4圖的切線A-A截取的半導體裝置結構100的各個階段的剖面側視圖。第5B-10B圖是根據一些實施例的製造沿第4圖的切線B-B截取的半導體裝置結構100的各個階段的剖面側視圖。第5C-10C圖是根據一些實施例的製造沿第4圖的切線C-C截取的半導體裝置結構100的各個階段的剖面側視圖。
第5A-5C圖顯示在鰭108a、108b、110a、110b的一部分上形成犧牲閘極疊層128之後的階段。在第6A-6C圖中，在犧牲閘極疊層128以及第一和第二半導體層104、106的暴露部分上形成間隔物140。間隔物140可保形地沉積在半導體裝置結構100的暴露表面上。可通過原子層沉積(ALD)或任何合適的製程形成保形的間隔物140。然後使用例如反應性離子蝕刻(RIE)在間隔物140上執行異向性蝕刻。在異向性蝕刻製程期間，從例如犧牲閘極堆疊128的頂部和鰭108a、108b、110a、110b的頂部的水平表面移除大部分間隔物140，將間隔物140留在垂直表面上，例如在犧牲閘極疊層128的相對側壁上。如第6A圖所示，間隔物140可部分地保留在鰭108a、108b、110a、110b的相對側壁上。在一些實施例中，完全移除形成在鰭108a、108b、110a、110b的源/汲極區上的間隔物140。
間隔物140可由例如為二氧化矽(SiO2)、氮化矽(Si 3N 4)、碳化矽(SiC)、氮氧化矽(SiON)、碳氮化矽(SiCN)、碳氧化矽(SiOC)、碳氮氧化矽(SiOCN)、氣隙及/或上述的任何組合的介電材料製成。在一些實施例中，間隔物140包括一層或多層的上述討論的介電材料。
在間隔物140包括多層的各種實施例中，未被犧牲閘極疊層128覆蓋的鰭108a、108b、110a、110b的頂部可具有錐形輪廓149，如第6B、6C圖所示。由於將第一半導體層104和第二半導體層106多次暴露於在間隔物140的形成期間使用的蝕刻劑，可形成錐形輪廓149。相鄰犧牲閘極堆疊128之間的錐形輪廓149分別在第一和第二半導體層104、106中形成淺V形頂面。
在第7A-7C圖中，凹陷未被犧牲閘極疊層128覆蓋的鰭108a、108b、110a、110b的第一半導體層104和第二半導體層106以及間隔物140，且形成源/汲極(S/D)磊晶部件152、154。選擇用於凹陷凹陷的蝕刻劑，使得不同的材料具有不同的蝕刻速率。舉例來說，鰭108a、108b的第一半導體層104可通過蝕刻劑具有第一蝕刻速率，鰭110a、110b的第二半導體層106可通過蝕刻劑具有第二蝕刻速率。在N型金屬氧化物半導體區102N中的第一半導體層104和P型金屬氧化物半導體區102P中的第二半導體層106各自包括不同材料(例如N型金屬氧化物半導體區102N中的第一半導體層104是矽鍺(SiGe)，且P型金屬氧化物半導體區102P中的第二半導體層106是矽(Si))的實施例中，第一蝕刻速率快於第二蝕刻速率。在完全蝕刻P型金屬氧化物半導體區102P中的第二半導體層106之前，可稍微蝕刻鰭108a、108b的P井區域103P的一部分。因此，N型金屬氧化物半導體區102N處的鰭片108a、108b的頂面109 位於P型金屬氧化物半導體區102P處的鰭片110a、110b的頂面111下方(例如低於約2 nm 至約10nm)，導致N型金屬氧化物半導體區102N中的源/汲極接面深度比P型金屬氧化物半導體區102P中的源/汲極接面深度更深。儘管圖未顯示，但預期頂面109和頂面111之間的這種差異適用於本揭露的各種實施例。
對於在N型金屬氧化物半導體區102N中的裝置，每個源/汲極磊晶部件152可包括一層或多層矽(Si)、磷化矽(SiP)、碳化矽(SiC)、碳磷化矽(SiCP)、砷化矽(SiAs)或 III-V 族材料(磷化銦(InP)、砷化鎵(GaAs)、砷化鋁(AlAs)、砷化銦(InAs)、砷化銦鋁(InAlAs)、砷化銦鎵(InGaAs))。在一些實施例中，每個源/汲極磊晶部件152包括兩層或更多層矽(Si)、磷化矽(SiP)、碳化矽(SiC)、碳磷化矽(SiCP)或III-V族材料，且每一層可具有不同的矽濃度。每個源/汲極磊晶部件152可包括N型摻質，例如磷(P)、砷(As)或其他合適的N型摻質。源/汲極磊晶部件152可通過任何合適的方法形成，例如化學氣相沉積(CVD)、化學氣相沉積磊晶(CVD epitaxy)、分子束磊晶(MBE)或其他合適的方法。如第7B圖所示，源/汲極磊晶部件152可形成在每個犧牲閘極疊層128兩側的鰭108a、108b的暴露表面上。在一些實施例中，完全移除在每個犧牲閘極疊層128兩側的部分第一半導體層104，且在鰭108a、108b的P井區103P上形成源/汲極磊晶部件152。源/汲極磊晶部件152可垂直和水平生長以形成晶面，其可對應於用於基板102的材料的晶面。在一些實施例中，形成在鰭片108a和108b的P井區域103P上的源/汲極磊晶部件152被合併，如第7A圖所示。如第7B圖所示，源/汲極磊晶部件152可各自具有處於高於第一半導體層104的頂面的水平的頂面。
對於P型金屬氧化物半導體區102P中的裝置，每個源/汲極磊晶部件154可包括一層或多層矽(Si)、矽鍺(SiGe)、矽鍺硼(SiGeB)、鍺(Ge)或III-V族材料(銻化銦(InSb)、銻化鎵(GaSb)、銻化銦鎵(InGaSb)，且每一層可具有不同的矽或鍺濃度。每個源/汲極磊晶部件154可包括P型摻質，例如硼(B)或其他合適的P型摻質。在一些實施例中，N型金屬氧化物半導體區102N中的源/汲極磊晶部件152和P型金屬氧化物半導體區102P中的源/汲極磊晶部件154均為矽(Si)。在一些實施例中，N型金屬氧化物半導體區102N中的源/汲極磊晶部件152是矽(Si)，且P型金屬氧化物半導體區102P中的源/汲極磊晶部件154是矽鍺(SiGe)。源/汲極磊晶部件154可通過任何合適的方法形成，例如化學氣相沉積(CVD)、化學氣相沉積磊晶(CVD epitaxy)、分子束磊晶(MBE)或其他合適的方法。在一些實施例中，完全移除位於每個犧牲閘極疊層128兩側的部分第二半導體層106，且在鰭110a、110b的N井區103N上形成源/汲極磊晶結構154。源/汲極磊晶部件154可垂直和水平生長以形成晶面，這可對應於用於基板102的材料的晶面。在一些實施例中，形成在鰭110a和110b的N井區103N上的源/汲極磊晶部件154被合併，如第7A圖所示。如第7C圖所示，源/汲極磊晶部件154可各自具有處於高於第二半導體層106的頂面的水平的頂面。
在第8A-8C圖中，接觸蝕刻停止層(CESL)160共形地形成在半導體裝置結構100的暴露表面上。接觸蝕刻停止層160覆蓋犧牲閘極疊層128、絕緣結構112和源/汲極磊晶部件152、154的側壁。接觸蝕刻停止層160可包括含氧材料或含氮材料，例如氮化矽、氮碳化矽、氮氧化矽、氮化碳、氧化矽、氧化碳矽或類似的材料、或上述之組合，且可通過化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)、原子層沉積(ALD)或任何合適的沉積技術形成。
接著，在接觸蝕刻停止層160上形成層間介電(ILD)層162。層間介電層162的材料 可包括包含矽(Si)、氧(O)、碳(C)及/或氫(H)的化合物，例如碳氫氧化矽(SiOCH)、使用四乙基正矽酸鹽(TEOS)形成的氧化物、未摻雜的矽酸鹽玻璃、氧化矽或例如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、摻硼矽玻璃(BSG)的摻雜的氧化矽及/或其他合適的介電材料。層間介電層162可通過電漿輔助化學氣相沉積(PECVD)製程或其他合適的沉積技術來沉積。
在形成層間介電層162之後，執行平坦化製程以暴露犧牲閘極電極層132。平坦化製程可為任何合適的製程，例如化學機械研磨(CMP)製程。平坦化製程移除設置在犧牲閘極疊層128上的部分層間介電層162和部分接觸蝕刻停止層160。平坦化製程還可移除遮罩結構134。
在第9A-9C圖中，移除遮罩結構134(如果在化學機械研磨(CMP)製程期間沒有被移除)、犧牲閘極電極層132(第8B圖)和犧牲閘極介電層130(第8B圖)。可通過一種或多種例如乾蝕刻製程、濕蝕刻製程或上述之組合的蝕刻製程移除犧牲閘極電極層132和犧牲閘極介電層130。一種或多種蝕刻製程選擇性地移除犧牲閘極電極層132和犧牲閘極介電層130而實質不影響間隔物140、接觸蝕刻停止層160和層間介電層162。犧牲閘極電極層132和犧牲閘極介電層130的移除暴露出通道區中的第一和第二半導體層104、106的頂部。
在第10A-10C圖中，形成替代閘極結構177。替代閘極結構177可包括閘極介電層166和形成在閘極介電層166上的閘極電極層168p、168n。如第10B和10C圖中可見，在第一半導體層104和第二半導體層106上形成閘極介電層166。閘極介電層166可包括一個或多個介電層並且可包括與犧牲閘極介電層130相同的材料。在一些實施例中，可由一種或多種原子層沉積(ALD)製程或其他合適的製程沉積閘極介電層166。閘極電極層168p、168n可包括一層或多層導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、氮化鈦(TiN)、氮化鎢(WN)、鈦化鋁(AlTi)、氧化鋁鈦(AlTiO)、碳化鋁鈦(AlTiC)、氮化鋁鈦(AlTiN)、氮碳化鉭(TaCN)、碳化鉭(TaC)、氮化矽鉭(TaSiN)、金屬合金、其他合適的材料及/或上述之組合。對於N型金屬氧化物半導體區102N中的裝置，閘極電極層168n可為氧化鋁鈦(AlTiO)、碳化鋁鈦(AlTiC)或上述之組合。對於P型金屬氧化物半導體區102P中的裝置，閘極電極層168p可為氧化鋁鈦(AlTiO)、碳化鋁鈦(AlTiC)、氮化鋁鈦(AlTiN)或上述之組合。閘極電極層168可通過物理氣相沉積(PVD)、物理氣相沉積(CVD)、原子層沉積(ALD)、電鍍或其他合適的方法形成。
可選地，執行金屬閘極回蝕(MGEB)製程以移除部分閘極介電層166和閘極電極層168p、168n。金屬閘極回蝕(MGEB)製程可為通過一種或多種例如含氯氣體、含溴氣體及/或含氟氣體的蝕刻劑的電漿蝕刻製程。在金屬閘極回蝕(MGEB)製程之後，閘極電極層168p、168n的頂面可低於閘極介電層166的頂面。在一些實施例中，回蝕間隔物140的部分，使間隔物140的頂面高於閘極介電層166和閘極電極層168p、168n的頂面。
然後，自對準接觸(SAC)層179填充因金屬閘極回蝕(MGEB)製程而在閘極介電層166和閘極電極層168p、168n上方形成的溝槽。自對準接觸層179可由具有與接觸蝕刻停止層160不同的蝕刻選擇比的任何介電材料形成，且在後續用於金屬接觸的的溝槽和介層孔圖案化製程中用作蝕刻停止層。然後執行化學機械研磨(CMP)製程以移除自對準接觸層179的過量沉積，直到暴露層間介電層162的頂面。
第11A-21A圖是根據一些實施例的製造沿第4圖的切線A-A截取的半導體裝置結構100的各個階段的剖面側視圖。第11B-21B圖是根據一些實施例的製造沿第4圖的切線B-B截取的半導體裝置結構100的各個階段的剖面側視圖。第11B-21B圖顯示製造半導體裝置結構100的N型金屬氧化物半導體區102N的各個階段。然而，本領域的技術人員應該理解，可在半導體裝置結構100的P型金屬氧化物半導體區102P上執行類似的製程。
如第11A和11B圖所示，移除設置在替代閘極結構177的兩側的部分層間介電層162和部分接觸蝕刻停止層160。移除部分層間介電層162和部分接觸蝕刻停止層160形成暴露源/汲極磊晶部件152的接觸開口202。在一些實施例中，移除暴露的源/汲極磊晶部件152的上部。可通過乾蝕刻或濕蝕刻製程來執行移除部分層間介電層162和部分接觸蝕刻停止層160。接著，在接觸開口202中以及層間介電層162和自對準接觸層179上形成金屬層204。可在接觸開口202中(例如在接觸開口202的側壁和源/汲極磊晶部件152的暴露表面上)和層間介電層162上方共形地沉積金屬層204。金屬層204可為或包括鈦、鉭等或上述之組合，且可通過原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)或其他沉積技術來沉積金屬層204。
如第11A和11B圖所示，通過使源/汲極磊晶部件152的上部與金屬層204反應，可在源/汲極磊晶部件152上形成矽化物區206。可執行退火以促進源/汲極磊晶部件152與金屬層204反應形成矽化物區206。
如第12A和12B圖所示，在一些實施例中，處理金屬層204以形成氮化層208。舉例來說，可在金屬層204上執行例如氮電漿製程的氮化製程以將金屬層204轉變為氮化層208。在一些示例中，金屬層204可完全轉變為氮化層208，而沒有殘留金屬層204，而在其他示例中，金屬層204的一部分保持未轉變為氮化層208，使得金屬的一部分層204與氮化層208一起殘留在金屬層204上。在一些實施例中，來自層間介電層162的矽可擴散到氮化層208中。結果，氮化層208可包括或者是金屬氮化矽，例如氮化矽鈦(TiSiN)。在一些實施例中，雖然未在第12A和12B圖中顯示，但氮化層208也可形成在矽化物區206上。
如第13A和13B圖所示，在氮化層208上形成金屬層210。金屬層210可包括鎢(W)、鉑(Pt)、鉭(Ta)、鈦(Ti)、銅(Cu)、鈷(Co)、釕(Ru)、銠(Rh)、銥(Ir)、鉬(Mo)或其他合適的金屬。在一些實施例中，金屬層210包括鎢(W)。金屬層210可通過物理氣相沉積(PVD)形成並且可在不同區域具有不同的厚度。舉例來說，金屬層210可包括設置在層間介電層162和自對準接觸層179上方的頂部212、設置在接觸開口202的側壁上的側壁部分214、以及設置在接觸開口202底部的底部216。底部216連接側壁部分214。頂部212在z軸上具有第一厚度，側壁部分214在x軸和y軸上具有實質小於第一厚度的第二厚度，底部216在z軸上具有實質小於第一厚度的第三厚度。在一些實施例中，第三厚度實質大於第二厚度。金屬層210用作隨後形成的塊狀金屬層222(第21A和21B圖)的種子層。
如第13A圖所示，金屬層210的頂部212之間的空間小於側壁部分214之間的空間。因此，隨後在接觸開口202中形成的層可能包括細縫或孔洞。換句話說，由於金屬層210的頂部212定義的空間較小，接觸開口202的間隙填充可能較差。
為了加寬由金屬層210的頂部212定義的空間，通過梯度金屬移除製程移除頂部212的至少一部分。在一些實施例中，梯度金屬移除製程包括氧化製程和蝕刻製程。舉例來說，如第14A和14B圖所示，氧化金屬層210的頂部212的外部以形成氧化層218。在一些實施例中，側壁部分214的外部也被氧化，且如第14A和14B圖所示，氧化層218也由側壁部分214和底部216形成。在一些實施例中，由頂部212形成的氧化層218的厚度實質大於由側壁部分214和底部216形成的氧化層218的厚度，原因是由於頂部212定義的小空間而使接觸開口202中的氧物質較少。在一些實施例中，從頂部212形成的氧化層218的厚度與從底部216形成的氧化層218的厚度的比率在大約介於1.2比1和約1.8比1之間。將保留金屬層210的底部216用於後續製程。因此，如果上述比率小於1.2比1，則整個底部216可能被氧化。在一些實施例中，由金屬層210的頂部212形成的氧化層218的厚度可為頂部212的厚度的約10％至約50％。由於氧化層218的厚度變化，接觸開口202的上部靠近上邊緣比接觸開口202的中間部分窄。
氧化製程可為熱氧化製程或電漿氧化製程。在熱氧化製程或電漿氧化製程中，含氧氣體流入其中放置有半導體裝置結構100的製程腔室中。含氧氣體包括氧(O 2)、臭氧(O 3)、一氧化氮(NO)、一氧化二氮(N 2O)、二氧化氮(NO 2)、三氧化氮(NO 3)、一氧化碳(CO)、二氧化碳(CO 2)、水蒸氣(H 2O)或其他合適的含氧氣體。在一些實施例中，例如氬氣或氮氣的載氣與含氧氣體一起流入製程腔室中。含氧氣體可具有範圍從約50 sccm至約9000 sccm的流速。含氧氣體可佔流入製程腔室的氣體的約0.2％至約100％。製程溫度小於約500 ℃，例如從約100 ℃至約400 ℃。製程壓力的範圍從約500 mtorr至約30000 mtorr。對於電漿氧化製程，電漿可為直接電漿或遠距電漿，且電漿功率的範圍從約100 W至約5000 W。在一些實施例中，直接電漿是感應耦合電漿(ICP)或電容耦合電漿(CCP))。
接著，如第15A和15B圖所示，執行蝕刻製程以移除氧化層218。蝕刻製程可為熱蝕刻製程或電漿蝕刻製程。在熱蝕刻製程或電漿蝕刻製程中，蝕刻劑流入其中放置有半導體裝置結構100的製程腔室中。製程腔室可為執行氧化製程的同一製程腔室。蝕刻劑包括鹵化物或金屬鹵化物，例如氯氣(Cl 2)、三氯化硼(BCl 3)、五氯化鎢(WCl 5)、六氯化鎢(WCl 6)、氯化鉬(MoCl)、四氯化鈦(TiCl 4)、三氯化釕(RuCl 3)、氟(F 2)、六氟化鎢(WF 6)、三氟化氮(NF 3)或其他合適的蝕刻劑。在一些實施例中，例如氬氣或氮氣的載氣與蝕刻劑一起流入製程腔室中。蝕刻劑可具有範圍從約50 sccm至約1000 sccm的流速。製程溫度的範圍從約20 ℃至約500 ℃。製程壓力的範圍從約500 mtorr至約30000 mtorr。對於電漿蝕刻製程，電漿功率的範圍從約100 W至約5000 W。在一些實施例中，電漿是感應耦合電漿(ICP)或電容耦合電漿(CCP)。
移除氧化層218的蝕刻製程是選擇性蝕刻製程，金屬層210實質不受蝕刻製程的影響。在一些實施例中，氧化層218相對較薄，蝕刻製程的持續時間可能較短，這也導致金屬層210不受影響。因為由金屬層210的底部216形成的氧化層218實質薄於由金屬層210的頂部212形成的氧化層218，所以殘留的頂部212的厚度可實質小於殘留的底部216的厚度。在一些實施例中，由於蝕刻製程而擴大由沿x軸的頂部212定義的空間，如第15A圖中所示。在一些實施例中，執行氧化和蝕刻製程的多個循環以通過氧化和蝕刻金屬層210的外部來擴大由頂部212定義的空間。氧化和蝕刻製程的多個循環可為梯度金屬移除製程，其移除金屬層210的頂部212多於底部216。
如第16A和16B圖所示，在接觸開口202中形成犧牲層220。犧牲層220可為底部抗反射塗層(BARC)層。因為梯度金屬移除製程擴大沿x軸的頂部212之間的空間，所以形成在接觸開口202中的犧牲層220沒有細縫或孔洞。換句話說，由於梯度金屬移除製程，接觸開口202與犧牲層220的間隙填充得到改善。犧牲層220也可形成在自對準接觸層179和層間介電層162上方。
如第17A和17B圖所示，凹陷犧牲層220以暴露接觸開口202的一部分。可通過實質不影響金屬層210的選擇性蝕刻製程凹陷犧牲層220。選擇性蝕刻製程可為乾蝕刻、濕蝕刻或上述之組合。在一些實施例中，選擇性蝕刻製程是濕蝕刻。由於接觸開口202與犧牲層220的間隙填充得到改善，來自濕蝕刻的溶液不會向下洩漏到金屬層210的底部216，其會損壞底部216、矽化物區206和源/汲極磊晶部件152。殘留的犧牲層220與金屬層210的側壁部分214的一部分接觸，且側壁部分214的一部分暴露在接觸開口202中。
如第18A和18B圖所示，移除側壁部分214和頂部212的暴露部分。可通過例如乾蝕刻、濕蝕刻或上述之組合的選擇性蝕刻製程移除側壁部分214和頂部212的暴露部分。移除側壁部分214和頂部212的暴露部分暴露出部分氮化層208，且移除氮化層208的暴露部分。在一些實施例中，通過與移除側壁部分214和頂部212的暴露部分相同的製程移除氮化層208的暴露部分。因此，選擇性蝕刻製程移除部分金屬層210和氮化層208，但實質不影響自對準接觸層179、接觸蝕刻停止層160和第一層間介電層162。在一些實施例中，執行不同的蝕刻製程以移除氮化層的暴露部分。剩餘的側壁部分214和氮化層208可各自包括與犧牲層220的頂面實質共面的頂面，如第18A和18B圖所示。
在一些實施例中，可通過濕蝕刻移除側壁部分214和頂部212的暴露部分，且因為犧牲層220的間隙填充得到改善，來自濕蝕刻製程的溶液不會向下洩漏到金屬層210的底部216。
如第19A和19B圖所示，移除犧牲層220。可通過與第17A和17B圖中描述的用於凹陷犧牲層220的製程相同的製程來執行移除犧牲層220。在一些實施例中，移除犧牲層220的蝕刻製程是乾蝕刻、濕蝕刻或上述之組合。蝕刻製程實質不影響自對準接觸層179、接觸蝕刻停止層160、層間介電層162和金屬層210。
如第20A和20B圖所示，移除金屬層的側壁部分214。可通過任何合適的製程移除側壁部分214，例如乾蝕刻、濕蝕刻或上述之組合。在一些實施例中，執行濕蝕刻以移除側壁部分214。因為側壁部分214的厚度實質上小於底部216的厚度，可在移除側壁部分214期間移除底部216的一部分。因此，底部216的一部分殘留在接觸開口202的底部。在一些實施例中，在側壁部分214的移除期間也移除氮化層208。在一些實施例中，氮化層208殘留在接觸開口202中。
如第21A和21B圖所示，在金屬層210的底部216上形成塊狀金屬層222。塊狀金屬層222可自下而上的方式形成，金屬層210的底部216用作塊狀金屬層222的種子層。塊狀金屬層222可包括與金屬層210相同的材料。塊狀金屬層222可過填充接觸開口202，且可執行平坦化製程，例如化學機械研磨(CMP)製程，以暴露層間介電層162和自對準接觸層179。金屬層210的底部216和塊狀金屬層222可一起形成用於源/汲極磊晶部件152、154的導電接觸。
第22A-24A圖是根據替代實施例的製造沿第4圖的切線A-A截取的半導體裝置結構100的各個階段的剖面側視圖。第22B-24B圖是根據替代實施例的沿第4圖的切線B-B截取的半導體裝置結構100的製造的各個階段的剖面側視圖。第22A和22B圖顯示在氮化層208上形成金屬層210，其與第13A和13B圖中描述的製程相同。在形成金屬層210之後，執行第14A、14B、15A、15B圖中描述的梯度金屬移除製程，以移除金屬層210的頂部212和側壁部分214，如第23A和23B圖所示。如上所述，梯度金屬移除製程包括氧化製程和蝕刻製程的一個或多個循環。金屬層210的底部216位於接觸開口202的底部。因此，相較於頂部212，底部216暴露於來自氧化製程的較少氧化物質和來自蝕刻製程的較少蝕刻劑。此外，底部216實質比側壁部分214厚。因此，在一些實施例中，頂部212和側壁部分214被完全移除，且底部216的一部分殘留在接觸開口202的底部。梯度金屬移除製程可提供可控制的金屬移除製程，其不完全移除底部216，其用作隨後形成的塊狀金屬層222的種子層(第24A和24B圖)。
在一些實施例中，在梯度金屬移除製程之後移除氮化層208。舉例來說，可通過實質不影響金屬層210的底部216、層間介電層162、接觸蝕刻停止層160和自對準接觸層179的選擇性蝕刻製程移除氮化層208。
接著，如第24A和24B圖所示，在接觸開口202中的金屬層210的底部216上形成塊狀金屬層222。
第25A和25B圖是根據一些實施例的製造分別沿第4圖的切線A-A和B-B截取的半導體裝置結構100的各個階段之一的剖面側視圖。如第25A和25B圖所示，在形成塊狀金屬層222之後，在層間介電層162和塊狀金屬層222上形成蝕刻停止層228。蝕刻停止層228可包括與接觸蝕刻停止層160相同的材料。在蝕刻停止層228上形成另一個層間介電層230。層間介電層230可包括與層間介電層162相同的材料。在層間介電層230和蝕刻停止層228中形成導電部件232、234、236。在一些實施例中，導電部件232形成在層間介電層230和蝕刻停止層228中且與塊狀金屬層222電性連接。導電部件234形成在層間介電層230、蝕刻停止層228和自對準接觸層179中且與閘極電極層168n(和閘極電極層168p)電性連接。在一些實施例中，導電部件236與塊狀金屬層222和閘極電極層168n電性連接，如第25B圖中所示。導電部件232、234、236可通過與底部216和塊狀金屬層222相同的製程形成，以使對其下的層的損傷最小化，例如閘極電極層168n、168p和塊狀金屬層222。在一些實施例中，金屬層204從形成導電部件232、234、236的製程中省略，因為不需要矽化物區。因此，在一些實施例中，通過在開口中形成例如金屬層210的金屬層，然後進行梯度金屬移除製程以移除金屬層的頂部(或移除金屬層的頂部和側壁部分)來形成導電部件232、234、236。執行第16A-21A和16B-21B圖中描述的製程以形成導電部件232、234、236。
第26A圖是根據一些實施例的氧化腔室300A的剖面側視示意圖。如第26A圖所示，氧化腔室300A包括定義內部區域306的腔室主體302，且狹縫閥(slit valve)304位於腔室主體302中用於將例如基板102的基板傳送進出氧化腔室300A。基板支撐件308設置在內部區域306中用於支撐基板。電漿產生器310可設置在腔室主體302上方。在一些實施例中，電漿產生器310是用於形成遠距電漿的遠距電漿源。在一些實施例中，電漿產生器310包括一個或多個用於形成感應耦合電漿的線圈。在一些實施例中，電漿產生器310包括設置在腔室主體302上方的第一電極和設置在基板支撐件308中的第二電極，用於形成電容耦合電漿。氣體源312連接到腔室主體302，用於使含氧氣體流入氧化腔室。氧化腔室300A可用於進行電漿氧化製程。
第26B圖是根據一些實施例的氧化腔室300B的剖面側視示意圖。如第26B圖所示，在一些實施例中，除了電漿產生器310之外，氧化腔室300B包括與氧化腔室300A相同的部件。氧化腔室300B可用於執行熱氧化製程，且基板支撐件308可包括一個或多個加熱元件，用於加熱設置在其上的基板。氧化腔室300A、300B可用於執行第14A和14B圖中描述的梯度金屬移除製程的氧化製程。
第27A圖是根據一些實施例的蝕刻腔室400A的剖面側視示意圖。如第27A圖所示，蝕刻腔室400A包括定義內部區域406的腔室主體402，且狹縫閥404位於腔室主體402中用於將例如基板102的基板傳送進出蝕刻腔室400A。基板支撐件408設置在內部區域406中用於支撐基板。電漿產生器410可設置在腔室主體402上方。在一些實施例中，電漿產生器410是用於形成遠距電漿的遠距電漿源。在一些實施例中，電漿產生器410包括一個或多個用於形成感應耦合電漿的線圈。在一些實施例中，電漿產生器410包括設置在腔室主體402上方的第一電極和設置在基板支撐件408中的第二電極，用於形成電容耦合電漿。蝕刻劑源412連接到腔室主體402，用於使一種或多種蝕刻劑流入蝕刻腔室。蝕刻腔室400A可用於執行電漿蝕刻製程。
第27B圖是根據一些實施例的蝕刻腔室400B的剖面側視示意圖。如第27B圖所示，在一些實施例中，除了電漿產生器410之外，蝕刻腔室400B包括與蝕刻腔室400A相同的部件。蝕刻腔室400B可用於執行熱蝕刻製程，且基板支撐件408可包括一個或多個加熱元件，用於加熱設置在其上的基板。蝕刻腔室400A、400B可用於執行第15A和15B圖中描述的梯度金屬移除製程的蝕刻製程。
第28圖是根據一些實施例的製程腔室500的剖面側視示意圖。如第28圖所示，製程腔室500包括定義內部區域506的腔室主體502，且狹縫閥504位於腔室主體502中用於將例如基板102的基板傳送進出製程腔室500。基板支撐件508設置在內部區域506中用於支撐基板。第一可選的電漿產生器510和第二可選的電漿產生器514可設置在腔室主體502上方。在一些實施例中，電漿產生器510、514是用於形成遠距電漿的遠距電漿源。在一些實施例中，利用電漿產生器510、514中的一個且其包括一個或多個用於形成感應耦合電漿的線圈，而電漿產生器510、514中的另一個不存在。在一些實施例中，利用電漿產生器510、514中的一個且其包括設置在腔室主體502上方的第一電極和設置在基板支撐件508中的第二電極以用於形成電容耦合電漿，而電漿產生器510、514中的另一個不存在。氣體源512連接到腔室主體502，用於使含氧氣體流入製程腔室，蝕刻劑源516連接到腔室主體502，用於使一種或多種蝕刻劑流入製程腔室。
如第28圖所示，製程腔室500包括氣體噴注器509，用於將氧化氣體(或來自遠距電漿源的氧化物質)和蝕刻劑(氣體形式或電漿形式)噴注進入腔室主體 502。氣體噴注器包括主通道518和與主通道518流體連通的側通道520。側通道520位於主通道518出口的上游。主通道518配置為將氧化氣體和蝕刻劑兩者噴注進入腔室主體502，側通道520配置為將蝕刻劑噴注進入主通道518。由於氧化製程和蝕刻製程在不同時間進行，主通道518可用於將氧化氣體和蝕刻劑兩者噴注進入腔室主體502。製程腔室500可用於執行梯度金屬移除製程的氧化製程和蝕刻製程兩者。可選的電漿產生器510、514可不存在，且氧化和蝕刻製程之一或兩者可為熱製程。
第29A圖是根據一些實施例的多腔室系統600A的俯視示意圖。多腔室系統600A可為集束型工具系統。如第29A圖所示，多腔室系統600A包括至少一個連接到工廠界面(factory interface)604的晶圓傳送盒602。晶圓傳送盒602通常是前開式晶圓傳送盒(FOUP)。一個或多個載入/載出腔室(load-lock chamber)606連接到工廠界面604，且第一傳送腔室608連接到一個或多個載入/載出腔室606。多個製程腔室610連接到第一傳送腔室608。每個製程腔室610配置為執行基板加工製程中的至少一種，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、蝕刻、脫氣、預清潔定向、氧化、退火和其他基板加工製程。第二傳送腔室612經由一個或多個傳送腔室614連接到第一傳送腔室608。多個製程腔室616連接到第二傳送腔室612。每個製程腔室616被配置為執行基板中的至少一種，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、蝕刻、脫氣、預清潔定向、氧化、退火和其他基板加工製程。在一些實施例中，製程腔室616之一是氧化腔室300A或300B，且製程腔室616之一是蝕刻腔室400A或400B。其餘製程腔室616可為沈積腔室，例如物理氣相沉積(PVD)腔室。在一些實施例中，製程腔室616的其中兩個是製程腔室500，而其餘製程腔室616是沉積腔室。多腔室系統600A可用於執行形成半導體裝置結構100的一個或多個製程，例如執行形成包括底部216和塊狀金屬層222的導電部件的製程。可在一個或多個製程腔室616中執行梯度金屬移除製程。
第29B圖是根據一些實施例的多腔室系統600B的俯視示意圖。多腔室系統600B可為集束型工具系統。如第29B圖所示，多腔室系統600B包括連接到工廠界面604的至少一個晶圓傳送盒602，且一個或多個載入/載出腔室606連接到工廠界面604。傳送腔室620連接到一個或多個載入/載出腔室606，且多個製程腔室622連接到傳送腔室620。每個製程腔室622配置為執行基板加工製程中的至少一個，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、蝕刻、脫氣、預清潔定向、氧化、退火和其他基板加工製程。每個製程腔室622可配置為同時加工兩個基板。在一些實施例中，製程腔室622之一是氧化腔室300A或300B，且製程腔室622之一是蝕刻腔室400A或400B。其餘製程腔室622可為沈積腔室，例如PVD腔室。在一些實施例中，製程腔室622的其中兩個是製程腔室500，而其餘製程腔室622是沉積腔室。多腔室系統600B可用於執行形成半導體裝置結構100的一個或多個製程，例如執行形成包括底部216和塊狀金屬層222的導電部件的製程。可在一個或多個製程腔室622中進行梯度金屬移除製程。
本揭露提供了形成半導體裝置結構100的方法。在一些實施例中，上述方法包括在接觸開口202中形成金屬層210並對金屬層210執行梯度金屬移除製程以擴大金屬層210的頂部212之間的空間。本揭露一些實施例可實現多個優點。舉例來說，頂部212之間擴大的空間導致接觸開口202與犧牲層220的更好的間隙填充。由於間隙填充的改善，來自後續濕蝕刻的溶液不會向下洩漏到金屬層210的底部216，其會損壞底部216、矽化物區206和源/汲極磊晶部件152。
本揭露一實施例為一種半導體裝置結構的形成方法。上述方法包括在設置在磊晶源/汲極區上方的層間介電層中形成接觸開口，以及在接觸開口中形成金屬層。金屬層包括多個頂部、多個側壁部分以及底部，以及金屬層的頂部之間定義出空間。上述方法還包括對金屬層執行梯度金屬移除製程以擴大空間，在接觸開口中形成犧牲層，凹陷接觸開口中的犧牲層以暴露側壁部分的一部分， 移除頂部和側壁部分的暴露部分，移除犧牲層，以及在金屬層的底部上形成塊狀金屬層。
在一些實施例中，通過物理氣相沉積製程形成金屬層。
在一些實施例中，各頂部具有第一厚度，各側壁部分具有實質小於第一厚度的第二厚度，且底部具有實質大於第二厚度的第三厚度。
在一些實施例中，金屬層更包括鎢、鉑、鉭、鈦、銅、鈷、釕、銠、銥或鉬。
在一些實施例中，通過濕蝕刻執行移除頂部和側壁部分的暴露部分。
在一些實施例中，上述方法更包括在接觸開口中形成氮化層，其中金屬層形成在氮化層上。
在一些實施例中，上述方法更包括在磊晶源/汲極區上形成矽化物區，其中金屬層的底部設置在矽化物區上。
本揭露另一實施例為一種半導體裝置結構的形成方法。上述方法包括在設置在磊晶源/汲極區上方的層間介電層中形成接觸開口，在接觸開口中形成金屬層，其中金屬層包括多個頂部、多個側壁部分以及底部，氧化金屬層的外部以形成氧化層，移除氧化層，重複氧化移除，直到移除頂部和側壁部分，以及在金屬層的底部上形成塊狀金屬層。
在一些實施例中，執行熱氧化製程以氧化金屬層的外部。
在一些實施例中，執行電漿氧化製程以氧化金屬層的外部。
在一些實施例中，執行熱蝕刻製程以移除氧化層。
在一些實施例中，執行電漿蝕刻製程以移除氧化層。
在一些實施例中，由頂部形成的氧化層的部分具有第一厚度，且由底部形成的氧化層的部分具有實質小於第一厚度的第二厚度 。
在一些實施例中，上述方法更包括在接觸開口中形成氮化層，其中金屬層形成在氮化層上。
在一些實施例中，上述方法更包括移除氮化層。
本揭露另一實施例為一種半導體裝置結構的形成方法。上述方法包括在設置在磊晶源/汲極區上方的層間介電層中形成接觸開口，以及在接觸開口中形成金屬層。金屬層包括多個頂部、多個側壁部分以及底部，且金屬層的頂部之間定義出空間。上述方法更包括對金屬層進行梯度金屬移除製程以擴大空間。梯度金屬移除製程包括在製程腔室中氧化金屬層的外部以形成氧化層以及在製程腔室中移除氧化層。上述方法更包括移除頂部和側壁部分的至少一部分，以及在金屬層的底部上形成塊狀金屬層。
在一些實施例中，製程腔室配置以執行熱氧化製程、電漿氧化製程、熱蝕刻製程、電漿蝕刻製程及上述之組合。
在一些實施例中，氧化金屬層的外部包括使含氧氣體通過氣體噴注器的主通道流入製程腔室的腔室主體中。
在一些實施例中，移除氧化層包括使蝕刻劑通過氣體噴注器的主通道流入製程腔室的腔室主體中。
在一些實施例中，執行氧化金屬層的外部和移除氧化層的多個循環以移除頂部和側壁部分的至少一部分。
以上概述數個實施例之特徵，以使所屬技術領域中具有通常知識者可以更加理解本揭露實施例的觀點。所屬技術領域中具有通常知識者應理解，可輕易地以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在所屬技術領域中具有通常知識者也應理解，此類均等的結構並無悖離本揭露的精神與範圍，且可在不違背本揭露之精神和範圍下，做各式各樣的改變、取代和替換。
100:半導體裝置結構 102:基板 102P:P型金屬氧化物半導體區 102N:N型金屬氧化物半導體區 103N:N井區 103P:P井區 104:第一半導體層 106:第二半導體層 108a,108b,110a,110b:鰭 109,111:頂面 112:絕緣結構 128:犧牲閘極疊層 130:犧牲閘極介電層 132:犧牲閘極電極層 134:遮罩結構 140:間隔物 149:錐形輪廓 152,154:源/汲極磊晶部件 160:接觸蝕刻停止層 162,230:層間介電層 166:閘極介電層 168p,168n:閘極電極層 177:替代閘極結構 179:自對準接觸層 202:接觸開口 204,210:金屬層 206:矽化物區 208:氮化層 212:頂部 214:側壁部分 216:底部 218:氧化層 220:犧牲層 222:塊狀金屬層 228:蝕刻停止層 232,234,236:導電部件 300A,300B:氧化腔室 302,402,502:腔室主體 304,404,504:狹縫閥 306,406,506:內部區域 308,408,508:基板支撐件 310,410,510,514:電漿產生器 312,512:氣體源 400A,400B:蝕刻腔室 412,516:蝕刻劑源 500,622:製程腔室 509:氣體噴注器 518:主通道 520:側通道 600A:多腔室系統 602:晶圓傳送盒 604:工廠界面 606:載入/載出腔室 608:第一傳送腔室 610,616,620:製程腔室 612:第二傳送腔室 614,620:傳送腔室 A-A,B-B,C-C:切線
由以下的詳細敘述配合所附圖式，可更加理解本揭露實施例的觀點。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，為了討論的清晰，可任意地放大或縮小各種特徵的尺寸。 第1-4圖是根據一些實施例的半導體裝置結構的透視圖。 第5A-10A圖是根據一些實施例的製造沿第4圖的切線A-A截取的半導體裝置結構的各個階段的剖面側視圖。 第5B-10B圖是根據一些實施例的製造沿第4圖的切線B-B截取的半導體裝置結構的各個階段的剖面側視圖。 第5C-10C圖是根據一些實施例的製造沿第4圖的切線C-C截取的半導體裝置結構的各個階段的剖面側視圖。 第11A-21A圖是根據一些實施例的製造沿第4圖的切線A-A截取的半導體裝置結構的各個階段的剖面側視圖。 第11B-21B圖是根據一些實施例的製造沿第4圖的切線B-B截取的半導體裝置結構的各個階段的剖面側視圖。 第22A-24A圖是根據替代實施例的沿第4圖的切線A-A截取的半導體裝置結構的製造的各個階段剖面側視圖。 第22B-24B圖是根據替代實施例的沿第4圖的切線B-B截取的半導體裝置結構的製造的各個階段的剖面側視圖。 第25A和25B圖是根據一些實施例分別製造沿第4圖的切線A-A和B-B截取的半導體裝置結構的各個階段之一的剖面側視圖。 第26A和26B圖是根據一些實施例的氧化腔室的剖面側視示意圖。 第27A和27B圖是根據一些實施例的蝕刻腔室的剖面側視示意圖。 第28圖是根據一些實施例的製程腔室的剖面側視示意圖。 第29A和29B圖是根據一些實施例的多腔室系統的頂視示意圖。
100:半導體裝置結構
102:基板
102N:N型金屬氧化物半導體區
103P:P井區
108a,108b:鰭
152:源/汲極磊晶部件
160:接觸蝕刻停止層
162:層間介電層
206:矽化物區
216:底部
222:塊狀金屬層

Claims (1)

  1. 一種半導體裝置結構的形成方法，包括： 在設置在一磊晶源/汲極區上方的一層間介電層中形成一接觸開口； 在該接觸開口中形成一金屬層，其中該金屬層包括多個頂部、多個側壁部分以及一底部，以及該金屬層的該些頂部之間定義出一空間； 對金屬層進行一梯度金屬移除製程以擴大該空間； 在該接觸開口中形成一犧牲層； 凹陷該接觸開口中的該犧牲層，以暴露出該些側壁部分的一部分； 移除該些頂部和該些側壁部分的該暴露部分； 移除該犧牲層；以及 在金屬層的底部上形成塊狀金屬層。
TW112101007A 2022-05-26 2023-01-10 半導體裝置結構的形成方法 TW202414684A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/825,307 2022-05-26
US17/825,307 US20230386914A1 (en) 2022-05-26 2022-05-26 Methods of forming semiconductor device structures

Publications (1)

Publication Number Publication Date
TW202414684A true TW202414684A (zh) 2024-04-01

Family

ID=88876764

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112101007A TW202414684A (zh) 2022-05-26 2023-01-10 半導體裝置結構的形成方法

Country Status (2)

Country Link
US (1) US20230386914A1 (zh)
TW (1) TW202414684A (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5904561A (en) * 1996-06-28 1999-05-18 Vanguard International Semiconductor Corporation Method for forming a barrier metal film with conformal step coverage in a semiconductor intergrated circuit
US10332786B2 (en) * 2017-04-27 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a semiconductor device
US10950500B2 (en) * 2017-05-05 2021-03-16 Applied Materials, Inc. Methods and apparatus for filling a feature disposed in a substrate
US20220231137A1 (en) * 2021-01-19 2022-07-21 Applied Materials, Inc. Metal cap for contact resistance reduction
US20230343643A1 (en) * 2022-04-25 2023-10-26 Applied Materials, Inc. Gradient oxidation and etch for pvd metal as bottom liner in bottom up gap fill
US20230360969A1 (en) * 2022-05-06 2023-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating contact structure

Also Published As

Publication number Publication date
US20230386914A1 (en) 2023-11-30

Similar Documents

Publication Publication Date Title
US20190333820A1 (en) Selective nfet/pfet recess of source/drain regions
US11569125B2 (en) Etch profile control of interconnect structures
TWI798709B (zh) 半導體結構及其形成方法
US20240234527A1 (en) Inter block for recessed contacts and methods forming same
US20230238279A1 (en) Semiconductor device and manufacturing method thereof
TWI806103B (zh) 形成半導體裝置的方法
TWI835507B (zh) 半導體裝置結構及其形成方法
TWI585899B (zh) 半導體元件及其製造方式
TWI801919B (zh) 半導體裝置及其形成方法
TWI769879B (zh) 半導體元件及其製造方法
TW202303984A (zh) 半導體裝置及其製造方法
TW202414684A (zh) 半導體裝置結構的形成方法
US20240243015A1 (en) Semiconductor device structure and methods of forming the same
TWI845103B (zh) 半導體裝置結構之形成方法
TWI790044B (zh) 形成半導體元件結構的方法
US12027597B2 (en) Semiconductor device structure and methods of forming the same
US11710774B2 (en) Method for forming epitaxial source/drain features and semiconductor devices fabricated thereof
US11757010B2 (en) Multi-stage etching process for contact formation in a semiconductor device
TWI835174B (zh) 半導體結構及其製造方法
TWI799185B (zh) 半導體結構與其形成方法
CN220873584U (zh) 半导体装置结构
US20230378283A1 (en) Multi-stage etching process for contact formation in a semiconductor device
US20240038858A1 (en) Semiconductor device structure and methods of forming the same
US20220359287A1 (en) Recessed contacts at line end and methods forming same
TW202318667A (zh) 半導體裝置與其形成方法