JPH07109829B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07109829B2 JPH07109829B2 JP1302592A JP30259289A JPH07109829B2 JP H07109829 B2 JPH07109829 B2 JP H07109829B2 JP 1302592 A JP1302592 A JP 1302592A JP 30259289 A JP30259289 A JP 30259289A JP H07109829 B2 JPH07109829 B2 JP H07109829B2
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 title description 23
- 229910052751 metal Inorganic materials 0.000 claims description 99
- 239000002184 metal Substances 0.000 claims description 99
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 88
- 229920005591 polysilicon Polymers 0.000 claims description 87
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 54
- 229910021332 silicide Inorganic materials 0.000 claims description 51
- 239000000758 substrate Substances 0.000 claims description 41
- 230000004888 barrier function Effects 0.000 claims description 22
- 150000002736 metal compounds Chemical class 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 45
- 229910052710 silicon Inorganic materials 0.000 description 43
- 239000010703 silicon Substances 0.000 description 43
- 238000010438 heat treatment Methods 0.000 description 18
- 238000006243 chemical reaction Methods 0.000 description 12
- 239000012535 impurity Substances 0.000 description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 9
- 229910052719 titanium Inorganic materials 0.000 description 9
- 239000010936 titanium Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 239000012212 insulator Substances 0.000 description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010574 gas phase reaction Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- -1 nitride Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置およびその製造方法に関し、特
に、ポリシリコン配線の抵抗およびその配線接続部のコ
ンタクト抵抗の低減を図った半導体装置およびその製造
方法に関するものである。
に、ポリシリコン配線の抵抗およびその配線接続部のコ
ンタクト抵抗の低減を図った半導体装置およびその製造
方法に関するものである。
［従来の技術］ 近年、半導体集積回路装置などの半導体装置の高性能
化、高集積化が急速進み、それに伴なって導電配線層の
幅や間隔についても、縮小化の必要性が一段と高まって
いる。
化、高集積化が急速進み、それに伴なって導電配線層の
幅や間隔についても、縮小化の必要性が一段と高まって
いる。
この導電配線層の縮小化を実現するためには、導電配線
層の微細化形成技術の向上のみならず、導電配線用材料
として比抵抗のより小さいものを用いることが必要とな
る。導電配線層の微細化形成手段として、絶縁膜上に多
結晶シリコン層を形成し、これにリンやホウ素などの不
純物イオンをドーピングして導電性を持たせたポリシリ
コン配線層が用いられる。高集積化のための比抵抗低減
の要請に応えるため、ポリシリコン層の表面に、タング
ステン，モリブデン，チタンなどの高融点金属層を形成
し、さらに、この高融点金属層をポリシリコン層と反応
させて高融点金属シリコンの導電配線層を形成する技術
の開発も進んでいる。
層の微細化形成技術の向上のみならず、導電配線用材料
として比抵抗のより小さいものを用いることが必要とな
る。導電配線層の微細化形成手段として、絶縁膜上に多
結晶シリコン層を形成し、これにリンやホウ素などの不
純物イオンをドーピングして導電性を持たせたポリシリ
コン配線層が用いられる。高集積化のための比抵抗低減
の要請に応えるため、ポリシリコン層の表面に、タング
ステン，モリブデン，チタンなどの高融点金属層を形成
し、さらに、この高融点金属層をポリシリコン層と反応
させて高融点金属シリコンの導電配線層を形成する技術
の開発も進んでいる。
金属シリサイド層の形成方法として、スパッタリングや
CVD法により直接シリサイドを形成することも考えられ
る。スパッタリングは、チタンなどの金属の原子とシリ
コン原子を飛ばして絶縁膜上に付着させると同時に反応
させて、サブミクロンの厚さの金属シリサイド層を形成
するものである。しかしながらこの方法では、コンタク
ト孔などのアスペクト比が大きな空間内に金属シリサイ
ド層を形成しようとする場合、コンタクト孔の底部の隅
々までいきわたらず、コンタクト孔内を十分に満たす金
属シリサイド層を形成することは困難である。また、CV
Dによる方法では、チタンなどを含むガスとシランとを
気相反応させて、絶縁膜上に直接金属シリサイド層を形
成することが技術的に可能である。しかしながら、この
方法は未だ開発途上にあり、特に大量生産のためには実
用的ではないという問題がある。
CVD法により直接シリサイドを形成することも考えられ
る。スパッタリングは、チタンなどの金属の原子とシリ
コン原子を飛ばして絶縁膜上に付着させると同時に反応
させて、サブミクロンの厚さの金属シリサイド層を形成
するものである。しかしながらこの方法では、コンタク
ト孔などのアスペクト比が大きな空間内に金属シリサイ
ド層を形成しようとする場合、コンタクト孔の底部の隅
々までいきわたらず、コンタクト孔内を十分に満たす金
属シリサイド層を形成することは困難である。また、CV
Dによる方法では、チタンなどを含むガスとシランとを
気相反応させて、絶縁膜上に直接金属シリサイド層を形
成することが技術的に可能である。しかしながら、この
方法は未だ開発途上にあり、特に大量生産のためには実
用的ではないという問題がある。
そこで、半導体装置の金属シリサイド配線の形成には、
従来から、ポリシリコン層と金属層を別々に順次積層
し、その後に熱処理によってシリサイド化反応を行なわ
せる方法が用いられている。
従来から、ポリシリコン層と金属層を別々に順次積層
し、その後に熱処理によってシリサイド化反応を行なわ
せる方法が用いられている。
以下、従来の金属シリサイドによる導電配線層につい
て、第3A図および第3B図に基づいて説明する。第3A図は
従来の自己整合シリサイド（以下「シリサイド」と呼
ぶ）構造を有する配線およびコンタクトを形成するため
の構造を示している。
て、第3A図および第3B図に基づいて説明する。第3A図は
従来の自己整合シリサイド（以下「シリサイド」と呼
ぶ）構造を有する配線およびコンタクトを形成するため
の構造を示している。
第3A図に示す構造の製造にあたっては、まずシリコン基
板１表面のフィールド酸化膜２で分離された領域に、リ
ンなどの不純物イオンをドーピングした不純物拡散層３
とシリコン基板１の表面上にゲート電極４および絶縁層
５が形成される。次に不純物拡散層３の領域上の絶縁層
５にエッチングによってコンタクト孔６が形成された
後、このコンタクト孔６および絶縁層５上に、CVDによ
ってポリシリコンを堆積させ、不要部分をエッチングに
よって除去することにより、ポリシリコン層７が形成さ
れる。その後、このポリシリコン層７および露出した絶
縁層５の表面に、スパッタリングなどにより金属層８を
堆積させる。
板１表面のフィールド酸化膜２で分離された領域に、リ
ンなどの不純物イオンをドーピングした不純物拡散層３
とシリコン基板１の表面上にゲート電極４および絶縁層
５が形成される。次に不純物拡散層３の領域上の絶縁層
５にエッチングによってコンタクト孔６が形成された
後、このコンタクト孔６および絶縁層５上に、CVDによ
ってポリシリコンを堆積させ、不要部分をエッチングに
よって除去することにより、ポリシリコン層７が形成さ
れる。その後、このポリシリコン層７および露出した絶
縁層５の表面に、スパッタリングなどにより金属層８を
堆積させる。
このようにして第3A図に示す構造を形成した後、熱処理
を施すことによりポリシリコン層７と金属層８とを反応
させて金属シリサイド層を形成する。その後未反応の金
属または窒化物などの金属化合物を除去することによ
り、自己整合的に金属シリサイド層を形成することがで
きる。
を施すことによりポリシリコン層７と金属層８とを反応
させて金属シリサイド層を形成する。その後未反応の金
属または窒化物などの金属化合物を除去することによ
り、自己整合的に金属シリサイド層を形成することがで
きる。
また第3B図には、ポリシリコン配線層上にコンタクトを
介してさらに金属シリサイド配線層を形成するための構
造が示されている。第3B図に示す構造の製造にあたって
は、ポリシリコン層７の形成までは第3A図に示すものと
同様である。この構造でさらにその表面にさらに絶縁層
５を堆積させ、その絶縁層５のポリシリコン層７上の所
定の位置にエッチングによってコンタクト孔９を形成す
る。その次に第3A図におけるポリシリコン層７および金
属層８を形成した方法と同様の方法で、ポリシリコン層
10と金属配線層11を形成する。その後熱処理を行なって
金属シリサイド層を形成し、さらに未反応の金属または
金属化合物を除去して、自己整合的に金属シリサイド層
が形成される。
介してさらに金属シリサイド配線層を形成するための構
造が示されている。第3B図に示す構造の製造にあたって
は、ポリシリコン層７の形成までは第3A図に示すものと
同様である。この構造でさらにその表面にさらに絶縁層
５を堆積させ、その絶縁層５のポリシリコン層７上の所
定の位置にエッチングによってコンタクト孔９を形成す
る。その次に第3A図におけるポリシリコン層７および金
属層８を形成した方法と同様の方法で、ポリシリコン層
10と金属配線層11を形成する。その後熱処理を行なって
金属シリサイド層を形成し、さらに未反応の金属または
金属化合物を除去して、自己整合的に金属シリサイド層
が形成される。
［発明が解決しようとする課題］ 以上のようにして形成された金属シリサイド配線とシリ
コン基板１との接合部分あるいは金属シリサイド配線と
ポリシリコン層７との接合部分の抵抗値は、熱処理によ
りシリサイド化する前の金属層8,11とポリシリコン層7,
10の厚さの相対的関係により相違する。その理由は、第
４図ないし第7B図を参照して以下のように説明される。
コン基板１との接合部分あるいは金属シリサイド配線と
ポリシリコン層７との接合部分の抵抗値は、熱処理によ
りシリサイド化する前の金属層8,11とポリシリコン層7,
10の厚さの相対的関係により相違する。その理由は、第
４図ないし第7B図を参照して以下のように説明される。
まず第４図は、シリコン基板１上に形成された、コンタ
クト孔６を有する絶縁層５と、その表面に堆積されたポ
リシリコン層７、およびさらにその表面に形成された金
属層８の熱処理によりシリサイド化反応を起こさせる前
の状態を示している。この状態におけるポリシリコン層
７と金属層８の厚みの相対的関係により、熱処理による
シリサイド化後の金属シリサイド層とシリコン基板１と
の接合部近傍の状態は、以下の３通りの場合のようにな
る。
クト孔６を有する絶縁層５と、その表面に堆積されたポ
リシリコン層７、およびさらにその表面に形成された金
属層８の熱処理によりシリサイド化反応を起こさせる前
の状態を示している。この状態におけるポリシリコン層
７と金属層８の厚みの相対的関係により、熱処理による
シリサイド化後の金属シリサイド層とシリコン基板１と
の接合部近傍の状態は、以下の３通りの場合のようにな
る。
第４図に示す状態でシリサイド化のための熱処理を
開始すると、金属層８とポリシリコン層７の境界面か
ら、上下両側にシリサイド化反応が進行し始める。した
がって、金属層８の厚さがポリシリコン層７の膜厚より
も十分に小さい場合には、熱処理により金属層８はすべ
てシリサイド化するとともに、下部に未反応のポリシリ
コン層７が残る。したがって、コンタクト孔６の底部に
おいては、ポリシリコンがシリコン基板１と接すること
になる（第5A図）。この状態における金属シリサイド層
12表面とシリコン基板１表面との間の抵抗の等価回路
は、第5B図に示すようになる。同図にいてRsは金属シリ
サイド層12の抵抗値、Rpは未反応のポリシリコン層７の
抵抗値を示している。
開始すると、金属層８とポリシリコン層７の境界面か
ら、上下両側にシリサイド化反応が進行し始める。した
がって、金属層８の厚さがポリシリコン層７の膜厚より
も十分に小さい場合には、熱処理により金属層８はすべ
てシリサイド化するとともに、下部に未反応のポリシリ
コン層７が残る。したがって、コンタクト孔６の底部に
おいては、ポリシリコンがシリコン基板１と接すること
になる（第5A図）。この状態における金属シリサイド層
12表面とシリコン基板１表面との間の抵抗の等価回路
は、第5B図に示すようになる。同図にいてRsは金属シリ
サイド層12の抵抗値、Rpは未反応のポリシリコン層７の
抵抗値を示している。
金属層８とポリシリコン層７の厚さの相対的関係
が、熱処理による双方の厚さ全体にわたってちょうど同
時にシリサイド化反応が完了するように適切に設定され
ている場合には、熱処理後に第6A図に示す状態、すなわ
ち金属層８とポリシリコン層７が共にすべてシリサイド
化され、金属シリサイド層12になる。この場合の金属シ
リサイド層12表面とシリコン基板１表面との間の抵抗の
等価回路は、第6B図に示すとおりである。
が、熱処理による双方の厚さ全体にわたってちょうど同
時にシリサイド化反応が完了するように適切に設定され
ている場合には、熱処理後に第6A図に示す状態、すなわ
ち金属層８とポリシリコン層７が共にすべてシリサイド
化され、金属シリサイド層12になる。この場合の金属シ
リサイド層12表面とシリコン基板１表面との間の抵抗の
等価回路は、第6B図に示すとおりである。
金属層８の厚さがポリシリコン層７の厚さより十分
に大きい場合には、ポリシリコン層７はすべてシリサイ
ド化されて金属シリサイド12の一部となる。また金属層
８も下側からシリサイド化が進んで金属シリサイド層12
となるが、ポリシリコン層７がすべてシリサイド化され
た後は、金属層８とポリシリコン層７との反応によるシ
リサイド化が停止し、表面近傍に未反応の金属層８が残
存することになる。その後、この未反応の金属層８の金
属の一部が、コンタクト孔６の底部の金属シリサイド層
12とシリコン基板１の表面との接合部（以下「コンタク
ト部」という）を通してシリコン基板１内に入り、これ
をシリサイド化する。それとともにシリコン基板１のシ
リコンがコンタクト部を通して上方へ吸上げられ、未反
応の金属層８がシリサイド化される。これらの反応が進
行すると、シリコン基板１内に生じたシリサイド層12a
と未反応のシリコン基板１との境界のシリコンの欠損が
生じる。この欠損部分に空隙が生じたり、不純物が析出
したりすることにより、絶縁体層13が形成されてしまう
（第7A図）。この状態での未反応金属層８とシリコン基
板１との間の抵抗の等価回路は、第7B図に示すとおりで
ある。同図においてRiは絶縁体層13の抵抗値を示す。
に大きい場合には、ポリシリコン層７はすべてシリサイ
ド化されて金属シリサイド12の一部となる。また金属層
８も下側からシリサイド化が進んで金属シリサイド層12
となるが、ポリシリコン層７がすべてシリサイド化され
た後は、金属層８とポリシリコン層７との反応によるシ
リサイド化が停止し、表面近傍に未反応の金属層８が残
存することになる。その後、この未反応の金属層８の金
属の一部が、コンタクト孔６の底部の金属シリサイド層
12とシリコン基板１の表面との接合部（以下「コンタク
ト部」という）を通してシリコン基板１内に入り、これ
をシリサイド化する。それとともにシリコン基板１のシ
リコンがコンタクト部を通して上方へ吸上げられ、未反
応の金属層８がシリサイド化される。これらの反応が進
行すると、シリコン基板１内に生じたシリサイド層12a
と未反応のシリコン基板１との境界のシリコンの欠損が
生じる。この欠損部分に空隙が生じたり、不純物が析出
したりすることにより、絶縁体層13が形成されてしまう
（第7A図）。この状態での未反応金属層８とシリコン基
板１との間の抵抗の等価回路は、第7B図に示すとおりで
ある。同図においてRiは絶縁体層13の抵抗値を示す。
上記，，の各場合について、配線およびコンタク
ト部の全体の抵抗値について、各等価回路の図（第5B
図，第6B図，第7B図）を参照して説明する。上記の場
合の金属シリサイド層12表面とシリコン基板１表面との
間の抵抗値は、RsとRpの直列接続すなわちRs＋Rpにな
る。また上記の場合の金属シリサイド層12とシリコン
基板１表面との間の抵抗値はRs、上記の場合の金属層
８とシリコン基板１との間の抵抗値は、RsとRiの直列接
続すなわちRs＋Riとなる。
ト部の全体の抵抗値について、各等価回路の図（第5B
図，第6B図，第7B図）を参照して説明する。上記の場
合の金属シリサイド層12表面とシリコン基板１表面との
間の抵抗値は、RsとRpの直列接続すなわちRs＋Rpにな
る。また上記の場合の金属シリサイド層12とシリコン
基板１表面との間の抵抗値はRs、上記の場合の金属層
８とシリコン基板１との間の抵抗値は、RsとRiの直列接
続すなわちRs＋Riとなる。
上記，，の各場合について金属シリサイド層12の
抵抗値Rsを同一と考えると、 不等式Rs＜Rs＋Rp＜＜Rs＋Ri が成立ち、上記の場合（第6A図）が実現される場合が
最も小さい抵抗値を得ることができる。
抵抗値Rsを同一と考えると、 不等式Rs＜Rs＋Rp＜＜Rs＋Ri が成立ち、上記の場合（第6A図）が実現される場合が
最も小さい抵抗値を得ることができる。
このことは、第８図に示すように、初期のポリシリコン
膜厚を1000Åとし、前述のプロセスによりポリシリコン
層７の一部もしくは全部をシリサイド化した場合のシー
ト抵抗の変化からも示される。つまり、シリサイド化を
全く行なわないポリシリコンのシート抵抗が数100Ω／
□であるのに対し、シリサイドの膜厚が増えるに従って
シート抵抗は低減し、すべてシリサイド化した場合に
は、約１Ω／□程度の低い抵抗値になる。
膜厚を1000Åとし、前述のプロセスによりポリシリコン
層７の一部もしくは全部をシリサイド化した場合のシー
ト抵抗の変化からも示される。つまり、シリサイド化を
全く行なわないポリシリコンのシート抵抗が数100Ω／
□であるのに対し、シリサイドの膜厚が増えるに従って
シート抵抗は低減し、すべてシリサイド化した場合に
は、約１Ω／□程度の低い抵抗値になる。
一方第7A図に示したように、過剰の金属が未反応で残る
ような場合には、金属シリサイド層12とシリコン基板１
のコンタクト部に絶縁体層13が形成され、高抵抗とな
る。上記の場合について第４図の状態から第7A図の状
態に至るまでの、コンタクト孔底部の接合部の抵抗値
（以下「コンタクト抵抗値」という）の変化を、横軸に
時間の経過、縦軸にコンタクト抵抗値をとってグラフ化
したものが第９図である。このグラフによれば、初期の
ポリシリコン層７に対してその一部分だけがシリサイド
化している場合のコンタクト抵抗値は、１×10-6Ω・cm
2弱でほぼ一定であるが、すべてのポリシリコン層７が
シリサイド化した時点（第９図のグラフの時間T1の時
点）を過ぎると、コンタクト抵抗値は急激に大きくなる
ことがわかる。
ような場合には、金属シリサイド層12とシリコン基板１
のコンタクト部に絶縁体層13が形成され、高抵抗とな
る。上記の場合について第４図の状態から第7A図の状
態に至るまでの、コンタクト孔底部の接合部の抵抗値
（以下「コンタクト抵抗値」という）の変化を、横軸に
時間の経過、縦軸にコンタクト抵抗値をとってグラフ化
したものが第９図である。このグラフによれば、初期の
ポリシリコン層７に対してその一部分だけがシリサイド
化している場合のコンタクト抵抗値は、１×10-6Ω・cm
2弱でほぼ一定であるが、すべてのポリシリコン層７が
シリサイド化した時点（第９図のグラフの時間T1の時
点）を過ぎると、コンタクト抵抗値は急激に大きくなる
ことがわかる。
以上述べたように従来のコンタクト部および自己整合的
にシリサイド化された配線のシリーズ抵抗を最小にする
ためには、第6A図のようにポリシリコン層７をすべてシ
リサイド化してしまうことが必要である。また少しでも
金属層の膜厚が厚いと、高抵抗の絶縁体層13が形成さ
れ、また金属層８の膜厚が薄いとシリサイドよりも抵抗
の高い未反応のポリシリコン層７をコンタクト部に挾む
ことになってしまう。金属層８およびポリシリコン層７
のの膜厚制御を精度良く行なうことが困難であることを
考慮すると、常に安定して最小のシリーズ抵抗を得るこ
とは不可能であった。
にシリサイド化された配線のシリーズ抵抗を最小にする
ためには、第6A図のようにポリシリコン層７をすべてシ
リサイド化してしまうことが必要である。また少しでも
金属層の膜厚が厚いと、高抵抗の絶縁体層13が形成さ
れ、また金属層８の膜厚が薄いとシリサイドよりも抵抗
の高い未反応のポリシリコン層７をコンタクト部に挾む
ことになってしまう。金属層８およびポリシリコン層７
のの膜厚制御を精度良く行なうことが困難であることを
考慮すると、常に安定して最小のシリーズ抵抗を得るこ
とは不可能であった。
この発明は上記従来の問題点を解消するため、常にポリ
シリコン層のすべてをシリサイド化できるとともに、シ
リコン基板内のコンタクト部近傍に絶縁体層が形成され
ることを防止し、配線およびコンタクト部の最小のシリ
ーズ抵抗を得ることを実現することを目的とする。
シリコン層のすべてをシリサイド化できるとともに、シ
リコン基板内のコンタクト部近傍に絶縁体層が形成され
ることを防止し、配線およびコンタクト部の最小のシリ
ーズ抵抗を得ることを実現することを目的とする。
［課題を解決するための手段］ 本発明の半導体装置の製造方法は、半導体基板表面上ま
たはポリシリコン配線表面上に絶縁層を形成する工程
と、この絶縁層に半導体基板表面またはポリシリコン配
線表面が現われるように開口を形成する工程と、少なく
ともこの開口内の半導体基板表面またはポリシリコン配
線表面上にバリア層を形成する工程と、このバリア層上
および絶縁層上にポリシリコン層を堆積する工程と、こ
のポリシリコン層および必要に応じてバリア層をパター
ニングする工程と、パターニングされたポリシリコン層
および絶縁層上に金属層を形成する工程と、この金属層
およびポリシリコン層を反応させて、ポリシリコン層を
薄めて金属シリサイド層にする工程と、絶縁層およひ金
属シリサイド層に残った未反応の金属層または金属の化
合物だけを選択的に除去する工程とを含むものである。
たはポリシリコン配線表面上に絶縁層を形成する工程
と、この絶縁層に半導体基板表面またはポリシリコン配
線表面が現われるように開口を形成する工程と、少なく
ともこの開口内の半導体基板表面またはポリシリコン配
線表面上にバリア層を形成する工程と、このバリア層上
および絶縁層上にポリシリコン層を堆積する工程と、こ
のポリシリコン層および必要に応じてバリア層をパター
ニングする工程と、パターニングされたポリシリコン層
および絶縁層上に金属層を形成する工程と、この金属層
およびポリシリコン層を反応させて、ポリシリコン層を
薄めて金属シリサイド層にする工程と、絶縁層およひ金
属シリサイド層に残った未反応の金属層または金属の化
合物だけを選択的に除去する工程とを含むものである。
［作用］ 本発明によれば、シリサイド化するポリシリコン層とシ
リコン基板表面とのコンタクト部もしくはポリシリコン
層とポリシリコン配線層とのコンタクト部にバリア層を
形成することにより、ポリシリコン層がすべてシリサイ
ド化しかつ未反応の金属層が残った場合でも、金属のコ
ンタクト部への移動およびシリコン基板やポリシリコン
配線部分からのシリコンの吸上げを阻止することができ
る。したがってシリコン基板内のコンタクト部近傍にシ
リコンの欠損が生じてその部分に空隙の生成や絶縁体の
析出が生じることにより絶縁体層が形成されるという現
象の発生を防止することができる。その結果、ポリシリ
コン配線およびコンタクト部の抵抗値を、安定して最小
の値に保つことが可能となる。
リコン基板表面とのコンタクト部もしくはポリシリコン
層とポリシリコン配線層とのコンタクト部にバリア層を
形成することにより、ポリシリコン層がすべてシリサイ
ド化しかつ未反応の金属層が残った場合でも、金属のコ
ンタクト部への移動およびシリコン基板やポリシリコン
配線部分からのシリコンの吸上げを阻止することができ
る。したがってシリコン基板内のコンタクト部近傍にシ
リコンの欠損が生じてその部分に空隙の生成や絶縁体の
析出が生じることにより絶縁体層が形成されるという現
象の発生を防止することができる。その結果、ポリシリ
コン配線およびコンタクト部の抵抗値を、安定して最小
の値に保つことが可能となる。
また本発明の工程によれば、バリア層上のコンタクトを
形成する部分のポリシリコン層と、配線層となるべき部
分のポリシリコン層とを、同一の熱処理工程で同時にシ
リサイド化反応させて、そのすべてを金属シリサイド層
に変えることができる。
形成する部分のポリシリコン層と、配線層となるべき部
分のポリシリコン層とを、同一の熱処理工程で同時にシ
リサイド化反応させて、そのすべてを金属シリサイド層
に変えることができる。
［実施例］ 以下本発明の実施例について、第1A図ないし第2E図に基
づいて説明する。
づいて説明する。
第1A図に示す実施例の半導体装置は、本発明を適用した
シリサイド構造を有する配線およびコンタクトを形成す
るための構造を示しており、従来技術の第3A図に対応す
る。第1A図の構造は、第2A図ないし第2E図に示す製造工
程により形成される。第1A図に示す構造の製造にあたっ
ては、まずシリコン基板１表面のフィールド酸化膜２で
分離された領域に、リンなどの不純物イオンをドーピン
グした不純物拡散層３とシリコン基板１の表面上にゲー
ト電極４および絶縁層５が形成される。次に不純物拡散
層３の領域上の絶縁層５にエッチングによってコンタク
ト孔６が形成される。次に、絶縁層５の表面全面および
コンタクト孔６の内周面上にチタンナイトライドをCVD
法により数100Å堆積させ、バリア層14を形成する。こ
のバリア層14の厚さは金属層８の金属あるいはシリコン
基板１からのシリコン原子の移動を防止するのに十分な
厚さであればよい。このバリア層14の材質であるチタン
ナイトライドは、導電性の金属であり、その比抵抗は50
μΩ・cmと極めて小さい。それに対し、不純物をドーピ
ングしたポリシリコン層７は通常の厚みでシート抵抗値
が50〜数100Ω／□であり、バリア層14の抵抗値はほと
んど無視することができる。
シリサイド構造を有する配線およびコンタクトを形成す
るための構造を示しており、従来技術の第3A図に対応す
る。第1A図の構造は、第2A図ないし第2E図に示す製造工
程により形成される。第1A図に示す構造の製造にあたっ
ては、まずシリコン基板１表面のフィールド酸化膜２で
分離された領域に、リンなどの不純物イオンをドーピン
グした不純物拡散層３とシリコン基板１の表面上にゲー
ト電極４および絶縁層５が形成される。次に不純物拡散
層３の領域上の絶縁層５にエッチングによってコンタク
ト孔６が形成される。次に、絶縁層５の表面全面および
コンタクト孔６の内周面上にチタンナイトライドをCVD
法により数100Å堆積させ、バリア層14を形成する。こ
のバリア層14の厚さは金属層８の金属あるいはシリコン
基板１からのシリコン原子の移動を防止するのに十分な
厚さであればよい。このバリア層14の材質であるチタン
ナイトライドは、導電性の金属であり、その比抵抗は50
μΩ・cmと極めて小さい。それに対し、不純物をドーピ
ングしたポリシリコン層７は通常の厚みでシート抵抗値
が50〜数100Ω／□であり、バリア層14の抵抗値はほと
んど無視することができる。
バリア層14を形成した後、その表面全面にやはりCVD法
でポリシリコン層７を形成する。その後リソグラフィお
よびエッチングの技術を用いて、ポリシリコン層７とバ
リア層14の両方をパターニングする。エッチングは通常
のドライエッチングによって行なうことができる。この
エッチング後の断面を示したものが第2B図である。
でポリシリコン層７を形成する。その後リソグラフィお
よびエッチングの技術を用いて、ポリシリコン層７とバ
リア層14の両方をパターニングする。エッチングは通常
のドライエッチングによって行なうことができる。この
エッチング後の断面を示したものが第2B図である。
次に、ポリシリコン層７の表面および絶縁層５の露出し
た表面の全面に、たとえばチタンなどのシリサイド化を
行なうための金属層８を、スパッタリングなどによって
形成する（第2C図）。このときの金属層８の厚さは、下
側のポリシリコン層７をすべてシリサイド化することが
でき、さらに余剰ができる程度に設定する。一例とし
て、ポリシリコン層７の厚さが1000Åの場合には、チタ
ンからなる金属層８の厚さは550〜600Å程度が適当であ
る。
た表面の全面に、たとえばチタンなどのシリサイド化を
行なうための金属層８を、スパッタリングなどによって
形成する（第2C図）。このときの金属層８の厚さは、下
側のポリシリコン層７をすべてシリサイド化することが
でき、さらに余剰ができる程度に設定する。一例とし
て、ポリシリコン層７の厚さが1000Åの場合には、チタ
ンからなる金属層８の厚さは550〜600Å程度が適当であ
る。
次にアルゴン雰囲気中でRTA（Rapid Thermal Anneal）
法により、たとえば700℃の熱処理を行ない、ポリシリ
コン層７と金属層８の間にシリサイド反応を生じさせ
る。このとき第2D図に示すようにポリシリコン層７がす
べて反応してシリサイド化した後も、シリコン基板表面
に未反応の金属層が残っている。ここで未反応の金属層
８を、チタンの場合はたとえば硫酸などにより除去する
と、自己整合的にシリサイド配線が形成される。第2E図
に金属シリサイド層12が得られた後の断面構造を示す。
未反応の金属層８は、コンタクト部にバリア層14となる
チタンナイトライドが形成されているために、シリコン
基板１からのシリコンの吸い上げや第7A図に示す絶縁体
層13の形成を防止することができ、低抵抗の配線および
コンタクト部を実現することができる。
法により、たとえば700℃の熱処理を行ない、ポリシリ
コン層７と金属層８の間にシリサイド反応を生じさせ
る。このとき第2D図に示すようにポリシリコン層７がす
べて反応してシリサイド化した後も、シリコン基板表面
に未反応の金属層が残っている。ここで未反応の金属層
８を、チタンの場合はたとえば硫酸などにより除去する
と、自己整合的にシリサイド配線が形成される。第2E図
に金属シリサイド層12が得られた後の断面構造を示す。
未反応の金属層８は、コンタクト部にバリア層14となる
チタンナイトライドが形成されているために、シリコン
基板１からのシリコンの吸い上げや第7A図に示す絶縁体
層13の形成を防止することができ、低抵抗の配線および
コンタクト部を実現することができる。
なお上記実施例では、ウェハ全面にバリア層となるチタ
ンナイトライドを形成したが、コンタクト開口部のシリ
コン基板上だけに選択的にバリア層を形成しても同様の
作用効果を得ることができる。
ンナイトライドを形成したが、コンタクト開口部のシリ
コン基板上だけに選択的にバリア層を形成しても同様の
作用効果を得ることができる。
また金属シリサイド層の膜厚に関しても、必要な抵抗値
になるように任意に決定し、それに適合する金属層８と
ポリシリコン層７の厚さの相対的な比率を設定すること
が可能である。
になるように任意に決定し、それに適合する金属層８と
ポリシリコン層７の厚さの相対的な比率を設定すること
が可能である。
金属種としては、ここではチタンを例にとって述べた
が、自己整合的にシリサイドを形成できる金属であれ
ば、チタンに限ることはなく、たとえばタンタル，コバ
ルト，ニッケル，クロム，白金，パラジウムなどを用い
ることも可能である。
が、自己整合的にシリサイドを形成できる金属であれ
ば、チタンに限ることはなく、たとえばタンタル，コバ
ルト，ニッケル，クロム，白金，パラジウムなどを用い
ることも可能である。
次に本発明の第２の実施例について、第1B図に基づいて
説明する。第1B図は、同実施例の半導体装置の、熱処理
によるシリサイド化前の断面構造を示しており、従来技
術の第3B図に示したものに対応する。本実施例は、ポリ
シリコン層７の面および露出した絶縁層５の表面にさら
に絶縁層５を形成し、その上にさらに金属シリサイド配
線層を形成するものである。ポリシリコン層７の表面を
覆うようにCVD法によって絶縁層５を形成した後、その
絶縁層の、ポリシリコン層７の領域上にエッチングによ
ってコンタクト孔９を開口させる。次に絶縁層５の表面
およびコンタクト孔９の内表面全面にチタンナイトライ
ドをCVD法により数100Åの厚さで堆積させ、バリア層14
を形成する。このバリア層14上にやはりCVD法によって
ポリシリコン層10を形成した後、パターニングにより不
要なポリシリコンおよびチタンナイトライドを除去す
る。次にその表面にスパッタリングによってチタンなど
の金属層11を形成し、第1B図に示す断面構造となる。
説明する。第1B図は、同実施例の半導体装置の、熱処理
によるシリサイド化前の断面構造を示しており、従来技
術の第3B図に示したものに対応する。本実施例は、ポリ
シリコン層７の面および露出した絶縁層５の表面にさら
に絶縁層５を形成し、その上にさらに金属シリサイド配
線層を形成するものである。ポリシリコン層７の表面を
覆うようにCVD法によって絶縁層５を形成した後、その
絶縁層の、ポリシリコン層７の領域上にエッチングによ
ってコンタクト孔９を開口させる。次に絶縁層５の表面
およびコンタクト孔９の内表面全面にチタンナイトライ
ドをCVD法により数100Åの厚さで堆積させ、バリア層14
を形成する。このバリア層14上にやはりCVD法によって
ポリシリコン層10を形成した後、パターニングにより不
要なポリシリコンおよびチタンナイトライドを除去す
る。次にその表面にスパッタリングによってチタンなど
の金属層11を形成し、第1B図に示す断面構造となる。
その後さらに約700℃の熱処理を所定時間行なうことに
より、ポリシリコン層10と金属層11の間にシリサイド化
反応が進み、金属シリサイド配線層が形成される。
より、ポリシリコン層10と金属層11の間にシリサイド化
反応が進み、金属シリサイド配線層が形成される。
このようにして形成された本実施例の半導体装置も、前
述した第１の実施例の場合と同様の作用効果により、優
れた抵抗特性を有する金属シリサイド配線およびコンタ
クト部を得ることができる。
述した第１の実施例の場合と同様の作用効果により、優
れた抵抗特性を有する金属シリサイド配線およびコンタ
クト部を得ることができる。
［発明の効果］ 以上述べたように本発明によれば、シリサイド化するポ
リシリコン層とシリコン基板表面とのコンタクト部、も
しくはポリシリコン層とポリシリコン配線層とのコンタ
クト部にバリア層を形成することにより、コンタクト部
を通しての未反応金属の移動やシリコン基板からのシリ
コンの吸上げが阻止される。その結果コンタクト部近傍
のシリコン基板内にシリコンの欠損が生じることにより
その欠損部に絶縁体層が形成されるという現象の発生が
防止され、導電性の優れたシリサイド構造の配線および
配線接続部を得ることができる。
リシリコン層とシリコン基板表面とのコンタクト部、も
しくはポリシリコン層とポリシリコン配線層とのコンタ
クト部にバリア層を形成することにより、コンタクト部
を通しての未反応金属の移動やシリコン基板からのシリ
コンの吸上げが阻止される。その結果コンタクト部近傍
のシリコン基板内にシリコンの欠損が生じることにより
その欠損部に絶縁体層が形成されるという現象の発生が
防止され、導電性の優れたシリサイド構造の配線および
配線接続部を得ることができる。
また本発明の工程によれば、バリア層上のコンタクトを
形成する部分のポリシリコン層と、配線層となるべき部
分のポリシリコン層との両方を、同一の熱処理工程で同
時にシリサイド化反応させて、ポリシリコン層のすべて
を金属シリサイド層に変え、金属化配線とすることがで
きる。その結果、被覆性のよいポリシリコンを用いて金
属化配線を形成することができるため、良好な特性を有
する配線の形成を効率よく行なうことができるという、
特有の効果を有する。
形成する部分のポリシリコン層と、配線層となるべき部
分のポリシリコン層との両方を、同一の熱処理工程で同
時にシリサイド化反応させて、ポリシリコン層のすべて
を金属シリサイド層に変え、金属化配線とすることがで
きる。その結果、被覆性のよいポリシリコンを用いて金
属化配線を形成することができるため、良好な特性を有
する配線の形成を効率よく行なうことができるという、
特有の効果を有する。
第1A図は本発明の第１の実施例における半導体装置の、
シリサイド化のための熱処理を行なう前の状態を示す断
面図、第1B図は同第２の実施例における半導体装置の、
シリサイド化のための熱処理を行なう前の状態を示す断
面図である。 第2A図ないし第2E図は、本発明の第１の実施例における
半導体装置の製造方法の各工程を示す断面図である。 第3A図は、シリコン基板表面の不純物拡散層３上にコン
タクト部を有する金属シリサイド配線を形成した従来の
半導体装置の、熱処理によるシリサイド化前の状態を示
す断面図、第3B図は、シリコン配線層上にさらに金属シ
リサイド配線層を形成した従来の半導体装置の、シリサ
イド化前の状態を示す断面図である。 第４図は従来の金属シリサイド配線層の形成方法におけ
る、熱処理におけるシリサイド化前のポリシリコン層７
および金属層８の断面の状態を示す図である。 第5A図は、従来のサリサイド配線の形成方法における、
第４図に示すシリサイド化反応前の金属層８の厚さがポ
リシリコン層７の厚さに対して相対的に薄すぎる場合の
シリサイド化後の状態を示す断面図、第5B図はそのシリ
ーズ抵抗の等価回路図である。 第6A図は、従来のサリサイド配線の形成方法における、
シリサイド化反応前の金属層８の厚さとポリシリコン層
７の厚さが相対的に最適な関係にある場合の、シリサイ
ド化後の状態を示す断面図、第6B図はそのシリーズ抵抗
の等価回路図である。 第7A図は、従来のサリサイド配線の形成方法における、
シリサイド化反応前の金属層８の厚さがポリシリコン層
７の厚さに対し相対的に厚すぎる場合の、シリサイド化
後の状態を示す断面図、第7B図はそのシリーズ抵抗の等
価回路図である。 第８図は、1000Åのポリシリコン膜をシリサイド化した
場合の、シリサイド化された部分の膜厚とシート抵抗値
との関係のグラフを示す図、第９図は、従来のサリサイ
ド配線の形成方法における、シリサイド化反応のための
熱処理時間とコンタクト抵抗値との関係のグラフを示す
図である。 図において、１はシリコン基板、３は不純物拡散層、５
は絶縁層、6,9はコンタクト孔、7,10はポリシリコン
層、8,11は金属層、12は金属シリサイド層、14はバリア
層である。 なお、各図において同一番号を付した部分は、同一また
は相当の要素を示す。
シリサイド化のための熱処理を行なう前の状態を示す断
面図、第1B図は同第２の実施例における半導体装置の、
シリサイド化のための熱処理を行なう前の状態を示す断
面図である。 第2A図ないし第2E図は、本発明の第１の実施例における
半導体装置の製造方法の各工程を示す断面図である。 第3A図は、シリコン基板表面の不純物拡散層３上にコン
タクト部を有する金属シリサイド配線を形成した従来の
半導体装置の、熱処理によるシリサイド化前の状態を示
す断面図、第3B図は、シリコン配線層上にさらに金属シ
リサイド配線層を形成した従来の半導体装置の、シリサ
イド化前の状態を示す断面図である。 第４図は従来の金属シリサイド配線層の形成方法におけ
る、熱処理におけるシリサイド化前のポリシリコン層７
および金属層８の断面の状態を示す図である。 第5A図は、従来のサリサイド配線の形成方法における、
第４図に示すシリサイド化反応前の金属層８の厚さがポ
リシリコン層７の厚さに対して相対的に薄すぎる場合の
シリサイド化後の状態を示す断面図、第5B図はそのシリ
ーズ抵抗の等価回路図である。 第6A図は、従来のサリサイド配線の形成方法における、
シリサイド化反応前の金属層８の厚さとポリシリコン層
７の厚さが相対的に最適な関係にある場合の、シリサイ
ド化後の状態を示す断面図、第6B図はそのシリーズ抵抗
の等価回路図である。 第7A図は、従来のサリサイド配線の形成方法における、
シリサイド化反応前の金属層８の厚さがポリシリコン層
７の厚さに対し相対的に厚すぎる場合の、シリサイド化
後の状態を示す断面図、第7B図はそのシリーズ抵抗の等
価回路図である。 第８図は、1000Åのポリシリコン膜をシリサイド化した
場合の、シリサイド化された部分の膜厚とシート抵抗値
との関係のグラフを示す図、第９図は、従来のサリサイ
ド配線の形成方法における、シリサイド化反応のための
熱処理時間とコンタクト抵抗値との関係のグラフを示す
図である。 図において、１はシリコン基板、３は不純物拡散層、５
は絶縁層、6,9はコンタクト孔、7,10はポリシリコン
層、8,11は金属層、12は金属シリサイド層、14はバリア
層である。 なお、各図において同一番号を付した部分は、同一また
は相当の要素を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 泰男 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 西村 正 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭60−35536（ＪＰ，Ａ) 特開 平２−7543（ＪＰ，Ａ) 特開 平２−116124（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板表面上またはポリシリコン配線
表面上に絶縁層を形成する工程と、 前記絶縁層に前記半導体基板表面または前記ポリシリコ
ン配線表面が現れるように開口を形成する工程と、 少なくとも前記開口内の前記半導体基板表面または前記
ポリシリコン配線表面上にバリア層を形成する工程と、 前記バリア層上および前記絶縁層上にポリシリコン層を
形成する工程と、 前記ポリシリコン層および必要に応じて前記バリア層を
パターニングする工程と、 パターニングされた前記ポリシリコン層および前記絶縁
層上に金属層を形成する工程と、 前記金属層および前記ポリシリコン層を反応させて、前
記ポリシリコン層をすべて金属シリサイド層にする工程
と、 前記絶縁層および前記金属シリサイド層に残った未反応
の金属層または金属の化合物だけを選択的に除去する工
程と、 を備えた半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302592A JPH07109829B2 (ja) | 1989-11-20 | 1989-11-20 | 半導体装置の製造方法 |
| US08/022,876 US5413968A (en) | 1989-11-20 | 1993-02-25 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302592A JPH07109829B2 (ja) | 1989-11-20 | 1989-11-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03161934A JPH03161934A (ja) | 1991-07-11 |
| JPH07109829B2 true JPH07109829B2 (ja) | 1995-11-22 |
Family
ID=17910832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1302592A Expired - Lifetime JPH07109829B2 (ja) | 1989-11-20 | 1989-11-20 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5413968A (ja) |
| JP (1) | JPH07109829B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0772510A (ja) * | 1993-09-07 | 1995-03-17 | Hitachi Ltd | アクティブマトリクス型液晶表示装置 |
| EP0802564A3 (en) * | 1996-04-19 | 1999-02-24 | Nec Corporation | Semiconductor device having high resistive element including high melting point metal |
| US5981347A (en) * | 1997-10-14 | 1999-11-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple thermal annealing method for a metal oxide semiconductor field effect transistor with enhanced hot carrier effect (HCE) resistance |
| US20160276156A1 (en) * | 2015-03-16 | 2016-09-22 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and manufacturing process thereof |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4622735A (en) * | 1980-12-12 | 1986-11-18 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing a semiconductor device utilizing self-aligned silicide regions |
| JPS58137231A (ja) * | 1982-02-09 | 1983-08-15 | Nec Corp | 集積回路装置 |
| JPS6035536A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 多層配線の製造方法 |
| US4975756A (en) * | 1985-05-01 | 1990-12-04 | Texas Instruments Incorporated | SRAM with local interconnect |
| US4814854A (en) * | 1985-05-01 | 1989-03-21 | Texas Instruments Incorporated | Integrated circuit device and process with tin-gate transistor |
| US5084413A (en) * | 1986-04-15 | 1992-01-28 | Matsushita Electric Industrial Co., Ltd. | Method for filling contact hole |
| JPS62259469A (ja) * | 1986-05-06 | 1987-11-11 | Hitachi Ltd | 半導体装置 |
| JPS6373660A (ja) * | 1986-09-17 | 1988-04-04 | Fujitsu Ltd | 半導体装置 |
| US5108941A (en) * | 1986-12-05 | 1992-04-28 | Texas Instrument Incorporated | Method of making metal-to-polysilicon capacitor |
| US4884123A (en) * | 1987-02-19 | 1989-11-28 | Advanced Micro Devices, Inc. | Contact plug and interconnect employing a barrier lining and a backfilled conductor material |
| US4987562A (en) * | 1987-08-28 | 1991-01-22 | Fujitsu Limited | Semiconductor layer structure having an aluminum-silicon alloy layer |
| US4994410A (en) * | 1988-04-04 | 1991-02-19 | Motorola, Inc. | Method for device metallization by forming a contact plug and interconnect using a silicide/nitride process |
| US4990997A (en) * | 1988-04-20 | 1991-02-05 | Fujitsu Limited | Crystal grain diffusion barrier structure for a semiconductor device |
| JPH027543A (ja) * | 1988-06-27 | 1990-01-11 | Fujitsu Ltd | 接続電極形成方法 |
| US4998157A (en) * | 1988-08-06 | 1991-03-05 | Seiko Epson Corporation | Ohmic contact to silicon substrate |
| JP3028519B2 (ja) * | 1988-10-25 | 2000-04-04 | 日本電気株式会社 | 半導体集積回路の製造方法 |
| US4997518A (en) * | 1989-03-31 | 1991-03-05 | Oki Electric Industry Co., Ltd. | Method for forming an electrode layer by a laser flow technique |
-
1989
- 1989-11-20 JP JP1302592A patent/JPH07109829B2/ja not_active Expired - Lifetime
-
1993
- 1993-02-25 US US08/022,876 patent/US5413968A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03161934A (ja) | 1991-07-11 |
| US5413968A (en) | 1995-05-09 |
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