JPH0772510A - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
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- JPH0772510A JPH0772510A JP22187393A JP22187393A JPH0772510A JP H0772510 A JPH0772510 A JP H0772510A JP 22187393 A JP22187393 A JP 22187393A JP 22187393 A JP22187393 A JP 22187393A JP H0772510 A JPH0772510 A JP H0772510A
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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Abstract
(57)【要約】 （修正有）
【目的】大画面、高精細のアクティブマトリクス型液晶
表示装置の提供。 【構成】各薄膜トランジスタのゲート電極はゲート配線
にそれぞれ接続されており、これらは絶縁基板も含めて
配向膜または保護性絶縁膜及び配向膜で被覆されてお
り、該絶縁基板と対向して配置されたもう一方の透明絶
縁基板上には透明画素電極に対向して設けられた透明電
極と配向膜とを有し、前記２枚の絶縁基板間には液晶が
挾持されており、ゲート配線，ドレーン配線及び対向す
る透明絶縁基板上の透明電極は外部の液晶駆動回路に接
続されている液晶表示装置において、ドレーン配線及び
薄膜トランジスタのドレーン電極及びソース電極は透明
画素電極と同一材料で形成されており、透明画素電極の
膜厚をドレーン配線部分より薄く構成したアクティブマ
トリクス型液晶表示装置。
表示装置の提供。 【構成】各薄膜トランジスタのゲート電極はゲート配線
にそれぞれ接続されており、これらは絶縁基板も含めて
配向膜または保護性絶縁膜及び配向膜で被覆されてお
り、該絶縁基板と対向して配置されたもう一方の透明絶
縁基板上には透明画素電極に対向して設けられた透明電
極と配向膜とを有し、前記２枚の絶縁基板間には液晶が
挾持されており、ゲート配線，ドレーン配線及び対向す
る透明絶縁基板上の透明電極は外部の液晶駆動回路に接
続されている液晶表示装置において、ドレーン配線及び
薄膜トランジスタのドレーン電極及びソース電極は透明
画素電極と同一材料で形成されており、透明画素電極の
膜厚をドレーン配線部分より薄く構成したアクティブマ
トリクス型液晶表示装置。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ（ＴＦ
Ｔ）によって駆動するアクティブマトリクス型液晶表示
装置に関する。
Ｔ）によって駆動するアクティブマトリクス型液晶表示
装置に関する。
【０００２】
【従来の技術】性能価格比が高い、ＴＦＴ駆動方式のア
クティブマトリクス型液晶ディスプレイ（ＬＣＤ）装置
の要求が強まっている。
クティブマトリクス型液晶ディスプレイ（ＬＣＤ）装置
の要求が強まっている。
【０００３】この実現のためには、アモルファスシリコ
ン（ａ−Ｓｉ）を適用したＴＦＴ−ＬＣＤの製造プロセ
スコストの低減、すなわち製造工程数の低減、スループ
ットの向上及び歩留まりの向上等を実現すると共に、大
型、高精細及び多階調表示等の高性能化を図ることが必
要である。このような目的のため、特公平４−２６０８
４号公報では、絶縁基板上に被着された透明電極膜から
なる第１導電膜により形成された複数本の列選択線、各
列選択線と一体のドレイン電極、各画素位置に配列され
た表示画素電極及びこれと一体のソース電極と、これら
ドレイン、ソース電極上にまたがるように形成された半
導体膜と、この半導体膜上にゲート絶縁膜を介して被着
された第２層導電膜により形成された複数本の行選択線
及びこれと一体のゲート電極とを備え、前記半導体膜及
びゲート絶縁膜は前記行選択線及びこれと一体のゲート
電極と同一形状にパターニングされているアクティブマ
トリクス型表示装置が提案されている。このような構造
にすることによって、製造工程の簡略化を図ると共に、
電極配線の断切れを防止して信頼性向上及び歩留まりの
向上を図っている。
ン（ａ−Ｓｉ）を適用したＴＦＴ−ＬＣＤの製造プロセ
スコストの低減、すなわち製造工程数の低減、スループ
ットの向上及び歩留まりの向上等を実現すると共に、大
型、高精細及び多階調表示等の高性能化を図ることが必
要である。このような目的のため、特公平４−２６０８
４号公報では、絶縁基板上に被着された透明電極膜から
なる第１導電膜により形成された複数本の列選択線、各
列選択線と一体のドレイン電極、各画素位置に配列され
た表示画素電極及びこれと一体のソース電極と、これら
ドレイン、ソース電極上にまたがるように形成された半
導体膜と、この半導体膜上にゲート絶縁膜を介して被着
された第２層導電膜により形成された複数本の行選択線
及びこれと一体のゲート電極とを備え、前記半導体膜及
びゲート絶縁膜は前記行選択線及びこれと一体のゲート
電極と同一形状にパターニングされているアクティブマ
トリクス型表示装置が提案されている。このような構造
にすることによって、製造工程の簡略化を図ると共に、
電極配線の断切れを防止して信頼性向上及び歩留まりの
向上を図っている。
【０００４】
【発明が解決しようとする課題】しかし、従来技術によ
る素子構造では、製造工程の簡略化には有効であるもの
ゝ、大型，高精細及び多階調表示等の高性能化について
の対策が十分とは云えなかった。また歩留まりが低く価
格の低減化が困難であった。
る素子構造では、製造工程の簡略化には有効であるもの
ゝ、大型，高精細及び多階調表示等の高性能化について
の対策が十分とは云えなかった。また歩留まりが低く価
格の低減化が困難であった。
【０００５】本発明の目的は、簡略な工程で製造できる
と共に、高歩留まりで、かつ、大型，高精細及び多階調
表示等の高性能化を指向したＴＦＴ駆動方式のアクティ
ブマトリクス型液晶表示装置を提供することにある。
と共に、高歩留まりで、かつ、大型，高精細及び多階調
表示等の高性能化を指向したＴＦＴ駆動方式のアクティ
ブマトリクス型液晶表示装置を提供することにある。
【０００６】
【課題を解決するための手段】前記課題を解決する本発
明の要旨は次のとおりである。
明の要旨は次のとおりである。
【０００７】（１） 一方の絶縁基板上に互いに直交す
るゲート配線及びドレーン配線が複数配設され、前記ゲ
ート配線とドレーン配線の交差部は互いに電気的に絶縁
されており、前記各交差部の近傍には薄膜トランジスタ
がそれぞれ配置され、各薄膜トランジスタのソース電極
はその近傍に設けられた各透明画素電極に、ドレーン電
極は前記ドレーン配線にそれぞれ接続され、また、前記
各薄膜トランジスタのゲート電極は前記ゲート配線にそ
れぞれ接続されており、これらは前記絶縁基板も含めて
配向膜または保護性絶縁膜及び配向膜で被覆されてお
り、該絶縁基板と対向して配置されたもう一方の透明絶
縁基板上には前記透明画素電極に対向して設けられた透
明電極と配向膜とを有し、前記２枚の絶縁基板間には液
晶が挾持されており、前記ゲート配線，ドレーン配線及
び対向する透明絶縁基板上の透明電極は外部の液晶駆動
回路に接続されているアクティブマトリクス型液晶表示
装置において、前記ドレーン配線及び前記薄膜トランジ
スタのドレーン電極及びソース電極は前記透明画素電極
と同一材料で形成されており、前記透明画素電極の膜厚
をドレーン配線部分より薄く構成したことを特徴とする
アクティブマトリクス型液晶表示装置にある。
るゲート配線及びドレーン配線が複数配設され、前記ゲ
ート配線とドレーン配線の交差部は互いに電気的に絶縁
されており、前記各交差部の近傍には薄膜トランジスタ
がそれぞれ配置され、各薄膜トランジスタのソース電極
はその近傍に設けられた各透明画素電極に、ドレーン電
極は前記ドレーン配線にそれぞれ接続され、また、前記
各薄膜トランジスタのゲート電極は前記ゲート配線にそ
れぞれ接続されており、これらは前記絶縁基板も含めて
配向膜または保護性絶縁膜及び配向膜で被覆されてお
り、該絶縁基板と対向して配置されたもう一方の透明絶
縁基板上には前記透明画素電極に対向して設けられた透
明電極と配向膜とを有し、前記２枚の絶縁基板間には液
晶が挾持されており、前記ゲート配線，ドレーン配線及
び対向する透明絶縁基板上の透明電極は外部の液晶駆動
回路に接続されているアクティブマトリクス型液晶表示
装置において、前記ドレーン配線及び前記薄膜トランジ
スタのドレーン電極及びソース電極は前記透明画素電極
と同一材料で形成されており、前記透明画素電極の膜厚
をドレーン配線部分より薄く構成したことを特徴とする
アクティブマトリクス型液晶表示装置にある。
【０００８】（２） 前記ドレーン配線、前記薄膜トラ
ンジスタのドレーン電極及びソース電極、並びに前記透
明画素電極は順テーパ端面を有し、かつそのテーパ角は
３０°以下であること。
ンジスタのドレーン電極及びソース電極、並びに前記透
明画素電極は順テーパ端面を有し、かつそのテーパ角は
３０°以下であること。
【０００９】（３） 前記薄膜トランジスタはドレーン
電極及びソース電極上に跨って形成された半導体層，ゲ
ート絶縁層，ゲート電極から構成され、前記半導体層と
ゲート絶縁層の積層部のパターンと前記ゲート電極パタ
ーンとは同一中心線上あり、かつ、中心線の左右のパタ
ーンが対称となるように形成されていること。
電極及びソース電極上に跨って形成された半導体層，ゲ
ート絶縁層，ゲート電極から構成され、前記半導体層と
ゲート絶縁層の積層部のパターンと前記ゲート電極パタ
ーンとは同一中心線上あり、かつ、中心線の左右のパタ
ーンが対称となるように形成されていること。
【００１０】（４） 前記半導体層とゲート絶縁層の積
層部のパターン幅はゲート電極層が半導体層のパターン
幅より大きく、その両者の差は０.２〜５μｍであるこ
と。
層部のパターン幅はゲート電極層が半導体層のパターン
幅より大きく、その両者の差は０.２〜５μｍであるこ
と。
【００１１】（５） 前記絶縁基板を被覆する保護性絶
縁膜は、前記透明画素電極上に該透明画素電極の寸法よ
りも大きくない寸法の貫通孔を有し、該貫通孔の平面パ
ターンは、前記ドレーン配線，前記薄膜トランジスタを
構成するドレーン電極及びソース電極と前記透明画素電
極との膜厚段差部の平面パターンとほぼ一致するよう形
成されていること。
縁膜は、前記透明画素電極上に該透明画素電極の寸法よ
りも大きくない寸法の貫通孔を有し、該貫通孔の平面パ
ターンは、前記ドレーン配線，前記薄膜トランジスタを
構成するドレーン電極及びソース電極と前記透明画素電
極との膜厚段差部の平面パターンとほぼ一致するよう形
成されていること。
【００１２】（６） 前記ドレーン配線，前記薄膜トラ
ンジスタのドレーン電極及びソース電極と、前記透明画
素電極との膜厚段差部の平面パターンは、前記薄膜トラ
ンジスタの半導体層とゲート絶縁層との積層部の平面パ
ターンとほぼ一致するよう形成されていること。
ンジスタのドレーン電極及びソース電極と、前記透明画
素電極との膜厚段差部の平面パターンは、前記薄膜トラ
ンジスタの半導体層とゲート絶縁層との積層部の平面パ
ターンとほぼ一致するよう形成されていること。
【００１３】（７） 前記ゲート配線及びドレーン配線
を形成する透明導電膜のシート抵抗は５Ω／□以下であ
ること。
を形成する透明導電膜のシート抵抗は５Ω／□以下であ
ること。
【００１４】（８） 前記透明画素電極の透過率は波長
５５０ｎｍの照射光に対して８５％以上であること。
５５０ｎｍの照射光に対して８５％以上であること。
【００１５】（９） 前記ゲート電極はＡｌまたはＴａ
を主体とする金属材料からなり、該電極の表面と端面は
該電極材料の陽極酸化膜で被覆されていること。
を主体とする金属材料からなり、該電極の表面と端面は
該電極材料の陽極酸化膜で被覆されていること。
【００１６】
【作用】従来素子構造では構造を単純化するため、ドレ
ーン配線（ドレーン電極）膜材料としてソース電極及び
画素電極と同一のＩＴＯ（Ｉndium Ｔin Ｏxide）が用
いられていた。そして、その膜厚は透過率の確保及びソ
ース・ドレーン電極端面段差部のカバレージを考慮して
１００〜２００ｎｍ程度とするのが通例であった。
ーン配線（ドレーン電極）膜材料としてソース電極及び
画素電極と同一のＩＴＯ（Ｉndium Ｔin Ｏxide）が用
いられていた。そして、その膜厚は透過率の確保及びソ
ース・ドレーン電極端面段差部のカバレージを考慮して
１００〜２００ｎｍ程度とするのが通例であった。
【００１７】しかし、この場合のＩＴＯ膜のシート抵抗
は１０〜２０Ω／□以上となり、ドレーン電圧パルスの
立上り時間遅延を引き起こすために書き込み率が低下
し、パネルの大型化及び高精細化には限界があった。具
体的に見積もった結果、ＶＧＡクラス（ドット数６４０
×４８０、６４階調）に対しシート抵抗が２０Ω／□で
は対角７〜８インチ、１０Ω／□で対角１０インチが最
大であることが分かった。
は１０〜２０Ω／□以上となり、ドレーン電圧パルスの
立上り時間遅延を引き起こすために書き込み率が低下
し、パネルの大型化及び高精細化には限界があった。具
体的に見積もった結果、ＶＧＡクラス（ドット数６４０
×４８０、６４階調）に対しシート抵抗が２０Ω／□で
は対角７〜８インチ、１０Ω／□で対角１０インチが最
大であることが分かった。
【００１８】上記のドレーンパルスの立上り時間遅延に
よる問題を解決し、大型，高精細及び多階調表示等を可
能にするためには、シミュレーションによる検討の結果
では、ドレーン配線のシート抵抗を５Ω／□以下とする
ことが必要なことが分かった。
よる問題を解決し、大型，高精細及び多階調表示等を可
能にするためには、シミュレーションによる検討の結果
では、ドレーン配線のシート抵抗を５Ω／□以下とする
ことが必要なことが分かった。
【００１９】このようにすることにより、ＸＧＡクラス
（１０２４×７６８、６４階調）の対角１１インチクラ
ス以上をカバーできる。
（１０２４×７６８、６４階調）の対角１１インチクラ
ス以上をカバーできる。
【００２０】ドレーン配線として金属配線を用いる場合
にはシート抵抗５Ω／□以下の実現は問題なかった。し
かし、ＩＴＯを用いてシート抵抗５Ω／□以下にするに
は、膜厚は４００ｎｍ以上が必要なため、画素電極の透
過率が８０％以下（照射光：５５０ｎｍ）に低下してし
まう。そこで、本発明では画素電極部分の膜厚をドレー
ン配線部分より薄くすることにより解決した。
にはシート抵抗５Ω／□以下の実現は問題なかった。し
かし、ＩＴＯを用いてシート抵抗５Ω／□以下にするに
は、膜厚は４００ｎｍ以上が必要なため、画素電極の透
過率が８０％以下（照射光：５５０ｎｍ）に低下してし
まう。そこで、本発明では画素電極部分の膜厚をドレー
ン配線部分より薄くすることにより解決した。
【００２１】また、本発明者らは、従来の素子構造につ
いて詳細に検討した結果、歩留まり低下の最大要因は、
ゲート電極とドレーン電極間でのショートあるいはリー
クにあることをつきとめた。これを図５に示す従来型素
子の模式図で説明する。
いて詳細に検討した結果、歩留まり低下の最大要因は、
ゲート電極とドレーン電極間でのショートあるいはリー
クにあることをつきとめた。これを図５に示す従来型素
子の模式図で説明する。
【００２２】ガラス基板１上には、透明ＩＴＯからなる
ソース・ドレーン電極２と画素電極１１が形成され、こ
れらに跨ってａ−Ｓｉ：Ｈの半導体層３、ゲート絶縁層
４及びゲート電極５が形成されている。
ソース・ドレーン電極２と画素電極１１が形成され、こ
れらに跨ってａ−Ｓｉ：Ｈの半導体層３、ゲート絶縁層
４及びゲート電極５が形成されている。
【００２３】ショートあるいはリークの原因の一つは、
透明ＩＴＯからなるソース・ドレーン電極２上に積層さ
れたａ−Ｓｉ：Ｈの半導体層３とゲート絶縁層４の端面
に沿った経路（図中ａ）によるもの、もう一つはソース
・ドレーン電極２端面の段さ部上に積層された半導体層
３、ゲート絶縁層４の膜厚の低い部分を通過するもの
（図中ｂ）であった。前者の原因に対しては、半導体層
３、ゲート絶縁層４のパターンに対し、ゲート電極５を
後退させておくことが有効である。これを実現するに
は、ゲート電極５のパターンを半導体層３，ゲート絶縁
層４のパターンより小さくすればよい。
透明ＩＴＯからなるソース・ドレーン電極２上に積層さ
れたａ−Ｓｉ：Ｈの半導体層３とゲート絶縁層４の端面
に沿った経路（図中ａ）によるもの、もう一つはソース
・ドレーン電極２端面の段さ部上に積層された半導体層
３、ゲート絶縁層４の膜厚の低い部分を通過するもの
（図中ｂ）であった。前者の原因に対しては、半導体層
３、ゲート絶縁層４のパターンに対し、ゲート電極５を
後退させておくことが有効である。これを実現するに
は、ゲート電極５のパターンを半導体層３，ゲート絶縁
層４のパターンより小さくすればよい。
【００２４】しかし、ホトリソグラフィー及びエッチン
グで幅の小さなゲート電極パターンを形成する方法では
工程数が増加してしまい、工程簡略化という目的に反す
る。そこで、半導体層３、ゲート絶縁層４及びゲート電
極５の積層部をパターニングする際、ゲート電極５を後
退エッチする方法が考えられる。しかし、その後退量を
検討した結果、ゲート電極５を単に後退するだけでな
く、後退量を０.２μｍ以上にする必要があることが分
かった。また、後退量を５μｍよりも大きくすると電極
幅が狭くなり過ぎ、技術的にも困難である。
グで幅の小さなゲート電極パターンを形成する方法では
工程数が増加してしまい、工程簡略化という目的に反す
る。そこで、半導体層３、ゲート絶縁層４及びゲート電
極５の積層部をパターニングする際、ゲート電極５を後
退エッチする方法が考えられる。しかし、その後退量を
検討した結果、ゲート電極５を単に後退するだけでな
く、後退量を０.２μｍ以上にする必要があることが分
かった。また、後退量を５μｍよりも大きくすると電極
幅が狭くなり過ぎ、技術的にも困難である。
【００２５】また、ゲート電極５の材料をＡｌまたはＴ
ａを主体とする金属材料で構成し、電極層表面及び端面
をＡｌ2Ｏ3またはＴａ2Ｏ5膜を陽極酸化法で形成するこ
とによって対策できる。
ａを主体とする金属材料で構成し、電極層表面及び端面
をＡｌ2Ｏ3またはＴａ2Ｏ5膜を陽極酸化法で形成するこ
とによって対策できる。
【００２６】一方、後者の問題は、膜厚が４００ｎｍ以
上と厚いＩＴＯ膜をソース・ドレーン電極２として用い
た場合に顕著に生じるが、これに対する解決策は、ソー
ス・ドレーン電極２の端面に順テーパを形成することが
効果的であった。このようにするとソース・ドレーン電
極２の端面の段差部上に積層された半導体層３，ゲート
絶縁層４のカバレージが向上して、その部分の膜質が改
善される。なお、好ましくはソース・ドレーン電極端面
の順テーパのテーパ角は３０°以下がよいことが分かっ
た。
上と厚いＩＴＯ膜をソース・ドレーン電極２として用い
た場合に顕著に生じるが、これに対する解決策は、ソー
ス・ドレーン電極２の端面に順テーパを形成することが
効果的であった。このようにするとソース・ドレーン電
極２の端面の段差部上に積層された半導体層３，ゲート
絶縁層４のカバレージが向上して、その部分の膜質が改
善される。なお、好ましくはソース・ドレーン電極端面
の順テーパのテーパ角は３０°以下がよいことが分かっ
た。
【００２７】上記により、工程数をほとんど増すことな
く、ゲート電極５とソース・ドレーン電極間のショート
あるいはリークを抑制することができ、結果的に素子の
歩留まりを向上することができる。
く、ゲート電極５とソース・ドレーン電極間のショート
あるいはリークを抑制することができ、結果的に素子の
歩留まりを向上することができる。
【００２８】製造工程を簡略化する目的に対して、本発
明では次の手段を採用している。すなわち、前記絶縁基
板を被覆する保護性絶縁膜は、透明画素電極上に透明画
素電極の寸法より小さい貫通孔を有し、該貫通孔の平面
パターンは、前記ドレーン配線及び薄膜トランジスタを
構成するドレーン電極及びソース電極と前記透明画素電
極との膜厚段差部の平面パターンとほぼ一致するように
形成する。
明では次の手段を採用している。すなわち、前記絶縁基
板を被覆する保護性絶縁膜は、透明画素電極上に透明画
素電極の寸法より小さい貫通孔を有し、該貫通孔の平面
パターンは、前記ドレーン配線及び薄膜トランジスタを
構成するドレーン電極及びソース電極と前記透明画素電
極との膜厚段差部の平面パターンとほぼ一致するように
形成する。
【００２９】これによって、透明電極ＩＴＯのドレーン
配線及びソース・ドレーン電極部分に対して画素電極部
分の膜厚を薄くするための専用マスクパターンによるホ
トリソグラフィ工程が不要となり、保護性絶縁膜に貫通
孔を形成するのと同一のマスクパターンを用いるホトリ
ソグラフィ工程でＩＴＯの加工が可能となる。
配線及びソース・ドレーン電極部分に対して画素電極部
分の膜厚を薄くするための専用マスクパターンによるホ
トリソグラフィ工程が不要となり、保護性絶縁膜に貫通
孔を形成するのと同一のマスクパターンを用いるホトリ
ソグラフィ工程でＩＴＯの加工が可能となる。
【００３０】
【実施例】本発明を実施例に基づき具体的に説明する。
【００３１】〔実施例 １〕作製したＴＦＴ素子の断面
模式図を図１に示す。この図を用い本発明のＴＦＴ素子
の作製方法を説明する。
模式図を図１に示す。この図を用い本発明のＴＦＴ素子
の作製方法を説明する。
【００３２】よく洗浄したガラス基板１上にマグネトロ
ンスパッタリング法を用いて基板温度３００℃で膜厚４
００ｎｍのＩＴＯ膜２を形成した。該ＩＴＯ膜のシート
抵抗は５Ω／□であることを確認した。
ンスパッタリング法を用いて基板温度３００℃で膜厚４
００ｎｍのＩＴＯ膜２を形成した。該ＩＴＯ膜のシート
抵抗は５Ω／□であることを確認した。
【００３３】このＩＴＯ膜２をホトエッチング法によっ
てソース・ドレーン配線及び電極に加工した。エッチン
グレジストにはポジ型ホトレジストを用い、エッチング
液としてＨＢｒ（またはＦｅＣｌ3でもよい）にＨＣｌ
を適量添加した水溶液を用い、５０〜６０℃でエッチン
グした。得られたＩＴＯ膜の端部の順テーパ角は１０°
であった。
てソース・ドレーン配線及び電極に加工した。エッチン
グレジストにはポジ型ホトレジストを用い、エッチング
液としてＨＢｒ（またはＦｅＣｌ3でもよい）にＨＣｌ
を適量添加した水溶液を用い、５０〜６０℃でエッチン
グした。得られたＩＴＯ膜の端部の順テーパ角は１０°
であった。
【００３４】次に、上記の基板をＲＦプラズマＣＶＤ装
置に設置し、まずＩＴＯ電極とのコンタクトをとるため
ＰＨ3プラズマ処理を加えた後、半導体層のａ−Ｓｉ：
Ｈ膜３を形成した。基板温度は２５０℃とし、ＳｉＨ4
及びＨ2の混合ガスを原料ガスとして用い膜厚１８ｎｍ
のものが得られた。次いで、同一チャンバ内でこの上に
ゲート絶縁膜４のＳｉＮ層を形成した。基板温度は活性
層と同じ２５０℃としＳｉＨ4、ＮＨ3及びＮ2の混合ガ
スを原料ガスとし、３００ｎｍの膜厚に作製した。
置に設置し、まずＩＴＯ電極とのコンタクトをとるため
ＰＨ3プラズマ処理を加えた後、半導体層のａ−Ｓｉ：
Ｈ膜３を形成した。基板温度は２５０℃とし、ＳｉＨ4
及びＨ2の混合ガスを原料ガスとして用い膜厚１８ｎｍ
のものが得られた。次いで、同一チャンバ内でこの上に
ゲート絶縁膜４のＳｉＮ層を形成した。基板温度は活性
層と同じ２５０℃としＳｉＨ4、ＮＨ3及びＮ2の混合ガ
スを原料ガスとし、３００ｎｍの膜厚に作製した。
【００３５】次に、ゲート電極５としてマグネトロンス
パッタリング法で、基板温度１００℃、膜厚２５０ｎｍ
のＡｌ膜を形成した。この後、ホトリソグラフィーによ
ってゲート電極、活性層及びゲート絶縁膜をパターニン
グした。その際、最初にＡｌ電極をリン酸，酢酸及び硝
酸の混合水溶液を用いてオーバエッチングによりレジス
トパターン端部より後退させ、次いで、ドライエッチン
グ法によって活性層及びゲート絶縁膜をパターニングし
た。
パッタリング法で、基板温度１００℃、膜厚２５０ｎｍ
のＡｌ膜を形成した。この後、ホトリソグラフィーによ
ってゲート電極、活性層及びゲート絶縁膜をパターニン
グした。その際、最初にＡｌ電極をリン酸，酢酸及び硝
酸の混合水溶液を用いてオーバエッチングによりレジス
トパターン端部より後退させ、次いで、ドライエッチン
グ法によって活性層及びゲート絶縁膜をパターニングし
た。
【００３６】上記をＳＥＭで測定した結果、ゲート電極
Ａｌの活性層及びゲート絶縁膜のパターン幅に対する後
退量は片側約１.５μｍであった。この上に保護膜６を
ＲＦプラズマＣＶＤ法によって形成後、画素電極パター
ン上に貫通孔を形成し、引き続いて同一マスクパターン
を用いてＩＴＯ膜２をエッチングした。
Ａｌの活性層及びゲート絶縁膜のパターン幅に対する後
退量は片側約１.５μｍであった。この上に保護膜６を
ＲＦプラズマＣＶＤ法によって形成後、画素電極パター
ン上に貫通孔を形成し、引き続いて同一マスクパターン
を用いてＩＴＯ膜２をエッチングした。
【００３７】本実施例では画素電極部分の膜厚を約１５
０ｎｍに調節した。これによって、ほぼ９０％の透過率
を確保できることが分かった。作製した素子の平面パタ
ーンの部分模式図を図２に示す。７はドレーン線、８は
ソース電極、９はＳｉＮ／ａ−Ｓｉ：Ｈ積層部、１０は
ゲート線、及び破線で囲まれた斜線部分１１は画素電極
すなわち保護膜貫通孔である。
０ｎｍに調節した。これによって、ほぼ９０％の透過率
を確保できることが分かった。作製した素子の平面パタ
ーンの部分模式図を図２に示す。７はドレーン線、８は
ソース電極、９はＳｉＮ／ａ−Ｓｉ：Ｈ積層部、１０は
ゲート線、及び破線で囲まれた斜線部分１１は画素電極
すなわち保護膜貫通孔である。
【００３８】〔実施例 ２〕図３に本実施例で作製した
ＴＦＴ素子の断面模式図を示す。これと図１との相違点
は、図１におけるゲート電極５のＡｌ表面及び端面に表
面酸化膜１２としてＡｌ2Ｏ3が形成されている点であ
る。このＡｌ2Ｏ3膜は以下に説明する陽極化成法で作製
した。
ＴＦＴ素子の断面模式図を示す。これと図１との相違点
は、図１におけるゲート電極５のＡｌ表面及び端面に表
面酸化膜１２としてＡｌ2Ｏ3が形成されている点であ
る。このＡｌ2Ｏ3膜は以下に説明する陽極化成法で作製
した。
【００３９】実施例１と同じ方法で作製した素子のゲー
ト電極をつなぎ合わせて化成端子として取り出し、それ
を陽極とした。対向電極（陰極）にはＰｔ製電極を用い
た。陽極化成液には、酒石酸水溶液をエチレングリコー
ルで希釈しアンモニアでｐＨ調整したものを用いた。所
定の化成電圧を印加して陽極化成し、１５０ｎｍのＡｌ
2Ｏ3膜を形成した。
ト電極をつなぎ合わせて化成端子として取り出し、それ
を陽極とした。対向電極（陰極）にはＰｔ製電極を用い
た。陽極化成液には、酒石酸水溶液をエチレングリコー
ルで希釈しアンモニアでｐＨ調整したものを用いた。所
定の化成電圧を印加して陽極化成し、１５０ｎｍのＡｌ
2Ｏ3膜を形成した。
【００４０】〔実施例 ３〕図４に本実施例で作製した
ＴＦＴ素子の平面パターンの部分模式図を示す。この図
と図２に示す実施例１の平面パターンとの相違点は、ド
レーン配線７の上に一部を残してＳｉＮ／ａ−Ｓｉ：Ｈ
積層部９’、Ａｌ膜（ゲート線と同層）１０’が形成さ
れていること、Ａｌ膜表面及び端部には陽極化成による
Ａｌ2Ｏ3膜が形成されており、この部分及びＳｉＮ／ａ
−Ｓｉ：Ｈ積層部９、ゲート線１０以外の部分のＩＴＯ
電極の膜厚が薄くなっている点にある。すなわち、この
場合にはＩＴＯ膜の段差は、保護膜の貫通孔に対応させ
たものでなく、ＳｉＮ／ａ−Ｓｉ：Ｈ積層部パターンに
ほぼ一致している。
ＴＦＴ素子の平面パターンの部分模式図を示す。この図
と図２に示す実施例１の平面パターンとの相違点は、ド
レーン配線７の上に一部を残してＳｉＮ／ａ−Ｓｉ：Ｈ
積層部９’、Ａｌ膜（ゲート線と同層）１０’が形成さ
れていること、Ａｌ膜表面及び端部には陽極化成による
Ａｌ2Ｏ3膜が形成されており、この部分及びＳｉＮ／ａ
−Ｓｉ：Ｈ積層部９、ゲート線１０以外の部分のＩＴＯ
電極の膜厚が薄くなっている点にある。すなわち、この
場合にはＩＴＯ膜の段差は、保護膜の貫通孔に対応させ
たものでなく、ＳｉＮ／ａ−Ｓｉ：Ｈ積層部パターンに
ほぼ一致している。
【００４１】本実施例では保護膜には有機樹脂膜を用い
貫通孔は設けなかった。これによっても製造工程の簡略
化と云う目的も達成することができる。
貫通孔は設けなかった。これによっても製造工程の簡略
化と云う目的も達成することができる。
【００４２】以上の実施例で作製したＴＦＴ素子の特性
を、多数の素子で評価した結果、全て１２.５インチ対
角のＸＧＡ（１０２４×７６８）クラスに適用可能な書
き込み特性を示し、ゲート・ドレーン間のリークがない
ことを確認した。
を、多数の素子で評価した結果、全て１２.５インチ対
角のＸＧＡ（１０２４×７６８）クラスに適用可能な書
き込み特性を示し、ゲート・ドレーン間のリークがない
ことを確認した。
【００４３】
【発明の効果】本発明によれば、作製工程が簡略で、ド
レーン配線抵抗を低減できると共にゲート・ドレーン間
のリークを抑制できる。従って、ＴＦＴ−ＬＣＤの低コ
スト化及び高性能化を実現することができる。
レーン配線抵抗を低減できると共にゲート・ドレーン間
のリークを抑制できる。従って、ＴＦＴ−ＬＣＤの低コ
スト化及び高性能化を実現することができる。
【図１】実施例１によるアクティブマトリクス型液晶表
示装置のＴＦＴ素子の断面模式図である。
示装置のＴＦＴ素子の断面模式図である。
【図２】実施例１によるアクティブマトリクス型液晶表
示装置のＴＦＴ素子の平面パターンの部分模式図であ
る。
示装置のＴＦＴ素子の平面パターンの部分模式図であ
る。
【図３】実施例２によるアクティブマトリクス型液晶表
示装置のＴＦＴ素子の断面模式図である。
示装置のＴＦＴ素子の断面模式図である。
【図４】実施例３よるアクティブマトリクス型液晶表示
装置のＴＦＴ素子の平面パターンの部分模式図である。
装置のＴＦＴ素子の平面パターンの部分模式図である。
【図５】従来技術によるＴＦＴ素子の断面模式図であ
る。
る。
１…ガラス基板、２…ＩＴＯ膜、３…ａ−Ｓｉ：Ｈ膜の
半導体層、４…ゲート絶縁膜、５…ゲート電極、６…保
護膜、７…ドレーン線、８…ソース電極、９…ＳｉＮ／
ａ−Ｓｉ：Ｈ積層部、９’…ドレーン線上のＳｉＮ／ａ
−Ｓｉ：Ｈ積層部、１０…ゲート線、１０’…ドレーン
線上のＡｌ膜（ゲート線と同層）、１１…画素電極、１
２…表面酸化膜。
半導体層、４…ゲート絶縁膜、５…ゲート電極、６…保
護膜、７…ドレーン線、８…ソース電極、９…ＳｉＮ／
ａ−Ｓｉ：Ｈ積層部、９’…ドレーン線上のＳｉＮ／ａ
−Ｓｉ：Ｈ積層部、１０…ゲート線、１０’…ドレーン
線上のＡｌ膜（ゲート線と同層）、１１…画素電極、１
２…表面酸化膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 太田 益幸 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 金子 寿輝 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 峯村 哲郎 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (9)
- 【請求項１】 一方の絶縁基板上に互いに直交するゲー
ト配線及びドレーン配線が複数配設され、前記ゲート配
線とドレーン配線の交差部は互いに電気的に絶縁されて
おり、前記各交差部の近傍には薄膜トランジスタがそれ
ぞれ配置され、各薄膜トランジスタのソース電極はその
近傍に設けられた各透明画素電極に、ドレーン電極は前
記ドレーン配線にそれぞれ接続され、また、前記各薄膜
トランジスタのゲート電極は前記ゲート配線にそれぞれ
接続されており、これらは前記絶縁基板も含めて配向膜
または保護性絶縁膜及び配向膜で被覆されており、該絶
縁基板と対向して配置されたもう一方の透明絶縁基板上
には前記透明画素電極に対向して設けられた透明電極と
配向膜とを有し、前記２枚の絶縁基板間には液晶が挾持
されており、前記ゲート配線，ドレーン配線及び対向す
る透明絶縁基板上の透明電極は外部の液晶駆動回路に接
続されているアクティブマトリクス型液晶表示装置にお
いて、 前記ドレーン配線及び前記薄膜トランジスタのドレーン
電極及びソース電極は前記透明画素電極と同一材料で形
成されており、前記透明画素電極の膜厚をドレーン配線
部分より薄く構成したことを特徴とするアクティブマト
リクス型液晶表示装置。 - 【請求項２】 前記ドレーン配線、前記薄膜トランジス
タのドレーン電極及びソース電極、並びに前記透明画素
電極は順テーパ端面を有し、かつ、そのテーパ角は３０
°以下である請求項１に記載のアクティブマトリクス型
液晶表示装置。 - 【請求項３】 前記薄膜トランジスタはドレーン電極及
びソース電極上に跨って形成された半導体層，ゲート絶
縁層，ゲート電極から構成され、前記半導体層とゲート
絶縁層の積層部のパターンと前記ゲート電極パターンと
は同一中心線上あり、かつ、中心線の左右のパターンが
対称となるように形成されている請求項１または２に記
載のアクティブマトリクス型液晶表示装置。 - 【請求項４】 前記半導体層とゲート絶縁層の積層部の
パターン幅はゲート電極層が半導体層のパターン幅より
大きく、その両者の差は０.２〜５μｍである請求項
１，２または３に記載のアクティブマトリクス型液晶表
示装置。 - 【請求項５】 前記絶縁基板を被覆する保護性絶縁膜
は、前記透明画素電極上に該透明画素電極の寸法よりも
大きくない寸法の貫通孔を有し、該貫通孔の平面パター
ンは、前記ドレーン配線，前記薄膜トランジスタを構成
するドレーン電極及びソース電極と前記透明画素電極と
の膜厚段差部の平面パターンとほぼ一致するよう形成さ
れている請求項１〜４のいずれかに記載のアクティブマ
トリクス型液晶表示装置。 - 【請求項６】 前記ドレーン配線，前記薄膜トランジス
タのドレーン電極及びソース電極と、前記透明画素電極
との膜厚段差部の平面パターンは、前記薄膜トランジス
タの半導体層とゲート絶縁層との積層部の平面パターン
とほぼ一致するよう形成されている請求項１〜４のいず
れかに記載のアクティブマトリクス型液晶表示装置。 - 【請求項７】 前記ゲート配線及びドレーン配線を形成
する透明導電膜のシート抵抗が５Ω／□以下である請求
項１〜６のいずれかに記載のアクティブマトリクス型液
晶表示装置。 - 【請求項８】 前記透明画素電極の透過率は波長５５０
ｎｍの照射光に対して８５％以上である請求項１〜７の
いずれかに記載のアクティブマトリクス型液晶表示装
置。 - 【請求項９】 前記ゲート電極はＡｌまたはＴａを主体
とする金属材料からなり、該電極の表面と端面は該電極
材料の陽極酸化膜で被覆されている請求項１〜８のいず
れかに記載のアクティブマトリクス型液晶表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22187393A JPH0772510A (ja) | 1993-09-07 | 1993-09-07 | アクティブマトリクス型液晶表示装置 |
| US08/301,202 US5552909A (en) | 1993-09-07 | 1994-09-06 | Active matrix liquid-crystal display device having ITO signal lines and either a symmetric TFT structure or electrode and signal line edges with taper angles ≦30° |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22187393A JPH0772510A (ja) | 1993-09-07 | 1993-09-07 | アクティブマトリクス型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0772510A true JPH0772510A (ja) | 1995-03-17 |
Family
ID=16773524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22187393A Pending JPH0772510A (ja) | 1993-09-07 | 1993-09-07 | アクティブマトリクス型液晶表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5552909A (ja) |
| JP (1) | JPH0772510A (ja) |
Cited By (6)
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| JPH0990427A (ja) * | 1995-09-26 | 1997-04-04 | Nec Corp | 薄膜トランジスタおよび薄膜トランジスタの製造方法 |
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| JP2006093652A (ja) * | 2004-09-20 | 2006-04-06 | Samsung Sdi Co Ltd | 有機薄膜トランジスタ及びこれを備えた平板表示装置 |
| US7102160B1 (en) | 1999-09-14 | 2006-09-05 | Lg.Philips Lcd Co, Ltd. | TFT LCD including a source line having an extension pattern in the channel layer |
| JP2008235873A (ja) * | 2007-02-22 | 2008-10-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2014020892A1 (ja) * | 2012-08-01 | 2014-02-06 | パナソニック液晶ディスプレイ株式会社 | 薄膜トランジスタ及びその製造方法 |
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| EP3401000A1 (en) | 2017-05-09 | 2018-11-14 | Donaldson Company, Inc. | Adapter and air filter cartridge being adapted for use with such an adapter |
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-
1993
- 1993-09-07 JP JP22187393A patent/JPH0772510A/ja active Pending
-
1994
- 1994-09-06 US US08/301,202 patent/US5552909A/en not_active Expired - Fee Related
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