JP3028519B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JP3028519B2 JP3028519B2 JP63269677A JP26967788A JP3028519B2 JP 3028519 B2 JP3028519 B2 JP 3028519B2 JP 63269677 A JP63269677 A JP 63269677A JP 26967788 A JP26967788 A JP 26967788A JP 3028519 B2 JP3028519 B2 JP 3028519B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の製造方法に関し、特にアル
ミニウムを主成分とする電極配線を有する半導体集積回
路の製造方法に関する。
ミニウムを主成分とする電極配線を有する半導体集積回
路の製造方法に関する。
従来、この種の半導体集積回路の電極配線は、第３図
に示すように、素子が形成されたシリコン基板１の表面
を覆う絶縁膜としてのシリコン酸化膜２に所望の開口部
10を設けた後、スパッタリング法によりアルミニウムシ
リコン合金膜16を被着し、このアルミニウムシリコン合
金膜16を所望の形状にパターニングして電極配線が形成
されていた。
に示すように、素子が形成されたシリコン基板１の表面
を覆う絶縁膜としてのシリコン酸化膜２に所望の開口部
10を設けた後、スパッタリング法によりアルミニウムシ
リコン合金膜16を被着し、このアルミニウムシリコン合
金膜16を所望の形状にパターニングして電極配線が形成
されていた。
上述した従来の半導体集積回路の製造方法では、第３
図に示したように、シリコン基板１上のシリコン酸化膜
２に設けられた開口部10が小さくなると、スパッタリン
グ法により形成したアルミニウムシリコン合金間16が開
口部10内に堆積されなくなり、電極配線が断線して半導
体集積回路の製造歩留り及び信頼性を低下させるという
欠点がある。
図に示したように、シリコン基板１上のシリコン酸化膜
２に設けられた開口部10が小さくなると、スパッタリン
グ法により形成したアルミニウムシリコン合金間16が開
口部10内に堆積されなくなり、電極配線が断線して半導
体集積回路の製造歩留り及び信頼性を低下させるという
欠点がある。
本発明の半導体集積回路の製造方法は、半導体基板上
に形成された絶縁膜に開口部を設ける工程と、シリコン
とアルミニウムの相互拡散を防止するバリアメタル層を
前記開口部の底部を含む全面に形成する工程と、全面に
シリコン膜を形成し、バリアメタル層が形成された前記
開口部内をシリコンで埋設する工程と、前記シリコン膜
を前記開口部の外側に残すようにエッチングして前記シ
リコン膜表面を平坦に加工する工程と、前記平坦に加工
された前記シリコン膜表面上を含む前記半導体基板上に
アルミニウム膜又はアルミニウム合金膜を形成した後、
熱処理により前記シリコン膜と前記アルミニウム膜又は
アルミニウム合金膜を反応させ前記開口部内を含む前記
シリコン膜をアルミニウムシリコン合金とする工程とを
含んで構成される。
に形成された絶縁膜に開口部を設ける工程と、シリコン
とアルミニウムの相互拡散を防止するバリアメタル層を
前記開口部の底部を含む全面に形成する工程と、全面に
シリコン膜を形成し、バリアメタル層が形成された前記
開口部内をシリコンで埋設する工程と、前記シリコン膜
を前記開口部の外側に残すようにエッチングして前記シ
リコン膜表面を平坦に加工する工程と、前記平坦に加工
された前記シリコン膜表面上を含む前記半導体基板上に
アルミニウム膜又はアルミニウム合金膜を形成した後、
熱処理により前記シリコン膜と前記アルミニウム膜又は
アルミニウム合金膜を反応させ前記開口部内を含む前記
シリコン膜をアルミニウムシリコン合金とする工程とを
含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｇ）は本発明に関連する技術例を説
明するための工程順に示した半導体チップの断面図であ
る。
明するための工程順に示した半導体チップの断面図であ
る。
まず第１図（ａ）に示すように、素子が形成されたシ
リコン基板１上に形成されたシリコン酸化膜２に所望の
形状の開口部10を形成する。
リコン基板１上に形成されたシリコン酸化膜２に所望の
形状の開口部10を形成する。
次に第１図（ｂ）に示すように、全面にチタン膜をス
パッタリング法により、200〜2000Åの厚さに被着した
後、窒素又はアンモニア雰囲気中でハロゲンランプにて
600〜800℃の温度で30〜120秒の熱処理を行い、開口部1
0内を下からチタンシリタイド層４と窒化チタン層５と
し、シリコン酸化膜２上は窒化チタン層５とする。
パッタリング法により、200〜2000Åの厚さに被着した
後、窒素又はアンモニア雰囲気中でハロゲンランプにて
600〜800℃の温度で30〜120秒の熱処理を行い、開口部1
0内を下からチタンシリタイド層４と窒化チタン層５と
し、シリコン酸化膜２上は窒化チタン層５とする。
次に第１図（ｃ）に示すように、アンモニアと過酸化
水素の水溶液で窒化チタン層５を除去した後、再度窒素
又はアンモニア雰囲気中で熱処理を行ない、開口部10内
のチタンシリサイド層４の表面に窒化チタン層5Aを形成
する。このチタンシリサイド層４の表面の窒化にはアン
モニア雰囲気中で高周波プラズマにより行なう方法もあ
る。
水素の水溶液で窒化チタン層５を除去した後、再度窒素
又はアンモニア雰囲気中で熱処理を行ない、開口部10内
のチタンシリサイド層４の表面に窒化チタン層5Aを形成
する。このチタンシリサイド層４の表面の窒化にはアン
モニア雰囲気中で高周波プラズマにより行なう方法もあ
る。
次に第１図（ｄ）に示すように、減圧CVD法により多
結晶シリコンをシリコン基板１の全面に、開口部の径の
２分の１以上の膜厚に形成し、開口部10を多結晶シリコ
ン膜７で埋設する。
結晶シリコンをシリコン基板１の全面に、開口部の径の
２分の１以上の膜厚に形成し、開口部10を多結晶シリコ
ン膜７で埋設する。
次に第１図（ｅ）に示すように、シリコン基板１上の
多結晶シリコン膜７をシリコン酸化膜２の表面が露出す
るまでエッチングする。
多結晶シリコン膜７をシリコン酸化膜２の表面が露出す
るまでエッチングする。
次に第１図（ｆ）に示すように、銅を１％程度とシリ
コンを0.5％含んだアルミニウム合金膜８をスパッタリ
ング法により形成した後、通常のリソグラフィ技術を用
い所定の形状にパターニングする。
コンを0.5％含んだアルミニウム合金膜８をスパッタリ
ング法により形成した後、通常のリソグラフィ技術を用
い所定の形状にパターニングする。
最後に第１図（ｇ）に示すように、素子の安定化を図
るために400〜500℃の温度で10〜30分程度の熱処理を行
なう。この時開口部10内の多結晶シリコンとアルミニウ
ム合金とは相互拡散し、開口部10内はアルミニウム合金
膜8Aで実質的に埋設され、アルミニウム合金膜からなる
電極配線が形成される。
るために400〜500℃の温度で10〜30分程度の熱処理を行
なう。この時開口部10内の多結晶シリコンとアルミニウ
ム合金とは相互拡散し、開口部10内はアルミニウム合金
膜8Aで実質的に埋設され、アルミニウム合金膜からなる
電極配線が形成される。
このようにアルミニウム合金と多結晶シリコンとを相
互拡散さるためには、たとえば500℃で熱処理を行なう
場合、500℃でのアルミニウム中のシリコンの固溶度が
１％程度であるため、アルミニウム合金８中のシリコン
は１％以下にする必要がある。
互拡散さるためには、たとえば500℃で熱処理を行なう
場合、500℃でのアルミニウム中のシリコンの固溶度が
１％程度であるため、アルミニウム合金８中のシリコン
は１％以下にする必要がある。
第２図（ａ）〜（ｄ）は本発明の実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず第２図（ａ）に示すように、本発明に関連する技
術例同様シリコン基板１上に形成されたシリコン酸化膜
２に所望の開口部を形成した後、アルゴンと窒素の混合
雰囲気中でチタンタングステン合金をスパッタリング
し、窒化チタンタングステン合金膜13を500〜2000Åの
厚さに形成する。
術例同様シリコン基板１上に形成されたシリコン酸化膜
２に所望の開口部を形成した後、アルゴンと窒素の混合
雰囲気中でチタンタングステン合金をスパッタリング
し、窒化チタンタングステン合金膜13を500〜2000Åの
厚さに形成する。
次に第２図（ｂ）に示すように、減圧CVD法により多
結晶シリコン膜７を開口部の径の２分の１以上の厚さに
形成し、開口部を多結晶シリコン膜７で埋設した後、多
結晶シリコン膜７の平坦部での膜厚が数百Åになるまで
エッチングする。次に第２図（ｃ）に示すように、アル
ミニウム膜15を10000Å程度の厚さにスパッタリング法
により形成した後、通常のリソグラフィ技術を用いアル
ミニウム膜15,多結晶シリコン膜７及び窒化チタンタン
グステン合金膜13を連続してエッチングし、所定の形状
にパターニングする。
結晶シリコン膜７を開口部の径の２分の１以上の厚さに
形成し、開口部を多結晶シリコン膜７で埋設した後、多
結晶シリコン膜７の平坦部での膜厚が数百Åになるまで
エッチングする。次に第２図（ｃ）に示すように、アル
ミニウム膜15を10000Å程度の厚さにスパッタリング法
により形成した後、通常のリソグラフィ技術を用いアル
ミニウム膜15,多結晶シリコン膜７及び窒化チタンタン
グステン合金膜13を連続してエッチングし、所定の形状
にパターニングする。
次に第２図（ｄ）に示すように、素子の安定化を図る
ために熱処理を行なう。この時多結晶シリコン膜７とア
ルミニウム膜15が反応し、アルミニウムシリコン合金膜
16となり、窒化チタンタグステン合金膜13とアルミニウ
ムシリコン合金膜16との２層構造により電極配線が形成
される。
ために熱処理を行なう。この時多結晶シリコン膜７とア
ルミニウム膜15が反応し、アルミニウムシリコン合金膜
16となり、窒化チタンタグステン合金膜13とアルミニウ
ムシリコン合金膜16との２層構造により電極配線が形成
される。
この実施例では、電極配線が窒化チタンタングステン
合金膜13とアルミニウムシリコン合金膜16の２層構造に
より形成されているため、シリコン酸化膜２の開口部内
に埋設された多結晶シリコン膜７がアルミニウム膜15と
反応せず残ったとしても、シリコン基板１に形成された
素子とアルミニウムシリコン合金膜16とは、窒化チタン
タングステン合金膜13により接続されているため、素子
間が断線してしまう恐れはないという利点を有する。
合金膜13とアルミニウムシリコン合金膜16の２層構造に
より形成されているため、シリコン酸化膜２の開口部内
に埋設された多結晶シリコン膜７がアルミニウム膜15と
反応せず残ったとしても、シリコン基板１に形成された
素子とアルミニウムシリコン合金膜16とは、窒化チタン
タングステン合金膜13により接続されているため、素子
間が断線してしまう恐れはないという利点を有する。
以上説明したように本発明は、半導体基板上に形成さ
れた絶縁膜に開孔部を設けた後、シリコンとアルミニウ
ムの相互拡散を防止するバリアメタル層を少なくとも絶
縁膜の開口部内に形成し、更に開口部内をシリコンにて
埋設し、アルミニウム又はアルミニウム合金を被着した
後、パターニングして電極配線を形成することにより、
絶縁膜の開口部が小さくなっても、開口部内をアルミニ
ウム合金で埋設し平坦化できるため、電極配線に断線を
生ずることはなくなり、半導体基板内に形成された素子
の接続を確実にできる。
れた絶縁膜に開孔部を設けた後、シリコンとアルミニウ
ムの相互拡散を防止するバリアメタル層を少なくとも絶
縁膜の開口部内に形成し、更に開口部内をシリコンにて
埋設し、アルミニウム又はアルミニウム合金を被着した
後、パターニングして電極配線を形成することにより、
絶縁膜の開口部が小さくなっても、開口部内をアルミニ
ウム合金で埋設し平坦化できるため、電極配線に断線を
生ずることはなくなり、半導体基板内に形成された素子
の接続を確実にできる。
また、半導体基板とアルミニウム合金の間にはバリア
メタル層があるため、アルミニウムにより素子が破壊さ
れるという恐れは全くなくなるという効果もある。従っ
て半導体集積回路の製造歩留り及び信頼性は向上する。
メタル層があるため、アルミニウムにより素子が破壊さ
れるという恐れは全くなくなるという効果もある。従っ
て半導体集積回路の製造歩留り及び信頼性は向上する。
第１図及び第２図は本発明に関連する技術例及び本発明
の実施例を説明するための半導体チップの断面図、第３
図は従来の半導体集積回路の製造方法を説明するための
半導体チップの断面図である。 １……シリコン基板、２……シリコン酸化膜、４……チ
タンシリサイド層、5,5A……窒化チタン層、７……多結
晶シリコン膜、８……アルミニウム合金膜、13……窒化
チタンタングステン合金膜、15……アルミニウム膜、16
……アルミニウムシリコン合金膜。
の実施例を説明するための半導体チップの断面図、第３
図は従来の半導体集積回路の製造方法を説明するための
半導体チップの断面図である。 １……シリコン基板、２……シリコン酸化膜、４……チ
タンシリサイド層、5,5A……窒化チタン層、７……多結
晶シリコン膜、８……アルミニウム合金膜、13……窒化
チタンタングステン合金膜、15……アルミニウム膜、16
……アルミニウムシリコン合金膜。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 H01L 21/768
Claims (1)
- 【請求項１】半導体基板上に形成された絶縁膜に開口部
を設ける工程と、シリコンとアルミニウムの相互拡散を
防止するバリアメタル層を前記開口部の底部を含む全面
に形成する工程と、全面にシリコン膜を形成し、バリア
メタル層が形成された前記開口部内をシリコンで埋設す
る工程と、前記シリコン膜を前記開口部の外側に残すよ
うにをエッチングして前記シリコン膜表面を平坦に加工
する工程と、前記平坦に加工された前記シリコン膜表面
上を含む前記半導体基板上にアルミニウム膜又はアルミ
ニウム合金膜を形成した後、熱処理により前記シリコン
膜と前記アルミニウム膜又はアルミニウム合金膜を反応
させ前記開口部内を含む前記シリコン膜をアルミニウム
シリコン合金とする工程とを含むことを特徴とする半導
体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269677A JP3028519B2 (ja) | 1988-10-25 | 1988-10-25 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269677A JP3028519B2 (ja) | 1988-10-25 | 1988-10-25 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02116124A JPH02116124A (ja) | 1990-04-27 |
| JP3028519B2 true JP3028519B2 (ja) | 2000-04-04 |
Family
ID=17475657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63269677A Expired - Lifetime JP3028519B2 (ja) | 1988-10-25 | 1988-10-25 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3028519B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109829B2 (ja) * | 1989-11-20 | 1995-11-22 | 三菱電機株式会社 | 半導体装置の製造方法 |
| KR960001601B1 (ko) * | 1992-01-23 | 1996-02-02 | 삼성전자주식회사 | 반도체 장치의 접촉구 매몰방법 및 구조 |
| JP3315730B2 (ja) * | 1991-08-26 | 2002-08-19 | マイクロリス、コーパレイシャン | ピエゾ抵抗半導体センサ・ゲージ及びこれを作る方法 |
| JP2730458B2 (ja) * | 1993-09-14 | 1998-03-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5668055A (en) * | 1995-05-05 | 1997-09-16 | Applied Materials, Inc. | Method of filling of contact openings and vias by self-extrusion of overlying compressively stressed matal layer |
| JP2000349255A (ja) * | 1999-06-03 | 2000-12-15 | Oki Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| JP2004260101A (ja) | 2003-02-27 | 2004-09-16 | Rohm Co Ltd | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62140435A (ja) * | 1985-12-13 | 1987-06-24 | Mitsubishi Electric Corp | 半導体装置 |
| US4884123A (en) * | 1987-02-19 | 1989-11-28 | Advanced Micro Devices, Inc. | Contact plug and interconnect employing a barrier lining and a backfilled conductor material |
-
1988
- 1988-10-25 JP JP63269677A patent/JP3028519B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02116124A (ja) | 1990-04-27 |
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