JPS62140435A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62140435A JPS62140435A JP28226285A JP28226285A JPS62140435A JP S62140435 A JPS62140435 A JP S62140435A JP 28226285 A JP28226285 A JP 28226285A JP 28226285 A JP28226285 A JP 28226285A JP S62140435 A JPS62140435 A JP S62140435A
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- Japan
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- polycrystalline silicon
- layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置に関し、特にシリコンゲＬ ７
？ＳＩ’％ｊｎ（’ Ｌ 扁’／ Ｘ； １＃ ｌ”
羞Ｉｆｆ七ｈ ス１ 曳）々 ／ｙｋ構造の改良に係
るものである。
？ＳＩ’％ｊｎ（’ Ｌ 扁’／ Ｘ； １＃ ｌ”
羞Ｉｆｆ七ｈ ス１ 曳）々 ／ｙｋ構造の改良に係
るものである。
従来例によるこの種のシリコンゲートＣＭＯＳトランジ
スタにおけるコンタクト部の接続手段を第２図（ａ）な
いしくｃ）に示す。
スタにおけるコンタクト部の接続手段を第２図（ａ）な
いしくｃ）に示す。
すなわち、従来例でのコンタクト構造は、第２図（ａ）
に示すように、素子間分離のための厚いフィールド酸化
膜２によって区分されたシリコン半導体基板１の主面と
で、一方のＮウェル領域３にそれぞれのＰ型拡散層４．
他方の領域にそれぞれのＮ型拡散層５と、そのゲート酸
化膜Ｂ、およびゲート電極としての多結晶シリコン電極
層７を選択的に形成させ、かつご覧では必要に応じてフ
ィールド酸化膜２上に多結晶シリコン電極層７ａを形成
させたシリコンゲートＣＭＯＳトランジスタの構成にあ
って、外部のＡ交配線層とこれらの拡散層４および５．
ないしは多結晶シリコン電極層７ａとを接続させる場合
、まず同図（ｂ）に示すように、これらの表面を層間絶
縁膜８により被覆させたのち、゛この層間絶縁膜８の該
当部分、ご覧では前記それぞれ一方の拡散層４，５およ
び多結晶シリコン電極層７ａ部分に対し選択的にエツチ
ングして、コンタクトホール９を開口させ、ついで同図
（Ｃ）に示すように、各コンタクトホール３を含む層間
絶縁膜８上にＡｎ配線層１０をデポジットさせて、この
Ａｎ配線層１０を各コンタクトホール９により、それぞ
れ拡散層４，５および多結晶シリコン電極層７ａに接続
させるようにしている。
に示すように、素子間分離のための厚いフィールド酸化
膜２によって区分されたシリコン半導体基板１の主面と
で、一方のＮウェル領域３にそれぞれのＰ型拡散層４．
他方の領域にそれぞれのＮ型拡散層５と、そのゲート酸
化膜Ｂ、およびゲート電極としての多結晶シリコン電極
層７を選択的に形成させ、かつご覧では必要に応じてフ
ィールド酸化膜２上に多結晶シリコン電極層７ａを形成
させたシリコンゲートＣＭＯＳトランジスタの構成にあ
って、外部のＡ交配線層とこれらの拡散層４および５．
ないしは多結晶シリコン電極層７ａとを接続させる場合
、まず同図（ｂ）に示すように、これらの表面を層間絶
縁膜８により被覆させたのち、゛この層間絶縁膜８の該
当部分、ご覧では前記それぞれ一方の拡散層４，５およ
び多結晶シリコン電極層７ａ部分に対し選択的にエツチ
ングして、コンタクトホール９を開口させ、ついで同図
（Ｃ）に示すように、各コンタクトホール３を含む層間
絶縁膜８上にＡｎ配線層１０をデポジットさせて、この
Ａｎ配線層１０を各コンタクトホール９により、それぞ
れ拡散層４，５および多結晶シリコン電極層７ａに接続
させるようにしている。
そしてこの従来例による接続構造の場合には、層間絶縁
膜８へのコンタクトホール９のエツチングに際して、接
続後のＡ交配線層１０の断線などを防止するために、同
コンタクトホール９の開口部形状をテーパーエツチング
により外拡形状部３ａに形成させ、またＡｎデポジット
についても、 Ａｎの拡散層４，５からシリコン半導
体基板ｌへの、いわゆる突き抜けなどを防止するために
、予めＡ！；Ｌにシリコンを含ませてデポジットさせる
ようにしており、さらにＡｌ配線層１０と、拡散層４．
５および多結晶シリコン電極層７ａとのそれぞれオーミ
ック性を良好にするために、接続後、４５０℃程度の熱
処理を行なうようにしている。
膜８へのコンタクトホール９のエツチングに際して、接
続後のＡ交配線層１０の断線などを防止するために、同
コンタクトホール９の開口部形状をテーパーエツチング
により外拡形状部３ａに形成させ、またＡｎデポジット
についても、 Ａｎの拡散層４，５からシリコン半導
体基板ｌへの、いわゆる突き抜けなどを防止するために
、予めＡ！；Ｌにシリコンを含ませてデポジットさせる
ようにしており、さらにＡｌ配線層１０と、拡散層４．
５および多結晶シリコン電極層７ａとのそれぞれオーミ
ック性を良好にするために、接続後、４５０℃程度の熱
処理を行なうようにしている。
しかしながら、このように構成される従来のシリコンゲ
ートＣＭＯＳトランジスタにおける外部Ａｎ配線層と、
各拡散層、ないしはその他の必要とされる多結晶シリコ
ン電極層とのコンタクト構造では、トランジスタの高集
積密度化に伴なって、殊に各拡散層４．５へのコンタク
トホール９と多結晶シリコン電極層７との相互の間隔が
小さくされることから、開口性拡形状部９ａのテーパー
エツチングが不可能になると共に、各コンタクトホール
９自体の断面積の微少化に伴って、そのアスペクト比（
層間絶縁膜厚さ／コンタクト長さ）も大きくなり、また
従来のＡｎデポジット技術では、ホール側面部にＡｎが
付着しにく覧なって、良好な接続をなし得なくなる慣れ
を生じており、さらには接続後の熱処理によっても、段
差部に高抵抗のシリコンの固りを生じ易くて、この接続
部でのオーミック抵抗の増加が問題になるなどの不都合
を有するものであった。
ートＣＭＯＳトランジスタにおける外部Ａｎ配線層と、
各拡散層、ないしはその他の必要とされる多結晶シリコ
ン電極層とのコンタクト構造では、トランジスタの高集
積密度化に伴なって、殊に各拡散層４．５へのコンタク
トホール９と多結晶シリコン電極層７との相互の間隔が
小さくされることから、開口性拡形状部９ａのテーパー
エツチングが不可能になると共に、各コンタクトホール
９自体の断面積の微少化に伴って、そのアスペクト比（
層間絶縁膜厚さ／コンタクト長さ）も大きくなり、また
従来のＡｎデポジット技術では、ホール側面部にＡｎが
付着しにく覧なって、良好な接続をなし得なくなる慣れ
を生じており、さらには接続後の熱処理によっても、段
差部に高抵抗のシリコンの固りを生じ易くて、この接続
部でのオーミック抵抗の増加が問題になるなどの不都合
を有するものであった。
この発明は従来のこのような問題点を改善するためにな
されたものであって、その目的とするところは、シリコ
ンゲートＣＭＯ！ｌｌｉ ）ランジスタのコンタクト部
としての拡散層、ないしはその他の必要とされる多結晶
シリコン電極層における外部Ａｎ配線層との良好なカバ
レッジを得ると共に、 ＡＭデポジット時のシリコン半
導体基板への突き抜けを防止し、併せて安定なコンタク
ト抵抗を得られるようにしたこの種の半導体装置を提供
することである。
されたものであって、その目的とするところは、シリコ
ンゲートＣＭＯ！ｌｌｉ ）ランジスタのコンタクト部
としての拡散層、ないしはその他の必要とされる多結晶
シリコン電極層における外部Ａｎ配線層との良好なカバ
レッジを得ると共に、 ＡＭデポジット時のシリコン半
導体基板への突き抜けを防止し、併せて安定なコンタク
ト抵抗を得られるようにしたこの種の半導体装置を提供
することである。
前記の目的を達成するために、この発明に係る半導体装
置は、シリコンゲートＣＭＯＳトランジスタでの下層の
拡散層、ないしはその他の必要とされる多結晶シリコン
電極層に対し、上層の層間絶縁膜に開口させたコンタク
トホールを通して、外部のＡｌ配線層を接続させるコン
タクト構造にあって、コンタクトホール内で拡散層、な
いしは多結晶シリコン電極層に接してシリサイド化され
た高融点金属層を設けると共に、このコンタクトホール
内に、接続層としての、低抵抗の多結晶シリコン層を埋
め込んで平坦化させ、この埋め込み多結晶シリコン層上
にＡＩＬ配線層を接続形成させるようにしたものである
。
置は、シリコンゲートＣＭＯＳトランジスタでの下層の
拡散層、ないしはその他の必要とされる多結晶シリコン
電極層に対し、上層の層間絶縁膜に開口させたコンタク
トホールを通して、外部のＡｌ配線層を接続させるコン
タクト構造にあって、コンタクトホール内で拡散層、な
いしは多結晶シリコン電極層に接してシリサイド化され
た高融点金属層を設けると共に、このコンタクトホール
内に、接続層としての、低抵抗の多結晶シリコン層を埋
め込んで平坦化させ、この埋め込み多結晶シリコン層上
にＡＩＬ配線層を接続形成させるようにしたものである
。
すなわち、この発明では、層間絶縁層に開口されるコン
タクトホール内を、低抵抗の多結晶シリコン層により埋
め込んで平坦化させるために、コンタクト部でのＡｎの
良好なカバレッジが得られると共に、この低抵抗多結晶
シリコン層の介在により、 Ａｉデポジットに際しての
シリコン半導体基板への突き抜けを完全に阻止し、併せ
てシリコン析出などによるコンタクト抵抗の増加をも効
果的に防止できるのであり、また低抵抗多結晶シリコン
層と拡散層との間に、シリサイド化された高融点金属層
を介在させることによって、これらの低抵抗多結晶シリ
コン層と拡散層間にＰＭ接合が形成されるのを良好に防
止できるのである。
タクトホール内を、低抵抗の多結晶シリコン層により埋
め込んで平坦化させるために、コンタクト部でのＡｎの
良好なカバレッジが得られると共に、この低抵抗多結晶
シリコン層の介在により、 Ａｉデポジットに際しての
シリコン半導体基板への突き抜けを完全に阻止し、併せ
てシリコン析出などによるコンタクト抵抗の増加をも効
果的に防止できるのであり、また低抵抗多結晶シリコン
層と拡散層との間に、シリサイド化された高融点金属層
を介在させることによって、これらの低抵抗多結晶シリ
コン層と拡散層間にＰＭ接合が形成されるのを良好に防
止できるのである。
以下、この発明に係る半導体装置の一実施例につき、第
１図（ａ）ないしくｅ）を参照して詳細に説明する。
１図（ａ）ないしくｅ）を参照して詳細に説明する。
第１図（ａ）ないしくｅ）はこの実施例を適用したシリ
コンゲートＣＭＯＳトランジスタにおける外部のＡｌ配
線層と、拡散層および多結晶シリコン電極層とのコンタ
クト部の接続を工程順に表わした断面図であり、この第
１図実施例において前記第２図従来例と同一符号は同一
または相当部分を示している。
コンゲートＣＭＯＳトランジスタにおける外部のＡｌ配
線層と、拡散層および多結晶シリコン電極層とのコンタ
クト部の接続を工程順に表わした断面図であり、この第
１図実施例において前記第２図従来例と同一符号は同一
または相当部分を示している。
この実施例においては、まず前記従来例での場合と同様
に、シリコン半導体基板ｌ上に、各拡散層４．５および
ゲート酸化膜６．多結晶シリコン電極層７と、その他の
必要とされる多結晶シリコン電極層７ａとを形成させ、
かつこれらの全面を居間絶縁膜８により被覆させたのち
、この層間絶縁膜８の該当部分、ご覧では前記それぞれ
に該当する一方の拡散層４．５および多結晶シリコン電
極層の各部分を、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉ
ｏｎ Ｅｔｃｈｉｎｇ、 リアクティブ・イオン・エツ
チング）により選択的にエツチングして、それぞれにコ
ンタクトホール９を開口させる（第１図（ａ））。
に、シリコン半導体基板ｌ上に、各拡散層４．５および
ゲート酸化膜６．多結晶シリコン電極層７と、その他の
必要とされる多結晶シリコン電極層７ａとを形成させ、
かつこれらの全面を居間絶縁膜８により被覆させたのち
、この層間絶縁膜８の該当部分、ご覧では前記それぞれ
に該当する一方の拡散層４．５および多結晶シリコン電
極層の各部分を、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉ
ｏｎ Ｅｔｃｈｉｎｇ、 リアクティブ・イオン・エツ
チング）により選択的にエツチングして、それぞれにコ
ンタクトホール９を開口させる（第１図（ａ））。
ついでこれらの全面に、チタンなどの高融点金属層１１
ａをデポジットした上で、６００℃程度の熱処理をなす
ことにより、シリコンに接しているチタン部分、すなわ
ちご覧では拡散層４．５および多結晶シリコン電極層７
ａに接しているチタン部分のみに反応を生じて、同部分
がシリサイド化（層間絶縁膜８に接している部分には反
応を生じない）され、その後、チタンのエツチングを行
ない、シリサイド化されていない部分を除去することで
、これらの拡散層４．５および多結晶シリコン電極層７
ａに接してシリサイド化された高融点金属層１１を形成
する（同図（ｂ））。
ａをデポジットした上で、６００℃程度の熱処理をなす
ことにより、シリコンに接しているチタン部分、すなわ
ちご覧では拡散層４．５および多結晶シリコン電極層７
ａに接しているチタン部分のみに反応を生じて、同部分
がシリサイド化（層間絶縁膜８に接している部分には反
応を生じない）され、その後、チタンのエツチングを行
ない、シリサイド化されていない部分を除去することで
、これらの拡散層４．５および多結晶シリコン電極層７
ａに接してシリサイド化された高融点金属層１１を形成
する（同図（ｂ））。
次に前記各コンタクトホール９を充分に埋め込むように
して多結晶シリコン層１２ａをデポジットすると共に、
この多結晶シリコン層１２ａにリンなどを拡散させて低
抵抗化（あるいはリンをドープして低抵抗化した多結晶
シリコン層をデポジットする）させ（同図（Ｃ））たの
ち、再度、前記ＲＩＥにより全面エツチングして、各コ
ンタクトホール９領域以外の多結晶シリコンｌ’１２ａ
を除去することにより、各コンタクトホール９内に低抵
抗多結晶シリコン層１２を形成させ（同図（ｄ））、続
いてその後、従来例と同様に各Ａ４配線層ｌＯをデポジ
ットさせ、それぞれにコンタクトホール９内の低抵抗多
結晶シリコン層１２．および前記シリサイド化された高
融点金属層１１を通して、このＡｉ配線層１３をそれぞ
れ前記拡散層４，５および多結晶シリコン電極層７ａに
接続させたものである（同図（ｅ））。
して多結晶シリコン層１２ａをデポジットすると共に、
この多結晶シリコン層１２ａにリンなどを拡散させて低
抵抗化（あるいはリンをドープして低抵抗化した多結晶
シリコン層をデポジットする）させ（同図（Ｃ））たの
ち、再度、前記ＲＩＥにより全面エツチングして、各コ
ンタクトホール９領域以外の多結晶シリコンｌ’１２ａ
を除去することにより、各コンタクトホール９内に低抵
抗多結晶シリコン層１２を形成させ（同図（ｄ））、続
いてその後、従来例と同様に各Ａ４配線層ｌＯをデポジ
ットさせ、それぞれにコンタクトホール９内の低抵抗多
結晶シリコン層１２．および前記シリサイド化された高
融点金属層１１を通して、このＡｉ配線層１３をそれぞ
れ前記拡散層４，５および多結晶シリコン電極層７ａに
接続させたものである（同図（ｅ））。
従ってこの実施例による接続構造においては、コンタク
トホール８への低抵抗多結晶シリコン層１２の埋め込み
により、コンタクトホール８自体の開口径がたとえ微少
であっても、良好な接続性を得られると共に、開口部に
テーパーエツチングを施して外拡形状部を形成する必要
がなく、 Ａｕの良好なカバレッジが得られ、かつＡ９
．スパッタ時での半導体基板への突き抜けが阻止される
のであり、またシリサイド化された高融点金属層１１に
よって、低抵抗多結晶シリコン層１２と各拡散層４．５
間でのＰＮ接合の形成を防止でき、さらには段差部が形
成されることもなくて平坦化を達成できるのである。
トホール８への低抵抗多結晶シリコン層１２の埋め込み
により、コンタクトホール８自体の開口径がたとえ微少
であっても、良好な接続性を得られると共に、開口部に
テーパーエツチングを施して外拡形状部を形成する必要
がなく、 Ａｕの良好なカバレッジが得られ、かつＡ９
．スパッタ時での半導体基板への突き抜けが阻止される
のであり、またシリサイド化された高融点金属層１１に
よって、低抵抗多結晶シリコン層１２と各拡散層４．５
間でのＰＮ接合の形成を防止でき、さらには段差部が形
成されることもなくて平坦化を達成できるのである。
以上詳述したようにこの発明によるときは、シリコン析
出） ＣＭＯ９）ランジスタにおける下層の拡散層、な
いしはその他の必要とされる多結晶シリコン電極層に対
し、上層の層間絶縁膜に開口させたコンタクトホールを
通して、外部Ａｉ配線層を接続させるコンタクト構造に
あって、層間絶縁層に開口されるコンタクトホール内を
、低抵抗の多結晶シリコン層により埋め込んで接続層と
したの゛で、コンタクト部での外部Ａｉ配線層との良好
なカバレッジが得られ、表面平坦化による段差部の解消
も併せて良好な接続性を保持できると共に、この低抵抗
多結晶シリコン層の介在により、 Ａｎデポジット時で
のシリコン半導体基板への突き抜けを完全に阻止でき、
かつシリコン析出などによるコンタクト抵抗の増加をも
効果的に防止でき、また低抵抗多結晶シリコン層と拡散
層との間に、シリサイド化された高融点金属層を介在さ
せた覧めに、これらの埋め込まれる低抵抗多結晶シリコ
ン層と拡散層間にＰＮ接合が形成されるのを阻止し得る
のであり、この種の装置での素子の高密度集積化に極め
て有用で、しかも構造的にも簡単で容易に実施できるな
どの特長がある。
出） ＣＭＯ９）ランジスタにおける下層の拡散層、な
いしはその他の必要とされる多結晶シリコン電極層に対
し、上層の層間絶縁膜に開口させたコンタクトホールを
通して、外部Ａｉ配線層を接続させるコンタクト構造に
あって、層間絶縁層に開口されるコンタクトホール内を
、低抵抗の多結晶シリコン層により埋め込んで接続層と
したの゛で、コンタクト部での外部Ａｉ配線層との良好
なカバレッジが得られ、表面平坦化による段差部の解消
も併せて良好な接続性を保持できると共に、この低抵抗
多結晶シリコン層の介在により、 Ａｎデポジット時で
のシリコン半導体基板への突き抜けを完全に阻止でき、
かつシリコン析出などによるコンタクト抵抗の増加をも
効果的に防止でき、また低抵抗多結晶シリコン層と拡散
層との間に、シリサイド化された高融点金属層を介在さ
せた覧めに、これらの埋め込まれる低抵抗多結晶シリコ
ン層と拡散層間にＰＮ接合が形成されるのを阻止し得る
のであり、この種の装置での素子の高密度集積化に極め
て有用で、しかも構造的にも簡単で容易に実施できるな
どの特長がある。
第１図（ａ）ないしくｅ）はこの発明に係る半導体装置
の一実施例を適用したシリコンゲー） ＣＭＯＳ トラ
ンジスタでの外部のＡｆＬ配線層と、拡散層、多結晶シ
リコン電極層とのコンタクト部の接続を工程順に表わし
た断面図、第２図（ａ）ないしくｃ）は同上従来例によ
るコンタクト部の接続を工程順に表わした断面図である
。 １・・・・シリコン半導体基板、２・・・・フィールド
酸化膜、４．５・・・・拡散層、６・・・・ゲート酸化
膜、７および７ａ・・・・多結晶シリコン電極層、８・
・・・層間絶縁膜、９・・・・コンタクトホール、ｌＯ
・・・・ＡＪＩ配線層、 １１・・・・シリサイド化高
融点金属層、１２・・・・低抵抗多結晶シリコン層。 第１図 （ｄ） １２＋ １ｇ５ａ多Ｓ巴品シリコン冴 （ｅ） １０：ＡＩ虜と潟し督 第２図 （ｂ） （Ｃ） 手続補正書（自発） 昭和６１年５Ｆ１２９Ｂ
の一実施例を適用したシリコンゲー） ＣＭＯＳ トラ
ンジスタでの外部のＡｆＬ配線層と、拡散層、多結晶シ
リコン電極層とのコンタクト部の接続を工程順に表わし
た断面図、第２図（ａ）ないしくｃ）は同上従来例によ
るコンタクト部の接続を工程順に表わした断面図である
。 １・・・・シリコン半導体基板、２・・・・フィールド
酸化膜、４．５・・・・拡散層、６・・・・ゲート酸化
膜、７および７ａ・・・・多結晶シリコン電極層、８・
・・・層間絶縁膜、９・・・・コンタクトホール、ｌＯ
・・・・ＡＪＩ配線層、 １１・・・・シリサイド化高
融点金属層、１２・・・・低抵抗多結晶シリコン層。 第１図 （ｄ） １２＋ １ｇ５ａ多Ｓ巴品シリコン冴 （ｅ） １０：ＡＩ虜と潟し督 第２図 （ｂ） （Ｃ） 手続補正書（自発） 昭和６１年５Ｆ１２９Ｂ
Claims (1)
- シリコン半導体基板の主面上に形成される下層の拡散層
、ないしはその他の多結晶シリコン電極層に対し、上層
の層間絶縁膜に開口させたコンタクトホールを通して、
外部Ａｌ配線層を接続させるコンタクト構造において、
前記コンタクトホール内で前記拡散層、ないしは多結晶
シリコン電極層に接してシリサイド化された高融点金属
層を設けると共に、このコンタクトホール内に、接続層
としての、低抵抗の多結晶シリコン層を埋め込んで平坦
化させ、この埋め込み多結晶シリコン層上にＡｌ配線層
を接続形成させたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28226285A JPS62140435A (ja) | 1985-12-13 | 1985-12-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28226285A JPS62140435A (ja) | 1985-12-13 | 1985-12-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62140435A true JPS62140435A (ja) | 1987-06-24 |
Family
ID=17650160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28226285A Pending JPS62140435A (ja) | 1985-12-13 | 1985-12-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62140435A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290610A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 半導体集積回路の製造方法 |
| JPH02116124A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体集積回路の製造方法 |
-
1985
- 1985-12-13 JP JP28226285A patent/JPS62140435A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290610A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 半導体集積回路の製造方法 |
| JPH02116124A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体集積回路の製造方法 |
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