KR101406224B1 - 나노 와이어 트랜지스터 및 그 제조 방법 - Google Patents
나노 와이어 트랜지스터 및 그 제조 방법 Download PDFInfo
- Publication number
- KR101406224B1 KR101406224B1 KR1020070108436A KR20070108436A KR101406224B1 KR 101406224 B1 KR101406224 B1 KR 101406224B1 KR 1020070108436 A KR1020070108436 A KR 1020070108436A KR 20070108436 A KR20070108436 A KR 20070108436A KR 101406224 B1 KR101406224 B1 KR 101406224B1
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- layer
- forming
- protrusions
- nanowire
- Prior art date
Links
- 239000002070 nanowire Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 238000000034 method Methods 0.000 claims description 37
- 229910052710 silicon Inorganic materials 0.000 claims description 27
- 239000010703 silicon Substances 0.000 claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 19
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 238000005192 partition Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
- H01L29/0669—Nanowires or nanotubes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02603—Nanowires
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nanotechnology (AREA)
- Power Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Materials Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 나노 와이어 트랜지스터 및 그 제조 방법에 관한 것이다. 양측부에 돌출 영역이 형성된 기판; 상기 돌출 영역에 각각 형성된 소스 및 드레인; 상기 돌출 영역을 연결하며 나노 와이어 구조로 형성된 채널; 및 상기 채널 표면에 순차적으로 형성된 게이트 절연층; 및 게이트 전극층;을 포함하는 나노 와이어 트랜지스터.
Description
본 발명은 나노 와이어 트랜지스터에 관한 것으로, 보다 상세하게는 트랜지스터의 채널 영역을 나노 와이어 구조로 형성한 나노 와이어 트랜지스터 및 그 제조 방법에 관한 것이다.
트랜지스터의 채널 영역을 나노 와이어(nanowire) 구조로 형성시키고자 하는 경우, 촉매를 이용하여 기판 상에 직접 성장시키는 공정이 소개되었다. 그러나, 원하는 영역에 나노 와이어를 높은 quality로 성장시키기 어려운 문제점이 있다.
이를 개선하기 위해 리소그래피(lithography) 및 에칭(etching) 공정을 이용하여 형성하는 공정이 연구되고 있다. 리소그래피 및 에칭 공정을 이용하여 나노 와이어를 형성하는 공정은 종래의 반도체 제조 공정과 공통된 공정을 사용하여 채널을 원하는 곳에 형성할 수 있는 장점이 있다. 현재 트랜지스터는 반도체 소자에 있어서, 스위칭 소자로 일반적으로 이용되고 있다. 트랜지스터는 통상 실리콘 기판을 사용하여 형성시킨다. 그러나, 실리콘 기판은 소스 및 드레인 영역을 얇게 형성하기가 어렵고 실리콘 기판과의 접합면에 형성되는 기생 접합 캐새시터를 줄이기 어렵기 때문에 동작 속도를 개선하기 어려운 문제가 있다. 따라서, SOI(silicon on insulation)를 웨이퍼로 사용하여 나노 와이어를 포함하는 트랜지스터가 제안되었다. SOI 구조의 트랜지스터는 단위 소자가 형성되는 실리콘층이 절연층을 사이에 두고 실리콘 기판과 전기적으로 완전히 분리되는 구조를 지니고 있다. SOI 구조를 도입하여 IC 칩 내에 형성된 단위 소자들간에 나타나는 용량성 결합(capacitive coupling)이 줄어드는 이점이 있다. 그러나, SOI 기판을 사용하는 경우, 공정은 비교적 단순하지만 채널 영역으로 사용하는 층의 quality가 벌크 실리콘에 비해 떨어지며, SOI 웨이퍼 가격이 벌크 실리콘 웨이퍼에 비해 월등히 비싼 문제가 있다.
본 발명에서는 벌크 기판 상에 나노 와이어 구조로 형성된 채널을 포함하는 나노 와이어 트랜지스터 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에서는,
양측부에 돌출 영역이 형성된 기판;
상기 돌출 영역에 각각 형성된 소스 및 드레인;
상기 돌출 영역을 연결하며 나노 와이어 구조로 형성된 채널; 및
상기 채널 표면에 순차적으로 형성된 게이트 절연층; 및 게이트 전극층;을 포함하는 나노 와이어 트랜지스터를 제공한다.
본 발명에 있어서, 상기 채널은 다수개 형성된 것일 수 있다.
본 발명에 있어서, 상기 채널 하부의 상기 기판 상에 형성된 절연층을 더 포함할 수 있다.
또한, 본 발명에서는 트랜지스터의 제조 방법에 있어서,
(가) 기판을 식각하여 기판의 양측에 돌출부를 형성하며, 상기 돌출부 사이에 격벽 형태의 핀 구조를 형성하는 단계;
(나) 상기 기판 표면에 절연층을 형성한 뒤, 상기 절연층을 식각하여 상기 기판 표면의 돌출부를 노출시키는 단계;
(다) 에피-실리콘 성장 공정을 실시하여 상기 핀 구조의 상부를 하부보다 두 껍게 성장시키고, 상기 핀 구조를 식각하여 상기 핀 구조의 하부를 제거함으로써 나노 와이어 구조의 채널을 형성하는 단계; 및
(라) 상기 채널 표면에 게이트 절연층 및 게이트 전극층을 순차적으로 형성하고, 상기 기판 양측 돌출부에 소스 및 드레인을 형성하는 단계를 포함하는 나노 와이어 트랜지스터의 제조 방법을 제공한다.
본 발명에 있어서, 상기 (가)단계는,
상기 기판 상에 마스크층을 형성하는 단계;
상기 마스크층을 패터닝하는 단계; 및
상기 마스크층에 의해 노출된 상기 기판 표면을 식각하는 단계;를 포함할 수 있다.
본 발명에 있어서, 상기 에피-실리콘 성장 공정은 UHV-CVD에 의할 수 있다.
또한, 본 발명에서는,
(가) 기판 상에 질화층 및 산화층을 순차적으로 형성한 뒤, 상기 질화층 및 산화층의 일부 영역을 식각하는 단계;
(나) 에피-실리콘 성장 공정을 실시하여 상기 기판 표면에 실리콘을 성장시켜, 상기 기판의 양측부에 돌출부를 형성하며, 상기 돌출부 사이에 격벽 형태의 핀 구조를 형성하는 단계;
(다) 상기 산화층을 제거한 뒤, 실리콘 식각 공정을 실시하여 상기 핀 구조의 하부를 제거하여 나노 와이어 구조의 채널을 형성하는 단계; 및
(라) 상기 채널 표면에 게이트 절연층 및 게이트 전극층을 순차적으로 형성 하고, 상기 기판 양측 돌출부에 소스 및 드레인을 형성하는 단계를 포함하는 나노 와이어 트랜지스터 제조 방법을 제공한다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 나노 와이어 트랜지스터 및 그 제조 방법에 대해 상세히 살펴보도록 한다. 참고로, 도면에 나타낸 각 층의 두께 및 폭은 설명을 위하여 다소 과장되게 도시한 것임을 명심하여야 한다.
도 1은 본 발명의 실시예에 의한 나노 와이어 트랜지스터의 구조를 나타낸 도면이다. 도 1을 참조하면, 양측부가 돌출된 기판(11)이 마련되어 있으며, 기판(11) 양측의 돌출 영역에는 각각 형성된 소스(17a) 및 드레인(17b)이 형성되어 있다. 그리고, 기판(11) 양측의 돌출 영역을 연결하며 나노 와이어 구조로 형성된 채널(14)이 형성되어 있으며, 채널을 둘러싸며 게이트 절연층(15)이 형성되어 있다. 그리고, 게이트 절연층(15) 표면에는 게이트 전극층(16)이 형성되어 있다. 그리고, 게이트 절연층(14) 하방의 기판(11) 상에는 절연층(13)이 형성되어 있다.
도 2a 내지 도 2k를 참조하여, 본 발명의 실시예에 의한 나노 와이어 트랜지스터의 제조 방법에 대해 상세히 설명하고자 한다.
도 2a를 참조하면, 기판(11) 상에 마스크층(12)을 형성하고, 마스크(12)층의 중앙 영역이 폭이 좁은 구조가 되도록 패터닝한다. 기판(11)은 Si 벌크 기판, SOI도 제한없이 이용 가능하다. 마스크층(12)은 SiO2, Si3N4 등으로 형성할 수 있다.
도 2b를 참조하면, 마스크층(12)에 의해 노출된 기판(11)을 식각하여 트랜치 를 형성한다. 식각 후, 기판(11)은 양측부가 돌출되며, 양쪽 돌출부 사이에 격벽 형태의 핀(Fin) 구조가 형성된다. 핀 구조의 폭은 50nm 이하이며, 높이는 200nm 이상일 수 있다.
도 2c 내지 도 2e를 참조하면, 기판(11) 상에 SiO2 등의 절연 물질을 도포하여 절연층(13)을 형성한다. 그리고, CMP(chemical mechanical polishing) 공정 또는 건식 식각(dry etching) 공정으로 절연층(13) 표면을 평탄화하여 기판(11) 양측부의 돌출부 및 핀 구조의 표면을 노출시킨 뒤, 건식 식각 또는 습식 식각(wet etching)으로 절연층(13)을 더 식각하여 절연층(13)의 표면이 핀 구조의 표면보다 낮도록 기판(11)의 트랜치 내에 형성되도록 한다.
도 2f를 참조하면, UHV-CVD(Ultra-High Vacuum Chemical Vapor Deposition)등의 공정으로 에피-실리콘 성장 공정을 실시한다. 이 경우, 기판(11)의 핀 구조의 상부의 표면 성장률이 높아 핀 구조의 상부가 하부보다 두껍게 형성된다. 그리고, 실리콘 식각 공정을 실시하면, 상대적으로 얇은 핀 구조의 하부가 먼저 식각되어 제거됨으로써 핀 구조의 상부만 잔류한다. 즉, 도 2g에 나타낸 바와 같이, 기판(11)의 양쪽 돌출부 사이에는 나노 와이어(14)가 형성된 것을 알 수 있다.
도 2h를 참조하면, 기판(11) 상에 절연 물질을 도포하여 나노 와이어(14) 및 기판(11) 표면을 둘러싸는 구조의 게이트 절연층(15)을 형성한다. 그리고, 도 2i를 참조하면, 전도성 물질, 예를 들어 폴리 실리콘을 도포하고, 기판(11) 양측 돌출부 영역을 식각함으로써 게이트 절연층(15) 표면에 게이트 전극층(16)을 형성한다.
도 2j 및 도 2k를 참조하면, 기판(11) 양측 돌출부의 표면의 절연 물질을 제거하고, 임플란테이션 공정 및 열처리 공정을 실시하여 소스(17a) 및 드레인(17b)을 형성한다. 여기서 소스(17a) 및 드레인(17b) 형성 전에 게이트 전극층(16) 양측에 스페이서를 형성하는 공정을 더 포함할 수 있다.
기판 양쪽의 돌출부 사이의 핀 구조는 도 2a 내지 도 2e에 나타낸 방법 외에 도 3a 내지 도 3d에 나타낸 방법으로 형성할 수 있다.
도 3a를 참조하면, 기판(31) 상에 예를 들어 Si 질화층(32) 및 Si 산화층(33)을 순차적으로 형성한다. 여기서, 기판(31)은 Si 벌크 기판, SOI도 제한없이 이용 가능하다. 도 3b를 참조하면, 실리콘 질화층(32) 및 실리콘 산화층(33)의 양측부 및 양측부와 연결된 중앙의 일부를 식각한다. 그리고, 도 3c를 참조하면, UHV-CVD(Ultra-High Vacuum Chemical Vapor Deposition)등의 공정으로 에피-실리콘 성장 공장을 실시한다. 따라서, 실리콘 질화층(32) 및 실리콘 산화층(33)이 형성되지 않은 기판(31)의 표면에 에피-실리콘 성장이 되어, 기판(31)은 양측에 돌출부가 형성되며, 돌출부 사이에 격벽 형태의 핀 구조가 형성된다. 에피-실리콘 성장 공정을 계속하면, 기판(31) 표면은 실리콘 산화층(33)의 표면보다 높아지면서, 핀 구조의 폭이 넓어지게 된다. 도 3d를 참조하면, 실리콘 산화층(33)을 제거한다. 그리고, 실리콘 식각 공정을 실시하면, 상대적으로 두꺼운 핀 구조의 상부가 잔류하며, 핀 구조의 하부가 먼저 식각되어 제거됨으로써, 도 2g에 나타낸 구조가 된다. 이후 공정은 도 2h 내지 도 2k와 동일하다.
나노 와이어 구조를 형성하기 위하여, 본 발명의 실시예에 의한 나노 와이어 트랜지스터의 제조 방법에서는 먼저, 기판 표면에 핀 구조를 형성하고 핀 구조의 상부를 핀 구조의 하부에 비해 두껍게 형성한다. 그리고, 실리콘 식각 공정에 의해 핀 구조의 하부를 완전히 제거함으로써 핀 구조의 상부만 잔류시켜 나노 와이어 형태를 제조하였다. 상술한 제조 방법을 응용하면 다수의 나노 와이어를 포함하는 트랜지스터를 제조할 수 있다.
도 4a 및 도 4b는 스페이서(43)를 마스크층으로 사용함으로써 다수개의 나노 와이어 구조를 형성하는 공정을 나타내었다.
도 4a를 참조하면, 돌출부(42)를 포함하는 기판(41)을 마련한 뒤, 돌출부(42) 양측에 예를 들어, 실리콘 산화물로 스페이서(43)를 형성하였다. 그리고, 도 4b에 나타낸 바와 같이, 스페이서(43)를 마스크층으로 하여 기판(41) 표면을 식각하면, 두개의 핀 구조(41a, 41b)가 형성되는 것을 알 수 있다. 일단 기판(41) 표면에 핀 구조(41a, 41b)를 형성한 뒤, 도 2c 내지 도 2k의 공정을 실시하면 두개의 나노 와이어를 포함하는 트랜지스터를 제조할 수 있다.
도 5a 및 도 5b는 실리콘 질화층(52a, 52b) 및 실리콘 산화층(53a, 53b)를 순차적으로 형성한 뒤, 다수의 나노 와이어를 제조하는 방법을 나타낸 도면이다.
도 5a를 참조하면, 기판(51) 상에 실리콘 질화층 및 실리콘 산화층을 교대로 형성한다. 즉, 제 1실리콘 질화층(52a), 제 1실리콘 산화층(53a), 제 2실리콘 질화층(52b) 및 제 2실리콘 산화층(53b)을 순차적으로 형성하였다. 그리고, 기판(51)을 노출시키도록 실리콘 질화층(52a, 52b) 및 실리콘 산화층(53a, 53b)을 식각한다. UHV-CVD(Ultra-High Vacuum Chemical Vapor Deposition)등의 공정으로 에피-실리콘 성장 공장을 실시하면, 실리콘 질화층(52a, 52b) 및 실리콘 산화층(53a, 53b)이 형성되지 않은 기판(51)의 표면에 에피-실리콘 성장이 되어, 기판(51)은 양측에 돌출부가 형성되며, 돌출부 사이에 격벽 형태의 핀 구조가 형성된다. 에피-실리콘 성장 공정을 계속하면, 기판(51) 표면의 핀 구조(54)의 표면은 제 2실리콘 산화층(53b)의 표면보다 높아진다. 제 2실리콘 산화층(53b) 상에 돌출된 핀 구조(54)의 두부(54a)의 폭이 넓어지게 된다. 그리고, 실리콘 산화층(53a, 53b)을 선택적 식각한 뒤, 실리콘을 식각하면 도 5b와 같이, 다수의 나노 와이어(54a, 54b)를 형성할 수 있다. 상술한 바에 의하애 형성된 나노 와이어를 채널로 하여 트랜지스터를 형성하는 공정은 상기 도 2g 내지 도 2k와 관련하여 설명한 바와 같다. 다수의 나노 와이어는 채널로 사용할 수 있으며, 이에 따라 이온 전류(ion curret) 값을 증대시킬 수 있다.
도 1은 본 발명의 실시예에 의한 나노 와이어 트랜지스터를 나타낸 도면이다.
도 2a 내지 도 2k는 본 발명의 실시예에 의한 나노 와이어 트랜지스터의 제조 방법을 나타낸 도면이다.
도 3a 내지 도 3d는 본 발명의 또 다른 실시예에 의한 나노 와이어 트랜지스터의 제조 방법을 나타낸 도면이다.
도 4a 및 도 4b는 스페이서를 마스크층으로 사용함으로써 다수개의 나노 와이어 구조를 형성하는 공정을 나타내었다.
도 5a 및 도 5b는 다수개의 나노 와이어 구조를 제조 하는 방법을 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 31, 41, 51... 기판 13... 절연층
14... 채널 15... 게이트 절연층
16... 게이트 전극층 17a... 소스
17b... 드레인 52a ,52b... 실리콘 질화층
53a, 53b... 및 실리콘 산화층
Claims (8)
- 삭제
- 삭제
- 삭제
- 트랜지스터의 제조 방법에 있어서,(가) 기판을 식각하여 기판의 양측에 돌출부를 형성하며, 상기 돌출부 사이에 격벽 형태의 핀 구조를 형성하는 단계;(나) 상기 기판 표면에 절연층을 형성한 뒤, 상기 절연층을 식각하여 상기 기판 표면의 돌출부를 노출시키는 단계;(다) 에피-실리콘 성장 공정을 실시하여 상기 핀 구조의 상부를 하부보다 두껍게 성장시키고, 상기 핀 구조를 식각하여 상기 핀 구조의 하부를 제거함으로써 나노 와이어 구조의 채널을 형성하는 단계; 및(라) 상기 채널 표면에 게이트 절연층 및 게이트 전극층을 순차적으로 형성하고, 상기 기판 양측 돌출부에 소스 및 드레인을 형성하는 단계를 포함하는 나노 와이어 트랜지스터의 제조 방법.
- 제 4항에 있어서, 상기 (가)단계는,상기 기판 상에 마스크층을 형성하는 단계;상기 마스크층을 패터닝하는 단계; 및상기 마스크층에 의해 노출된 상기 기판 표면을 식각하는 단계;를 포함하는 나노 와이어 트랜지스터의 제조 방법.
- 제 4항에 있어서,상기 에피-실리콘 성장 공정은 UHV-CVD에 의한 나노 와이어 트랜지스터의 제조 방법.
- 트랜지스터의 제조 방법에 있어서,(가) 기판 상에 질화층 및 산화층을 순차적으로 형성한 뒤, 상기 질화층 및 산화층의 일부 영역을 식각하는 단계;(나) 에피-실리콘 성장 공정을 실시하여 상기 기판 표면에 실리콘을 성장시켜, 상기 기판의 양측부에 돌출부를 형성하며, 상기 돌출부 사이에 격벽 형태의 핀 구조를 형성하는 단계;(다) 상기 산화층을 제거한 뒤, 실리콘 식각 공정을 실시하여 상기 핀 구조의 하부를 제거하여 나노 와이어 구조의 채널을 형성하는 단계; 및(라) 상기 채널 표면에 게이트 절연층 및 게이트 전극층을 순차적으로 형성하고, 상기 기판 양측 돌출부에 소스 및 드레인을 형성하는 단계를 포함하는 나노 와이어 트랜지스터의 제조 방법.
- 제 7항에 있어서,상기 에피-실리콘 성장 공정은 UHV-CVD에 의한 나노 와이어 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070108436A KR101406224B1 (ko) | 2007-10-26 | 2007-10-26 | 나노 와이어 트랜지스터 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070108436A KR101406224B1 (ko) | 2007-10-26 | 2007-10-26 | 나노 와이어 트랜지스터 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090042590A KR20090042590A (ko) | 2009-04-30 |
| KR101406224B1 true KR101406224B1 (ko) | 2014-06-12 |
Family
ID=40765297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070108436A KR101406224B1 (ko) | 2007-10-26 | 2007-10-26 | 나노 와이어 트랜지스터 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101406224B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101791938B1 (ko) | 2010-12-29 | 2017-11-02 | 삼성전자 주식회사 | 복수의 그래핀 채널층을 구비하는 그래핀 전자소자 |
| CN103295903B (zh) * | 2012-03-05 | 2016-06-15 | 中国科学院微电子研究所 | 围栅结构的鳍式半导体器件的制造方法 |
| US9035277B2 (en) | 2013-08-01 | 2015-05-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and fabricating the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040094179A (ko) * | 2003-05-02 | 2004-11-09 | 삼성전자주식회사 | 게이트에 의해 둘러싸인 카본나노튜브 전계효과트랜지스터및 그 제조방법 |
| US20050121706A1 (en) * | 2003-02-20 | 2005-06-09 | Hao-Yu Chen | Semiconductor nano-rod devices |
| KR100594327B1 (ko) * | 2005-03-24 | 2006-06-30 | 삼성전자주식회사 | 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법 |
| KR100755367B1 (ko) * | 2005-06-08 | 2007-09-04 | 삼성전자주식회사 | 실린더형 게이트를 갖는 나노-라인 반도체 소자 및 그제조방법 |
-
2007
- 2007-10-26 KR KR1020070108436A patent/KR101406224B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050121706A1 (en) * | 2003-02-20 | 2005-06-09 | Hao-Yu Chen | Semiconductor nano-rod devices |
| KR20040094179A (ko) * | 2003-05-02 | 2004-11-09 | 삼성전자주식회사 | 게이트에 의해 둘러싸인 카본나노튜브 전계효과트랜지스터및 그 제조방법 |
| KR100594327B1 (ko) * | 2005-03-24 | 2006-06-30 | 삼성전자주식회사 | 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법 |
| KR100755367B1 (ko) * | 2005-06-08 | 2007-09-04 | 삼성전자주식회사 | 실린더형 게이트를 갖는 나노-라인 반도체 소자 및 그제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090042590A (ko) | 2009-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9299777B2 (en) | Gate-all-around nanowire MOSFET and method of formation | |
| KR101729439B1 (ko) | 매립된 절연체층을 가진 finfet 및 그 형성 방법 | |
| TWI590451B (zh) | 鰭式場效電晶體結構及其形成方法 | |
| US9153496B2 (en) | Methods of manufacturing integrated circuits having FinFET structures with epitaxially formed source/drain regions | |
| KR101633225B1 (ko) | ＦｉｎＦＥＴ 디바이스를 위한 핀 구조 | |
| US8637384B2 (en) | FinFET parasitic capacitance reduction using air gap | |
| JP3575596B2 (ja) | ダブルゲート集積回路を作製する方法及びダブルゲート金属酸化物半導体トランジスタを作製する方法 | |
| KR101394852B1 (ko) | ＦｉｎＦＥＴ를 위한 소스/드레인 프로파일 | |
| KR100499159B1 (ko) | 리세스 채널을 갖는 반도체장치 및 그 제조방법 | |
| KR100714761B1 (ko) | 균일한 채널 두께와 분리된 게이트들을 갖는 스트레인드-채널 ｆｉｎ ｆｅｔ | |
| US9466664B2 (en) | Uniaxially-strained FD-SOI finFET | |
| WO2014005360A1 (zh) | 半导体器件制造方法 | |
| WO2021081155A1 (en) | Methods for gaa i/o formation by selective epi regrowth | |
| US20090079004A1 (en) | Method for making a transistor with self-aligned double gates by reducing gate patterns | |
| TW201729419A (zh) | 半導體裝置 | |
| KR101406224B1 (ko) | 나노 와이어 트랜지스터 및 그 제조 방법 | |
| CN109427907B (zh) | 半导体器件及其制造方法 | |
| WO2007054844A2 (en) | Vertical insulated gate field-effect transistor and method of manufacturing the same | |
| KR100641494B1 (ko) | 반도체 소자 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20190530 Year of fee payment: 6 |