KR101394852B1 - ＦｉｎＦＥＴ를 위한 소스/드레인 프로파일 - Google Patents

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쳉-시엔 우
치-신 코
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Abstract

일 실시예는 FinFET 디바이스이다. FinFET 디바이스는 핀, 제 1 소스/드레인 영역, 제 2 소스/드레인 영역, 및 채널 영역을 포함한다. 핀은 기판 위로 상승된다. 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역은 핀 내에 있다. 채널 영역은 제 1 소스 드레인 영역과 제 2 소스/드레인 영역 사이에서 옆에 있다. 채널 영역은 기판의 상부 표면과 평행하지 않고 기판의 상부 표면과 수직이 아닌 패시트를 갖는다.

Description

ＦｉｎＦＥＴ를 위한 소스/드레인 프로파일{Source/Drain Profile for FinFET}
트랜지스터는 현대 집적 회로의 주요한 컴포넌트이다. 점점 더 빠른 속도의 요건을 만족하기 위해, 트랜지스터의 구동 전류는 점점 더 크게 될 필요가 있다. 트랜지스터의 구동 전류는 트랜지스터의 게이트 폭에 비례하기 때문에, 더 큰 폭을 갖는 트랜지스터가 바람직하다.
그러나 게이트 폭의 증가는 반도체 디바이스의 크기를 감소시키는 요건과 충돌한다. 따라서 FinFET(fin field-effect transistor)이 개발되었다.
FinFET의 도입은 더 많은 칩 영역을 점유하는 비용 없이 구동 전류를 증가시키는 유리한 특징을 갖는다. 그러나 FinFET 트랜지스터의 작은 크기는 그들의 생성 및 제조 동안 다수의 이슈들을 발생시킨다.
상술한 종래기술에 대해서는 국제공개공보 WO 2007/002426 A2 (공개일 2007년 1월 4일) 내지 미국특허출원공개공보 US 2010/0065887 A1 (공개일 2010년 3월 18일) 등에 개시되어 있습니다.
본 발명은 FinFET을 위한 소스/드레인 프로파일을 제공하고자 한다.
일 실시예는 FinFET 디바이스이다. FinFET 디바이스는 핀, 제 1 소스/드레인 영역, 제 2 소스/드레인 영역, 및 채널 영역을 포함한다. 핀은 기판 위로 상승된다. 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역은 핀 내에 있다. 채널 영역은 제 1 소스 드레인 영역과 제 2 소스/드레인 영역 사이에서 옆에 있다. 채널 영역은 기판의 상부 표면과 평행하지 않고 기판의 상부 표면과 수직이 아닌 패시트를 갖는다.
본 발명에 따라 FinFET을 위한 소스/드레인 프로파일을 제공할 수 있다.
본 실시예들 및 그 이점들의 보다 완전한 이해를 위해, 첨부 도면과 함께 이루어지는 이하의 설명을 이제 참조한다.
도 1은 실시예에 따른 FinFET 디바이스의 단면도.
도 2A 내지 도 16은 일 실시예에 따라 FinFET 디바이스를 형성하기 위한 처리 동안의 단면도.
본 실시예들의 제조 및 이용은 아래에서 상세히 논의된다. 그러나 본 개시는 광범위한 특정 문맥들로 구현될 수 있는 다수의 응용 가능한 신규한 개념들을 제공한다는 것이 이해되어야 한다. 논의되는 특정 실시예들은 단지 개시되는 청구대상을 제조 및 이용하기 위한 특정한 방식들을 예시하며 상이한 실시예들의 범위를 제한하지 않는다.
본 명세서 전체에 걸쳐서 "일 실시예" 또는 "하나의 실시예"에 대한 참조는 실시예와 관련하여 기술되는 특정한 특징, 구조, 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서 본 명세서 전체에 걸쳐서 다양한 위치에서 "일 실시예에서" 또는 "하나의 실시예에서"의 문구들의 출현은 모두가 반드시 동일한 실시예를 참조하는 것은 아니다. 또한, 특정한 특징들, 구조들, 또는 특성들은 하나 이상의 실시예들에서 적합한 방식으로 조합될 수 있다. 이하의 도면들은 본 축적대로 그려진 것은 아니며, 오히려 이 도면들은 단순히 예로서 의도되었음이 이해되어야 한다.
실시예들은 특정한 문맥, 즉, 패시트 채널 영역(faceted channel region) 및 패시트 소스 및 드레인 영역을 갖는 FinFET 디바이스 및 구조에 관하여 기술될 것이다. 그러나 다른 실시예들은 또한 평면 디바이스에서 유사한 외형을 갖는 구조에 적용될 수 있다.
도 1은 일 실시예에 따른 FinFET 디바이스(1)를 도시한다. FinFET 디바이스(1)는 기판(2), 핀(3), 채널 영역(6), 채널 영역(6)의 대향하는 측면들 상의 에칭 제어 섹션(20), 채널 패시트(24A 및 24B), 소스/드레인 패시트(22), 저농도 도핑된(lightly doped) 영역(26)과 고농도 도핑된(heavily doped) 영역(28)을 포함하는 소스/드레인 구조들, 게이트 유전체(8) 위의 게이트, 및 게이트(10)와 게이트 유전체(8)의 측벽을 따른 게이트 스페이서(16)를 포함한다. 이 실시예에서, 기판(2)은 실리콘일 수 있으며, 다른 실시예에서, 실리콘 게르마늄(SiGe), 실리콘 탄화물 등, 또는 이들의 조합을 포함한다. 일 실시예에서, 기판(2)의 상부 표면은 (100) 결정 배향(crystalline orientation)을 가질 수 있다. 핀(4)은 기판(2)을 패터닝하거나 또는 기판(2) 상의 트랜치 내에 핀(4)을 성장시킴으로써 형성될 수 있다. 게이트(10) 및 게이트 유전체(8)는 채널 영역(6) 위에 있다.
채널 영역(6)은 테이퍼링된 또는 모래시계 형상을 형성하는 오목한 측벽을 갖는다. 채널 영역(6)의 오목한 측벽은 채널 패시트(24A)와 각각의 채널 패시트(24B)의 교차점 사이에서, 게이트 길이(45)(도 11 및 12 참조)보다 작은 길이(44)(도 12 참조)를 갖는 채널 패시트(24A 및 24B)를 포함한다. 채널 패시트(24A 및 24B)는 기판(2)의 상부 표면에 평행하지 않고 수직도 아니며, 실질적으로 (111) 결정 배향을 가질 수 있다.
에칭 제어 섹션(20)은 채널 영역(6)의 대향 측면들 상의 게이트 스페이서(16) 아래에 있고 채널 패시트(24A 및 24B)의 부분을 형성한다. 이 실시예에서, 에칭 제어 섹션(20)은 실질적으로 삼각 형상의 4개의 별개의 섹션이다. 다른 실시예들에서, 에칭 제어 섹션(20)은 오목한 외부 측벽을 갖는 채널 영역(6)의 대향하는 측면들 상의 2개의 섹션일 수 있다. 이 실시예의 에칭 제어 섹션(20)은 8e19이온/cm3 내지 2e20이온/cm3의 농도로 붕소 이온을 도입하기 위해 마스크로서 게이트(10)를 이용하여 주입 프로세스를 통해 도핑될 수 있다.
소스/드레인 구조는 채널 영역(6)의 대향하는 측면들 상에 형성된다. 소스/드레인 구조는 소스/드레인 패시트(22) 및 채널 패시트(24A 및 24B)를 형성하기 위해 다중-단계 프로세스에 의해 형성된다. 프로세스는 마스크로서 게이트(10) 및 게이트 스페이서(16)를 이용하여 리세스가 에칭 제어 섹션(20)의 외부 측면 상에 형성되는 것에서 시작할 수 있다. 다음, 에천트로서 TMAH(tetramethylammonium hydroxide) 등을 이용한 이방성 습식 에칭 프로세스가 수행될 수 있다. 이러한 습식 에칭 프로세스는 소스/드레인 패시트(22)를 형성하고 에칭 제어 섹션(20)에 크게 영향을 주지 않은 채로 에칭 제어 섹션(20) 및 채널 영역(6) 아래를 잘라낼 수 있다(undercut). 일 실시예에서, 소스/드레인 패시트(22)는 (111) 결정 배향을 가질 수 있다. 채널 패시트(24A 및 24B)를 형성하고 추가로 채널 영역(6) 아래를 잘라내는 다른 에칭 프로세스가 에칭 제어 섹션(20)의 큰 부분을 제거하기 위해 수행될 수 있다. 일 실시예에서, 에칭 프로세스는 에천트로서 HCI 또는 CI2를 이용한 이방성 에칭 프로세스일 수 있다. 이 에칭 프로세스는 채널 영역(6)의 테이퍼링된 또는 모래시계 형상을 형성한다.
저농도 도핑된 영역(26) 및 고농도 도핑된 영역(28)은 채널 영역(6) 상에 응력을 제공하기 위해 채널 패시트(24A 및 24B) 및 소스/드레인 패시트(22)를 포함하는 리세스에 형성된다. 저농도 도핑된 영역(26)은 붕소로 저농도 도핑된 SiGe로 형성될 수 있다. 고농도 도핑된 영역(28)은 붕소로 고농도 도핑된 SiGe로 형성될 수 있다. 일 실시예에서, 저농도 도핑된 영역(26)은 약 8e19이온/cm3 와 2e20이온/cm3 사이의 농도로 도핑될 수 있고 고농도 도핑된 영역(28)은 약 1e20이온/cm3 와 3e20이온/cm3 사이의 농도로 도핑될 수 있다.
도 2A 내지 도 16은 일 실시예에 따라 FinFET 디바이스(1)를 형성하기 위한 프로세스를 예시한다. 이 실시예가 특정한 순서로 수행되는 단계들과 더불어 논의되지만, 단계들은 임의의 논리적인 순서로 수행될 수 있다.
도 2 내지 도 6은 각각 프로세싱의 중간 단계에서 FinFET 디바이스(1)의 2개의 단면도들을 포함한다. 제 1 단면도(예를 들어, 2A, 3A 등)는 Z-Y 평면에 따르고, 제 2 단면도(예를 들어, 2B, 3B등)는 Z-X 평면에 따른다. 도 7 내지 16은 단지 Z-X 평면에 따른 단면도를 포함한다.
도 2A 및 2B는 프로세싱의 중간 단계에서 기판(2)의 단면도들을 예시한다. 기판(2)은 실리콘, SiGe, 실리콘 탄화물 등 또는 이들의 조합일 수 있다. 기판(2)은 벌크 실리콘(bulk silicon) 또는 도핑 또는 미도핑된, 또는 SOI(silicon-on-insulator) 기판의 능동 층을 포함할 수 있다. 일 실시예에서, 기판(2)의 상부 표면은 (100) 결정 배향을 가질 수 있다. 이용될 수 있는 다른 기판들은 다층 기판, 구배 기판(gradient substrate) 또는 하이브리드 배향 기판(hybrid orientation substrate)을 포함한다.
기판(2)은 능동 및 수동 디바이스들(도시되지 않은)을 포함할 수 있다. 당업자가 인지하는 바와 같이, 트랜지스터, 커패시터, 레지스터, 이들의 조합 등과 같은 광범위한 능동 및 수동 디바이스들이 FinFET 디바이스(1)를 위한 설계의 구조적 및 기능적 요건들을 생성하기 위해 이용될 수 있다. 능동 및 수동 디바이스들은 임의의 적합한 방법을 이용하여 형성될 수 있다.
기판(2)은 또한 금속화층(도시되지 않음)을 포함할 수 있다. 금속화층은 능동 및 수동 디바이스 위에 형성될 수 있고, 기능적 회로를 형성하기 위해 다양한 능동 디바이스를 연결시키도록 설계된다. 금속화층(도시되지 않음)은 유전체(예를 들어, 저-k 유전체 재료)와 도전성 재료(예를 들어, 구리)의 교호하는 층들로 형성될 수 있고, 임의의 적합한 프로세스(예를 들어, 증착, 다마신, 이중 다마신 등)를 통해 형성될 수 있다. 금속화 및 유전체 층은 FinFET 디바이스(1)에 능동 및 수동 디바이스들을 전기적으로 결합하기 위한 금속 라인 및 비아(도시되지 않음)를 포함할 수 있다(도 1 참조). 단지 기판(2)의 부분만이 도면에서 예시되는데, 그 이유는 이것이 예시적인 실시예들을 완전히 기술하는데 충분하기 때문이다.
도 3A 및 3B에서, 핀(4)으로 기판(2)의 패터닝이 예시된다. 핀 패터닝 프로세스는 기판(2) 위에 실리콘 산화물 또는 포토레지스트와 같은 마스크 재료(도시되지 않음)를 증착시킴으로써 달성될 수 있다. 그 후 마스크 재료가 패터닝되고 기판(2)은 패턴에 따라 에칭된다. 결과적인 구조는 기판(2)에 형성된 핀(4)을 포함한다. 핀(4)은 기판(2)의 상부 표면에 실질적으로 직교하게 되는 측벽을 갖는다. 몇몇 실시예들에서, 기판(2)은 약 50nm 내지 약 180nm의 높이(42)로 형성된다. 핀(4)은 약 6nm 내지 16nm의 폭(41)을 가질 수 있다. 대안적인 실시예에서, 핀(4)은 기판의 패턴닝된 층에 형성된 트랜치 또는 개구 내에서 상부 표면으로부터 에피택셜적으로 성장될 수 있다. 프로세스는 당 분야에 알려져 있기 때문에, 세부사항들은 여기서 반복되지 않는다.
핀(4)은 형성될 FinFET 디바이스(1)에 대한 핀 구조로서 역할한다. FinFET 디바이스(1)는 단일의 핀(4) 내지 FinFET 디바이스(1)에 필요에 따라 다수의 핀(4)을 포함할 수 있다. 도 2A 내지 도 16은 비-제한적인 예시적 실시예로서 하나의 핀(4)을 갖는 FinFET 디바이스(1)의 형성을 예시한다.
도 4A 및 4B를 이제 참조하면, 유전체 층(5)은 핀(4)을 둘러싸는 공극에 증착된다. 유전체 층(5)은 CVD(chemical vapor deposition), SOD(spin-on dielectric) 등, 또는 이들의 조합에 의해 형성되는 실리콘 산화물, 기타 등, 또는 이들의 조합일 수 있다. 핀(4)을 둘러싸는 공극(gap)에 유전체 층(5)을 충전하는 공극 충전 프로세스는 다양한 방식들로 수행될 수 있다. 일 실시예에서, 유전체 층(5)은 핀(4)과 기판(2) 위에 블랭킷 증착(blanket deposite)된다. 유전체 층(5)은 그 후 핀(4)의 상부에 대한 화학 기계적 폴리싱(CMP) 프로세스에 의해 박형화될 수 있다. 유전체 층(5)은 적절한 시간 동안 DHF(diluted hydrofluoric acid) 처리 또는 VHF(vapor hydrofluoric acid) 처리에 의해 핀(4)의 상부 아래로 박형화될 수 있다. 다른 실시예에서, CMP 프로세스 단계는 건너뛸 수 있으며 유전체 층(5)은 DHF 또는 VHF 처리에 의해 핀(4)을 제거함 없이 선택적으로 박형화될 수 있다. 일 실시예에서, 유전체 층(5)은 유전체 층(5) 위에서 약 10nm 내지 25nm로 핀(4)의 높이(43)를 형성하도록 박형화될 수 있다.
도 5A 및 도 B는 유전체 층(5)의 상부 표면 및 핀(4)의 측벽 및 상부 표면 상의 게이트 유전체 층(8)의 형성을 예시한다. 게이트 유전체(8)는 열적 산화, CVD 스퍼터링, 또는 게이트 유전체를 형성하기 위한 임의의 다른 수용 가능한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체층(8)은 예를 들어, 3.9 보다 큰 고 유전 상수(K 값)를 갖는 유전체 재료들을 포함한다. 재료는 실리콘 질화물, 산질화물(oxynitrides)들, HfO2, HfZrOx, HfSiOx, HfTiOx, HfAlOx 등과 같은 금속 산화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 게이트 유전체 층(8)은 티타늄 질화물, 탄탈륨 질화물 또는 몰리브덴 질화물과 같은 금속 질화물 재료들로부터의 캡핑층(capping layer)을 가질 수 있다.
도 6A 및 6B에서, 게이트 유전체 층(8) 상의 게이트 전극층(10)의 형성이 예시된다. 게이트 전극층(10)은 도전성 재료를 포함하며, poly-Si(polycrystalline-silicon), poly-SiGe(poly-crystalline silicon-germanium), 금속성 질화물, 금속성 실리사이드(metallic silicides) 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 금속성 질화물의 예들은 텅스텐 질화물, 몰리브덴 질화물, 티타늄 질화물 및 탄탈륨 질화물 또는 이들의 조합을 포함한다. 금속성 실리사이드의 예들은 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 백금 실리사이드, 에르븀 실리사이드 등 또는 이들의 조합을 포함한다. 금속의 예들은 텅스텐, 티타늄, 알루미늄, 구리, 몰리브덴, 니켈, 백금 등 또는 이들의 조합을 포함한다. 게이트 전극층(10)은 CVD, LPCVD(low-pressure chemical vapor deposition), 등 또는 이들의 조합에 의해 증착될 수 있다. 게이트 전극층(10)의 상부 표면은 보통 비-평면 상부 표면을 가지며, 게이트 에칭 또는 게이트 전극층(10)의 패터닝 이전에 평탄화될 수 있다. 이온들은 이 시점에서 게이트 전극층(10)에 도입되거나 도입되지 않을 수 있다. 이온들은 예를 들어, 이온 주입 기법에 의해 도입될 수 있다.
도 7은 게이트 전극을 형성하기 위해 게이트 전극층(10) 및 게이트 유전체층(8)의 패터닝을 예시한다. 게이트 패터닝 프로세스는 게이트 전극층 위에 실리콘 산화물 또는 포토레지스트와 같은 마스크층(도시되지 않음)을 증착시킴으로써 달성된다. 그 다음 마스크 재료는 패터닝되고 게이트 전극층은 패턴에 따라 에칭된다.
도 8에서, 핀(4)은 도핑된 영역(14)을 형성하기 위해 도핑된다. 핀(4)은 핀(4)에 도펀트들을 주입하기 위해 주입 프로세스를 수행함으로써 도핑된다. 일 실시예에서, 도핑된 영역(14)은 약 8e19이온/cm3 및 2e20이온/cm3 사이의 농도로 붕소로 도핑될 수 있다. 도핑된 영역(14)은 실질적으로 에칭 제어 섹션(20)을 후속적으로 형성할 것이다(도 10 참조).
도 9는 게이트 전극층(10)과 게이트 유전체(8)의 대향하는 측면들 상의 게이트 스페이서(16)의 형성을 예시한다. 게이트 스페이서(16)는 이전에 형성된 구조상에 스페이서층(도시되지 않음)을 블랭킷 증착함으로써 형성된다. 스페이서층은 SiN, 산질화물, SiC, SiON, 산화물 등 또는 이들의 조합을 포함할 수 있으며, CVD, ALD(atomic layer deposition) 등 또는 이들의 조합과 같은 이러한 층을 형성하기 위해 활용되는 방법들에 의해 형성될 수 있다. 게이트 스페이서(16)는 그 다음 구조의 수평 표면으로부터 스페이서 층을 제거하기 위해 이방성으로 에칭함으로써 패터닝된다.
도 10에서, 에칭 제어 섹션(20) 및 소스/드레인 영역을 위한 리세스(18)의 형성이 예시된다. 일 실시예에서, 리세스(18)는 이방성 에칭 프로세스와 같은 건식 에칭 프로세스 및/또는 습식 에칭 프로세스에 의해 형성된다. 리세스(18)는 기판(2)의 상부 표면으로부터 깊이(181)로 형성될 수 있다. 일 실시예에서, 깊이(181)는 높이(43)(도 4A를 참조)의 1.5 내지 2배일 수 있다. 리세스(18)의 길이(181)는 채널 영역(6)(도 11 및 도 12 참조)에 관하여 후속적인 소스/드레인 패시트(22)의 위치에 영향을 미칠 수 있다. 에칭 제어 섹션(20)은 게이트 스페이서(16) 아래의 영역을 제외한 도핑된 영역(14)의 제거에 의해 형성된다. 에칭 제어 섹션(20)은 후속적인 에칭 프로세스에 대한 에칭 프로파일에 영향을 미치는데 활용될 수 있다.
도 11은 리세스 내에서 에칭 제어 섹션 측벽(24) 및 소스/드레인 패시트(22)의 형성을 예시한다. 일 실시예에서, 소스/드레인 패시트(22)는 이방성 습식 에칭 프로세스에 의해 형성될 수 있으며, 여기서 TMAH, 암모늄 등이 에천트로서 이용될 수 있다. 에칭 프로세스의 결과로서, 소스/드레인 패시트(22)는 채널 영역(6)으로부터 멀어지게 진행되면 소스/드레인 패시트(22) 서로로부터 분기하는 (111)의 결정 배향을 가질 수 있다. 또한, 소스/드레인 패시트(22)는 에칭 제어 섹션(20) 및 채널 영역(6) 아래를 잘라낼 수 있다.
에칭 제어 섹션(20)은 핀(4)과 상이한 에칭 레이트를 가질 수 있다. 예를 들어, 일 실시예에서, 에칭 제어 섹션(20)은 붕소로 고농도 도핑되며 핀(4)은 실리콘을 포함한다. 이 실시예에서, 에천트 TMAH를 이용한 습식 에칭 프로세스는 실리콘 핀(4)보다 낮은 레이트로 고농도 붕소 도핑된 에칭 제어 섹션(20)을 에칭할 것이다. 에칭 프로세스의 결과로서, 에칭 제어 섹션(20)의 측벽은 실질적으로 기판(2)의 상부 표면과 수직이며 (110) 결정 배향을 가질 수 있다. 에칭 제어 섹션(20)은 에칭 프로세스에 의해 실질적으로 영향을 받지 않으며 에칭 프로세스가 채널 영역(6) 아래를 잘라내는 것을 허용한다.
도 12에서, 다른 에칭 프로세스에 의한 에칭 제어 섹션(20)의 부분의 제거가 예시된다. 일 실시예에서, 에칭 제어 섹션(20)의 부분은 이방성 에칭 프로세스에 의한 것이며, 여기서, HCI(hydrochloric acid), CI2(chlorine) 등이 에천트로서 이용될 수 있다. 예시적인 실시예에서, 에칭 프로세스는 약 600℃ 내지 약 800℃의 온도, 약 10 토르(torr) 내지 약 250 토르의 압력, GeH4 등을 포함하는 전구체 가스로 수행될 수 있다. 에칭 제어 섹션(20)의 부분의 제거는 테이퍼링된 또는 모래시계 형상을 채널 영역(6)에 제공하는 채널 패시트(24A 및 24B)를 형성한다. 채널 패시트(24A 및 24B)는 기판(2) 상부 표면에 수직이거나 평행하지 않을 수 있고, (111) 결정 배향을 가질 수 있다. 또한, 에칭 프로세스는 추가로 소스/드레인 패시트(22)와 더불어 채널 영역(6) 아래를 잘라낼 수 있다. 채널 영역(6)의 모래시계 형상은 상위 영역, 하위 영역 및 목(neck) 영역을 갖는다. 일 실시예에서, 목 영역은 게이트 길이(45)의 약 0.5 내지 1배의 길이(44)를 가질 수 있다. 채널 영역(6)의 상위 영역은 채널 패시트(24A)에 의해 정의되고 하위 영역은 채널 패시트(24B)에 의해 정의된다. 채널 패시트(24A 및 24B)의 교차점은 목 영역에 있다.
도 13은 소스/드레인 구조의 형성을 예시한다. 저농도 도핑된 영역(26)은 이전의 프로세싱 단계에서 형성된 리세스에 에피택셜적으로 성장될 수 있다. 저농도 도핑된 영역(26)은 SEG(selective epitaxial growth), CVD 등 또는 이들의 조합에 의해 형성될 수 있으며, 핀(4)의 것과 동일한 반도체 재료, 또는 상이한 반도체 재료로 형성될 수 있다. 일 실시예에서, 저농도 도핑된 영역(26)은 SiGe로 형성될 수 있다. 대안적인 실시예에서, 저농도 도핑된 영역(26)은 실리콘, SiC 등으로 형성될 수 있다. 저농도 도핑된 영역(26)의 원하는 조성물에 의존하여, 에피택셜을 위한 전구체들은 H2SiCl2, SiH4, GeH4등과 같은 실리콘-함유 가스 및 게르마늄 함유 가스를 포함할 수 있으며, 실리콘-함유 가스 및 게르마늄-함유 가스의 부분적인 압력은 게르마늄 대 실리콘의 원자 비율을 수정하기 위해 조정된다. SiGe가 저농도 도핑된 영역(26)을 형성하기 위해 이용되는 실시예에서, 결과적인 저농도 도핑된 영역(26)은 약 0 원자 퍼센트 및 약 100 원자 퍼센트 게르마늄 사이에 있을 수 있다. 저농도 도핑된 영역(26)은 위에서 논의된 바와 같은 주입 방법을 통해, 또는 그 밖에, 재료가 성장됨에 따른 인-시츄 도핑(in-situ doping)에 의해 도핑될 수 있다. 일 실시예에서, 저농도 도핑된 영역(26)은 약 8e19이온/cm3 와 2e20이온/cm3사이의 농도로 붕소로 도핑될 수 있다.
에피택시 프로세스 동안, HCI 가스와 같은 에칭 가스가 프로세스 가스에 첨가(에칭 가스로서)될 수 있어서, 저농도 도핑된 영역(26)은 핀(4), 게이트(10), 또는 유전체 층(5)의 다른 표면 위를 제외하고 소스/드레인 리세스 내에 선택적으로 성장된다. 대안적인 실시예에서, 어떠한 에칭 가스가 첨가되지 않거나, 또는 에칭 가스의 양이 적어서, 핀(4), 게이트(10), 또는 유전체 층(5)의 다른 표면 상에 형성된 저농도 도핑된 영역(26)의 얇은 층이 존재하게 된다. 또 다른 실시예에서, 핀(4), 게이트(10) 및 유전체 층(5)은 그 위의 에피택셜 성장을 방지하기 위해 희생층(도시되지 않음)으로 덮여질 수 있다.
저농도 도핑된 영역(26)이 형성된 후, 고농도 도핑된 영역(28)은 소스/드레인 구조를 완성하기 위해 형성될 수 있다. 고농도 도핑된 영역(28)은 저농도 도핑된 영역(26)을 참조하여 위에서 기술된 방법 및 재료 및 SEG에 의해 형성될 수 있지만, 고농도 도핑된 영역(28) 및 저농도 도핑된 영역(26)은 동일한 재료로 또는 동일한 방법에 의해 형성될 필요는 없다. 일 실시예에서, 고농도 도핑된 영역(28)은 SiGe로 형성될 수 있다. 대안적인 실시예에서, 고농도 도핑된 영역(28)은 실리콘, SiC 또는 이들의 조합으로 형성될 수 있다. 일 실시예에서, 고농도 도핑된 영역(28)은 1e20이온/cm3 과 3e20이온/cm3사이의 농도로 붕소로 도핑될 수 있다. 위에서 논의된 바와 같이, 에피택시 프로세스는 원하지 않는 에피택셜 성장을 방지하기 위한 희생층 또는 에칭 가스를 포함할 수 있다.
저농도 도핑된 영역(26) 및 고농도 도핑된 영역(28)은 채널 영역(6) 상에 응력을 가하는 스트레서(stressor)를 형성하기 위해 성장될 수 있다. 다음, 채널 영역(6)이 실리콘을 포함하는 실시예에서, 저농도 도핑된 영역(26) 및 고농도 도핑된 영역(28)은 실리콘보다 큰 격자 상수(lattice constant)를 갖는 실리콘 게르마늄을 포함할 수 있다. 소스/드레인 구조의 스트레서 재료와 채널 영역(6) 간의 격자 오정합은 디바이스의 전반적인 성능 및 캐리어 이동성을 증가시킬 압축 응력(compressive stress)을 채널 영역(6)에 가할 것이다. 채널 영역(6)이 실리콘 게르마늄을 포함하는 다른 실시예에서, 저농도 도핑된 영역(26) 및 고농도 도핑된 영역(28)은 실리콘 게르마늄을, 채널 영역(6)에 응력을 가하기 위해 더 높은 원자 퍼센트 게르마늄으로 포함할 수 있다. 예를 들어, 채널 영역(6)은 약 40 원자 퍼센트 및 약 45 원자 퍼센트 게르마늄 사이에 있을 수 있는 반면에, 저농도 도핑된 영역(26) 및 고농도 도핑된 영역(28)은 약 50 원자 퍼센트와 약 60 원자 퍼센트 게르마늄 사이에 있을 수 있다.
도 14는 게이트 스페이서(16)의 측벽을 따라 저농도 도핑된 영역(26)의 상부 표면 위에, 고농도 도핑된 영역(28)의 상부 표면 위에, 그리고 게이트(10) 위에 에칭 정지층(ESL)(30)의 형성을 예시한다. ESL(30)은 기판(2) 상의 컴포넌트 위에 컨포멀하게(conformally) 증착된다. ESL(30)은 일 실시예에서, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물 등, 또는 이들의 조합이다. ESL(30)은 CVD, 유동 가능한 CVD 등 또는 이들의 조합에 의해 형성될 수 있다.
도 15에서, 층간 유전체(ILD)(32)가 ESL(30) 위에 형성된다. ILD(32)는 일 실시예에서 실리콘 산화물, 질화물 등 또는 이들의 조합이다. ILD(32)는 CVD, 고밀도 플라즈마(HDP) 등 또는 이들의 조합에 의해 형성될 수 있다. 추가로, ILD(32)를 증착한 이후, ILD(32)는 예를 들어, CMP를 이용하여 평탄화될 수 있다.
도 16은 소스/드레인 구조들 및 게이트(10)로의 접촉(34)의 형성을 예시한다. ILD(32) 및 ESL(30)을 통한 소스/드레인 구조 및 게이트(10)로의 개구가 에칭될 수 있다. 개구는 단일 또는 이중 다마신 프로세스와 같은 수용 가능한 포토리소그라피 기법들을 이용하여 에칭될 수 있다. 수용 가능한 포토리소그라피 기법은 ILD(32)를 에칭하기 위한 제 1 에천트 및 ESL(30)을 에칭하기 위한 제 2 에천트를 이용할 수 있다는 것이 주의되어야 한다. 그 다음 접촉(34)은 개구 내에 형성될 수 있다. 접촉(34)의 형성은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등 또는 이들의 조합과 같은 배리어 층을 증착하고, 그 후 알루미늄, 구리, 텅스텐 등 또는 이들의 조합과 같은 금속과 같은 도전성 재료를 개구 내에 증착하는 것을 포함한다. 증착은 예를 들어, CVD, ALD, 물리 기상 증착(PVD) 등 또는 이들의 조합에 의해 이루어질 수 있다. 초과 배리어 층 재료 및/또는 도전성 재료는 예를 들어, CMP에 의해 제거된다.
금속화층(도시되지 않음)은 ILD(32) 및 접촉(34) 상에 형성될 수 있다. 금속화층은 유전체(예를 들어, 저-k 유전체 재료) 및 도전성 재료(예를 들어, 구리)의 교호하는 층들로 형성될 수 있고, (증착, 다마신, 이중 다마신 등과 같은) 임의의 적합한 프로세스를 통해 형성될 수 있다. 금속화 및 유전체 층은 FinFET 디바이스(1)에 능동 및 수동 디바이스를 전기적으로 결합하기 위한 금속 라인 및 비아(도시되지 않음)를 포함할 수 있다(도 16 참조).
실시예들은 이점을 달성할 수 있다. 채널 패시트(24A 및 24B) 및 소스/드레인 패시트(22)에 의한 채널 영역 아래를 잘라내는 것은 채널 영역(6) 및 소스/드레인 구조의 접촉 영역을 증가시킬 수 있다. 따라서, 스트레서 소스/드레인 구조가 채널 영역(6) 상에서 더 많은 스트레인(strain)을 제공할 수 있다. 또한, 실시예들은 FinFET 디바이스(1)의 단채널 효과(short channel effect; SCE)들을 감소시킬 수 있다. 분기하는 소스/드레인 패시트(22)는 채널 영역(6) 아래에서의 펀치쓰루(punch through)를 방지하는데 도움을 줄 수 있다. 또한, 저농도 도핑된 영역(26)은 소스/드레인 구조들 및 채널 영역(6) 사이의 누설 전류를 방지하는데 도움을 줄 수 있다.
일 실시예는 FinFET 디바이스이다. FinFET 디바이스는 핀, 제 1 소스/드레인 영역, 제 2 소스/드레인 영역, 및 채널 영역을 포함한다. 핀은 기판 위로 상승된다. 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역은 핀 내에 있다. 채널 영역은 제 1 소스 드레인 영역과 제 2 소스/드레인 영역 사이에 옆에 있다. 채널 영역은 기판의 상부 표면과 평행하지 않고 기판의 상부 표면과 수직이 아니다.
다른 실시예는 FinFET 디바이스이다. FinFET 디바이스는 핀, 제 1 소스/드레인 영역, 제 2 소스/드레인 영역, 채널 영역, 에칭 제어 섹션 및 게이트 구조를 포함한다. 핀은 기판의 상부로부터 연장한다. 제 2 소스/드레인 영역, 제 2 소스/드레인 영역, 에칭 제어 섹션, 및 채널 영역은 핀 내에 있다. 에칭 제어 섹션은 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역에 옆으로 인접하다. 채널 영역은 에칭 제어 섹션 사이에서 옆에 있다. 게이트 구조는 채널 영역 및 에칭 제어 섹션 위에 있다.
추가의 실시예는 finFET 디바이스를 형성하기 위한 방법이다. 방법은 기판 상에 핀을 형성하는 단계, 핀에 리세스를 에칭하는 단계를 포함하며, 여기서 상기 리세스들을 에칭하는 단계는 리세스에 옆으로 인접한 에칭 제어 섹션을 형성하고, 에칭 제어 섹션은 채널 영역과 각각의 리세스 사이에 옆에 있다. 상기 방법은 추가로 상기 에칭 제어 섹션을 에칭하는 단계를 포함하며, 여기서 에칭 제어 섹션을 에칭하는 단계는 에칭 제어 섹션 및 채널 영역에 패시트를 형성하고, 패시트는 기판의 상부 표면과 평행하지 않고 기판의 상부 표면과 수직이 아니다.
본 실시예 및 그들의 이점이 상세히 기술되었지만, 다양한 변경, 대체, 및 변형이 첨부된 청구항들에 의해 정의된 바와 같은 본 개시의 사상 및 범위로부터 벗어남 없이 여기에서 이루어질 수 있다는 것이 이해되어야 한다. 또한, 본 출원의 범위는 본 명세서에서 기술된 프로세스, 기계, 제조, 물체, 수단, 방법 및 단계들의 합성의 특정한 실시예들로 제한되도록 의도되지 않는다. 당업자가 본 개시로부터 쉽게 이해되는 바와 같이, 여기서 기술된 대응하는 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는 현재 존재하는 또는 추후에 개발되는 프로세스, 기계, 제조, 물체, 수단, 방법들, 또는 단계들의 합성이 본 개시에 따라 활용될 수 있다. 이에 따라, 첨부된 청구항들은 이러한 프로세스들, 기계들, 제조, 물체, 수단, 방법, 또는 단계들의 합성들을 그 자신의 범위 내에 포함하도록 의도된다.

Claims (10)

  1. FinFET 디바이스에 있어서,
    기판 위에 융기된 핀;
    상기 핀내의 제 1 소스/드레인 영역;
    상기 핀내의 제 2 소스/드레인 영역; 및
    상기 핀 내의 채널 영역으로서, 상기 제 1 소스/드레인 영역과 상기 제 2 소스/드레인 영역 사이에서 측방향으로 배치되어 있는 상기 채널 영역
    을 포함하고,
    상기 채널 영역은, 상기 제1 소스/드레인 영역 및 상기 채널 영역 사이에 있는 제1 측벽과, 상기 제2 소스/드레인 영역 및 상기 채널 영역 사이에 있는 제2 측벽을 포함하고,
    상기 제1 측벽 및 상기 제2 측벽은 채널 패시트(facet)들을 포함하고, 상기 제1 측벽 및 상기 제2 측벽은 상기 채널 패시트들에 의해 형성되는 오목부들을 갖는 것인, FinFET 디바이스.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제1 측벽 및 상기 제2 측벽 각각은 두 개의 채널 패시트들을 갖는 것인, FinFET 디바이스.
  4. 제 1 항에 있어서,
    상기 채널 패시트들은 (111) 결정 배향(crystalline orientation)을 갖는 것인 FinFET 디바이스.
  5. 제 1 항에 있어서,
    각각의 채널 패시트는 에칭 제어 섹션 및 상기 채널 영역에 접하는 것인 FinFET 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 소스/드레인 영역은 상기 채널 영역 아래를 잘라낸(undercut) 제 1 패시트를 더 포함하고,
    상기 제 2 소스/드레인 영역은 상기 채널 영역 아래를 잘라낸 제 2 패시트를 더 포함하고,
    상기 제 1 패시트 및 상기 제 2 패시트는 상기 기판의 상부 표면과 평행하지 않고 상기 기판의 상부 표면과 수직이 아닌 것인 FinFET 디바이스.
  7. FinFET 디바이스에 있어서,
    기판의 상부 표면으로부터 연장하는 핀;
    상기 핀내의 제 1 소스/드레인 영역;
    상기 핀내의 제 2 소스/드레인 영역;
    상기 핀내의 제1 에칭 제어 섹션으로서, 상기 제 1 소스/드레인 영역에 측방향으로 인접한 상기 제1 에칭 제어 섹션;
    상기 핀내의 제2 에칭 제어 섹션으로서, 상기 제 2 소스/드레인 영역에 측방향으로 인접한 상기 제2 에칭 제어 섹션;
    상기 핀 내의 채널 영역으로서, 상기 제1 및 제2 에칭 제어 섹션들 사이에 측방향으로 배치되어 있는 상기 채널 영역; 및
    상기 채널 영역 및 상기 제1 및 제2 에칭 제어 섹션들 위의 게이트 구조를 포함하고,
    상기 채널 영역은, 상기 제1 에칭 제어 섹션 및 상기 채널 영역 사이의 제1 측벽과, 상기 제2 에칭 제어 섹션 및 상기 채널 영역 사이의 제2 측벽을 포함하고,
    상기 제1 측벽 및 상기 제1 에칭 제어 섹션과, 상기 제2 측벽 및 상기 제2 에칭 제어 섹션에 패시트들이 형성되어 있고, 상기 제1 측벽 및 상기 제2 측벽은 상기 패시트들에 의해 형성되는 오목부들을 갖는 것인, FinFET 디바이스.
  8. 삭제
  9. FinFET 디바이스를 형성하기 위한 방법에 있어서,
    기판 상에 핀을 형성하는 단계와;
    상기 핀 안으로 리세스들을 에칭하는 단계로서, 상기 리세스들을 에칭하는 것은 상기 리세스들 측방향으로 인접한 제1 에칭 제어 섹션 및 제2 에칭 제어 섹션을 형성하고, 상기 제1 및 제2 에칭 제어 섹션들은 채널 영역과 각각의 리세스 사이에 측방향으로 배치되어 있으며, 상기 채널 영역은, 상기 제1 에칭 제어 섹션 및 상기 채널 영역 사이의 제1 측벽과, 상기 제2 에칭 제어 섹션 및 상기 채널 영역 사이의 제2 측벽을 포함하는 것인 단계와;
    상기 제1 및 제2 에칭 제어 섹션들을 에칭하는 단계로서, 상기 제1 및 제2 에칭 제어 섹션들을 에칭하는 것은, 상기 제1 측벽 및 상기 제1 에칭 제어 섹션과, 상기 제2 측벽 및 상기 제2 에칭 제어 섹션에 패시트들을 형성하는 것인 단계를 포함하고,
    상기 제1 측벽 및 상기 제2 측벽은 상기 패시트들에 의해 형성되는 오목부들을 갖는 것인, FinFET 디바이스의 형성 방법.
  10. 제 9 항에 있어서,
    상기 리세스들에 저농도 도핑된 층(lightly doped layer)을 에피택셜(epitaxially) 성장시키는 단계로서, 상기 저농도 도핑된 층은 상기 패시트들에 접하고, 상기 저농도 도핑된 층은 상기 채널 영역 상에 응력을 제공하도록 구성되는 것인 단계와;
    상기 저농도 도핑된 층에 고농도 도핑된 층(heavily doped layer)을 에픽택셜 성장시키는 단계로서, 상기 고농도 도핑된 층은 상기 채널 영역 상에 응력을 제공하도록 구성되는 것인 단계
    를 더 포함하는 FinFET 디바이스의 형성 방법.
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