TWI508149B - 具有奈米線與鰭式場效電晶體之積體電路裝置與製造方法 - Google Patents

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Description

具有奈米線與鰭式場效電晶體之積體電路裝置與製造方法
本揭露係有關於一種積體電路裝置及其製造方法，且特別是指一種具有奈米線的半導體裝置與其製造方法。
半導體積體電路工業已經歷指數成長。積體電路材料與設計之技術進步已產生多個積體電路世代，其中每一世代較前一世代具有更小更複雜的電路。在積體電路進展的歷程中，當幾何尺寸(即使用一製程所產生之最小構件(或線))已減少時，功能密度(即每一晶片面積之內連接裝置的數目)已普遍地增加。此尺寸縮減製程通常藉由增加生產效率和降低相關成本而提供益處。
此種尺寸縮減製程亦增加處理和製造積體電路的複雜性，而為了實現這些技術進步，於處理和製造積體電路中需要有類似的發展。例如：以引進三維晶體管(如具有奈米線的半導體裝置)來取代平面型晶體管。此領域中的改善是需要的。
因此，本揭露之一態樣是在提供一種積體電路裝置及其製造方法，以藉由具有奈米線的半導體裝置來減少幾 何尺寸並增加功能密度。
根據本揭露之上述目的，提出一種積體電路裝置之製造方法，包含：提供前驅物(Precursor)，其中此前驅物包含：具有第一與第二金屬-氧化物-半導體(metal-oxide-semiconductor；MOS)區的基材，形成在上述之第一MOS區中的第一閘極區、第一源極區與第一汲極區，且第一閘極區包含第一半導體層堆疊，以及形成在上述之第二MOS區中的第二閘極區、第二源極區與第二汲極區，且第二閘極區包含第二半導體層堆疊；側向地暴露出位在第一閘極區中之第一半導體層堆疊；氧化第一半導體層堆疊以形成第一外氧化物層與第一內奈米線，其中第一內奈米線由第一源極區延伸至第一汲極區；移除第一外氧化物層以暴露出位在第一閘極區中之第一內奈米線；形成第一高介電常數/金屬閘極(high-k/metal gate；HK/MG)堆疊，其中此第一HK/MG堆疊包圍第一內奈米線；側向地暴露出位在第二閘極區中之第二半導體層堆疊；氧化第二半導體層堆疊以形成第二外氧化物層與第二內奈米線，其中，第二內奈米線由第二源極區延伸至第二汲極區；移除第二外氧化物層以暴露出位在第二閘極區中之第二內奈米線；以及形成第二HK/MG堆疊，其中此第二HK/MG堆疊包圍第二內奈米線。
依據本揭露之一實施例，上述之第一MOS區為P型金屬-氧化物-半導體(P-type metal-oxide-semiconductor；PMOS)區，且第一半導體層堆 疊包含交替配置在第一MOS區中之基材上方的一或多個第一層與一或多個第二層；依據本揭露之另一實施例，上述之第二MOS區為N型金屬-氧化物-半導體(N-type metal-oxide-semiconductor；NMOS)區，且第二半導體層堆疊包含配置在位在第二MOS區中之基材上方的第三層，與配置在此第三層上方的第四層。
依據本揭露之又一實施例，上述之位在第一MOS區中之第一閘極的高度小於位在第二MOS區中之第二閘極的高度。
依據本揭露之再一實施例，上述之製造方法更包含在氧化位在第二半導體層堆疊中之第四層前移除第三層。
依據本揭露之再一實施例，上述之第一MOS區為NMOS區，且第二MOS區為PMOS區。
依據本揭露之再一實施例，上述之製造方法更包含使用n型摻雜劑摻雜PMOS區中之基材的上部分以形成第一抗貫穿(Anti-punch Through；APT)區；依據本揭露之再一實施例，上述之製造方法更包含使用p型摻雜劑摻雜NMOS區中之基材的上部分以形成第二APT區。
依據本揭露之再一實施例，上述之製造方法更包含形成第一鰭片結構於第一閘極區中之第一內奈米線下方；依據本揭露之再一實施例，上述之製造方法更包含形成第二鰭片結構於第二閘極區中之第二內奈米線下方。
依據本揭露之再一實施例，上述之第一內奈米線包含鍺；依據本揭露之再一實施例，上述之第二內奈米線包含 矽。
根據本揭露之上述目的，另提出一種積體電路裝置，包含：基材，其中此基材具有NMOS區與PMOS區；第一閘極區、第一源極特徵及第一汲極特徵，其中第一源極特徵和第一汲極特徵是被NMOS區中之第一閘極區所分開；以及第二閘極區、第二源極特徵及第二汲極特徵，其中第二源極特徵和第二汲極特徵是被PMOS區中之第二閘極區所分開。前述之第一閘極區包含第一鰭片結構與位在第一鰭片結構上方之第一奈米線，且第一奈米線包含第一半導體材料，第一奈米線由第一源極特徵延伸至第一汲極特徵。再者，前述之第二閘極區包含第二鰭片結構與位在第二鰭片結構上方之第二奈米線，且第二奈米線包含第二半導體材料，第二奈米線由第二源極特徵延伸至第二汲極特徵。
依據本揭露之一實施例，上述之第一半導體材料包含矽；依據本揭露之另一實施例，上述之第二半導體材料包含矽鍺。
依據本揭露之又一實施例，上述之第一閘極區包含複數個第一奈米線；依據本揭露之再一實施例，上述之第二閘極區包含複數個第二奈米線。
依據本揭露之再一實施例，上述之積體電路裝置更包含被第一HK/MG堆疊所包圍之第一奈米線；以及被第二HK/MG堆疊所包圍之第二奈米線。
根據本揭露之上述目的，再提出一種積體電路裝 置，包含：基材，其中此基材包含MOS區；閘極區，其中此閘極區配置在前述之基材上方；以及源極/汲極特徵，其中此源極/汲極特徵是由前述之閘極區所分開，且前述之閘極區包含鰭片結構以及奈米線，此外，奈米線形成於鰭片結構之上方，且奈米線由源極特徵延伸至相對應之汲極特徵，其中此奈米線可包含選自由矽與矽鍺所構成之群組的半導體材料。
100‧‧‧方法
102‧‧‧步驟
104‧‧‧步驟
105‧‧‧步驟
106‧‧‧步驟
108‧‧‧步驟
110‧‧‧步驟
112‧‧‧步驟
114‧‧‧步驟
116‧‧‧步驟
118‧‧‧步驟
120‧‧‧步驟
122‧‧‧步驟
124‧‧‧步驟
126‧‧‧步驟
128‧‧‧步驟
150‧‧‧前驅物
200‧‧‧NMOS區
210‧‧‧基材
211‧‧‧第一APT區
212‧‧‧鰭片結構
220‧‧‧隔離區
225‧‧‧鰭片結構
230‧‧‧半導體層堆疊
232‧‧‧第一層
234‧‧‧第二層
236‧‧‧外氧化物層
238‧‧‧內奈米線
240‧‧‧凹陷溝渠
242‧‧‧虛擬閘極
244‧‧‧硬罩幕
246‧‧‧側壁間隙壁
248‧‧‧閘極區
249‧‧‧閘極堆疊
250‧‧‧源極區/汲極區
251‧‧‧S/D凹陷溝渠
252‧‧‧S/D特徵
254‧‧‧ILD層
256‧‧‧硬罩幕
262‧‧‧界面層
264‧‧‧高介電常數介電層
266‧‧‧金屬閘極
300‧‧‧PMOS區
310‧‧‧基材
311‧‧‧第二APT區
320‧‧‧隔離區
325‧‧‧鰭片結構
330‧‧‧半導體層堆疊
332‧‧‧鰭片結構
333‧‧‧第二層
336‧‧‧外半導體氧化物層
338‧‧‧內奈米線
340‧‧‧凹陷溝渠
342‧‧‧虛擬閘極
344‧‧‧硬罩幕
346‧‧‧側壁間隙壁
348‧‧‧閘極區
349‧‧‧閘極堆疊
350‧‧‧源極區/汲極區
351‧‧‧S/D凹陷溝渠
352‧‧‧S/D特徵
354‧‧‧ILD層
362‧‧‧界面層
364‧‧‧高介電常數介電層
366‧‧‧金屬閘極
368‧‧‧硬罩幕
400‧‧‧半導體裝置
當參照附圖時，由以下詳述可對本揭露有較好的了解。強調的是，依照此工業中的標準實務，多個特徵並未依其尺寸被繪製出並僅用於說明之目的。事實上，為了討論清晰度多個特徵可被任意地增加或減少。
第1圖係繪示依據本揭露之各種態樣之製造NMOS區與PMOS區於一半導體裝置中之例示方法的流程圖。
第2圖係繪示依據本揭露之一些實施例之裝置前驅物(Device Precursor)的NMOS區與PMOS區之透視示意圖。
第3A圖至第14A圖係繪示依據第1圖的方法於各種製造階段沿著第2圖中之割線A-A觀之之積體電路裝置的NMOS區與PMOS區的剖面圖。
第3B圖至第14B圖係繪示依據第1圖中方法於各種製造階段以沿著第2圖中之割線B-B觀之之積體電路裝置的NMOS區與PMOS區的剖面圖。
以下揭露的部分提供多個不同實施例，或例式，以實施本揭露的不同的特徵。以下所述之特殊例的要件或排列用以簡化本揭露。當然，這些僅作為範例而非用以限制本揭露。例如：於以下所述之在第二特徵上或上方之第一特徵的形成可包含多個實施例，其中第一與第二特徵是以直接接觸來形成，亦可包括可於第一與第二特徵之間形成額外特徵的實施例，以使第一與第二特徵不直接接觸。此外，本揭露可於各種例子中重複標號和/或文字。此重複是為了簡化和清楚之目的，而不在其中指定各種實施例和或所討論之配置間的關係。
再者，空間性地相對用語，如“正下方”、“下方”、“較下”、“上方”、“較上”和類似用語，在此係用以簡易描述圖式中之元件或特徵對另一元件或特徵之關係。此些空間性地相對用語意圖包含使用或操作中裝置的不同方位，除圖式中所示的方位。例如：如圖式中的裝置被翻轉，則其所描述為其他元件或特徵下方或正下方的元件會被導向在其他元件或特徵的上方或正上方。因此，例示性的術語“下方”可包含上方或下方。裝置可另外改變其方位(旋轉90°或在其他方位)，而可據以同樣地說明在此所使用之空間性地相對描述。
本揭露是指向但不另受限於互補性金屬-氧化物-半導體(complementary metal-oxide-semiconductor；CMOS)裝置，此CMOS裝置包含PMOS裝置與NMOS裝置。以下 的揭露將繼續以CMOS裝置的例子來說明本揭露之各種實施例。然而，除特別請求外，可理解的是，本揭露不應被限制於一特定型式的裝置。亦可理解的是，可於本方法進行前、進行期間與進行後提供額外的步驟，且對本方法的其他實施例而言，所述的某些步驟可被取代或刪除。
第1圖係繪示用以製造於積體電路裝置中之NMOS區與PMOS區之方法100的流程圖。依據本揭露之各種態樣，每一區可包含一奈米線。第2圖提供例示裝置前驅物150的透視示意圖，其中裝置前驅物150具有NMOS區200與PMOS區300。雖然此二區200、300於圖式中係被繪示為分開的，但可理解的是，在本實施例中，這些區域可為部分之單一半導體裝置。而且，一些裝置可包含一區但不包含另一區。第3A圖至第14A圖係繪示依據第1圖的方法於各種製造階段沿著第2圖中之割線A-A觀之之積體電路裝置的NMOS區與PMOS區的剖面圖。第3B圖至第14B圖係繪示依據第1圖中方法於各種製造階段以沿著第2圖中之割線B-B觀之之積體電路裝置的NMOS區與PMOS區的剖面圖。
請參照第1圖和第2圖，此方法100係由步驟102開始，其提供具有NMOS區200和/或PMOS區300之裝置前驅物150。NMOS區200包含基材210。PMOS區300包含基材310。在本實施例中，基材210和基材310為部份之主體矽基材(Bulk Silicon)。或者，基本半導體(如晶體結構之矽或鍺)亦可被包含於基材210和/或310中。NMOS 200 和/或PMOS 300可包含化合物半導體，如矽鍺、矽碳化合物、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦或其任意之組合。可能的基材210和/或310亦包含絕緣體上半導體基材，如絕緣體上矽(silicon-on-insulator；SOI)、絕緣體上矽鍺(SiGe-On-Insulator；SGOI)、絕緣體上鍺(Ge-On-Insulator)基材。例如：可使用氧離子植入矽晶隔離法(separation by implantation of oxygen；SIMOX)、晶圓貼合(Bonding)和/或其他適合的方法來製造SOI基材。
亦可視設計需求而將各種摻雜區包含於基材210和/或310中。此些摻雜區可被p型摻雜劑(例如：硼或氟化硼(BF2 ))所摻雜。此些摻雜區亦可被n型摻雜劑(例如：磷或砷)所摻雜。此些摻雜區亦可被p型與n型摻雜劑的結合所摻雜。亦可直接形成此些摻雜區於基材210和/或310上，及於P井結構、N井結構或雙井結構中或使用凸起結構。
可形成第一抗貫穿(Anti-punch Through；APT)區211於基材210之上部分或半導體層堆疊230下。此第一APT區211可被形成來避免裝置貫穿的問題。在一些例子中，基材210中之第一APT區211可被p型摻雜劑(例如：硼和/或BF2 )所摻雜。
亦可形成第二APT區311於基材310之上部分或半導體層堆疊330下。此第二APT區311可被形成來避免裝置貫穿的問題。在一些例子中，基材310中之第二APT區311可被n型摻雜劑(例如：磷和/或砷)所摻雜。
請仍參照第2圖，NMOS區200亦可包含一或多個隔離區220。隔離區220可被形成於基材210上，以隔離半導體層堆疊230。PMOS區300亦可包含一或多個隔離區320。隔離區320可被形成於基材310上，以隔離半導體層堆疊330，可使用傳統隔離技術(例如：淺溝渠隔離(shallow trench isolation；STI))來形成隔離區220和/或320，以定義和電性隔離半導體層堆疊。在一些例子中，隔離區220和/或320可包含二氧化矽、氮化矽、氮氧化矽、空氣間隙、其他適合之材料、或其結合。可使用任何合適的製程來形成隔離區220和/或320。在一些例子中，STI的形成製程包含光學微影；蝕刻溝渠於基材210和/或310中(例如：使用乾蝕刻和/或濕蝕刻)，以暴露出鰭片結構225和/或325；及以一或多種介電材料填充此溝渠(例如：使用化學氣相沉積處理)，以形成隔離區220和/或320。在一些例子中，此被填補的溝渠具有多層結構，例如：以氮化矽或二氧化矽填充之熱氧化襯墊層。在一些實施例中，進行化學機械研磨(Chemical Mechanical Polishing；CMP)製程，以去除多餘的介電材料並平坦化隔離區頂表面。在一些實施例中，隔離區220和/或320之深度可介於60-120nm的範圍。
請仍參照第2圖，NMOS區200包含一或多個形成於基材210上的半導體層堆疊230。PMOS區300包含一或多個形成於基材310上的半導體層堆疊330。半導體層堆疊230和/或330之形成製程可包含於鰭片結構225和/或325 上之光學微影和蝕刻製程。此光學微影製程可包含形成位於基材上之光阻層(光阻)；曝光此光阻至一圖案；進行曝光後烘烤製程；及顯影此光阻以形成包含此光阻的光罩元件。可使用此光罩元件藉由任何適合的乾蝕刻和/或濕蝕刻方法使鰭片結構225和/或325凹陷。可於此凹陷製程後磊晶成長半導體層堆疊230和/或330。在一些實施例中，基材210和/或310之凹陷部分可具有介於50-110nm範圍的厚度。在一些例子中，藉由圖案化和蝕刻鰭片結構225和/或325的一部分來形成半導體層堆疊230和/或330。或者，半導體層堆疊230和/或330可藉由圖案化與蝕刻沉積於絕緣體堆疊之矽層(例如：SOI基材之矽-絕緣體-矽(silicon-insulator-silicon)之上矽層堆疊的上矽層)來形成半導體層堆疊230和/或330。
如第2圖所示，半導體層堆疊230和/或330可包含多個半導體層。每一個半導體層可具有實質上相互不同的厚度。半導體層堆疊230和/或330可包含鍺、矽、砷化鎵、矽鍺、磷砷化鎵或其他合適之材料。可藉由磊晶成長過程(例如：化學氣相沉積(Chemical Vapor Deposition；CVD))、氣相磊晶(Vapor Phase Epitaxy；VPE))、超高真空化學氣相沉積(Ultra High Vacuum(UHV)-CVD)、分子束磊晶(Molecular Beam Epitaxy(MBE))和/或其他合適之過程)沉積半導體層堆疊230和/或330。然後，可使用CMP製程平坦化包含半導體層堆疊230和/或330之NMOS區200和/或PMOS區300的表面。
請參照第2圖的NMOS區200，半導體層堆疊230包含形成於基材210上的第一層232，和形成於第一層232上的第二層234。在一些例子中，第一層232可包含矽鍺。第二層234可包含矽。在一些例子中，第一層(矽鍺)232可具有介於5-15nm範圍的厚度。在此矽鍺中鍺的含量百分比可介於20-50%的範圍。
請參照第2圖的PMOS區300，半導體層堆疊300包含一或多個第一層332和一或多個第二層333彼此交替堆疊。在一些例子中，第一層332可包含矽鍺。第二層333可包含矽。在一些例子中，半導體層堆疊330可包含例如：由底部至頂端為矽鍺(332)/矽(333)/矽鍺(332)/矽(333)之交替結構。一或多個第一層332的厚度可互不相同。在如第2圖所示之一些例子中，位於上方之第一層332可具有介於5-15nm範圍的厚度。位於下方之第一層332可具有介於15-40nm範圍的厚度。在一些實施例中，第一層矽鍺332之鍺的含量百分比可介於20-65%的範圍。在一些實施例中，在一些層中之第一層矽鍺332之鍺的濃度可與其他層不同。在一些例子中，半導體層堆疊330可包含多於兩種的半導體層互相堆疊。在一些例子中，位於上方之第一層矽鍺332之鍺的含量百分比可高於位於下方之第一層矽鍺332。在一些例子中，位於上方之第一層矽鍺332之鍺的含量百分比可介於45%-65%的範圍。在一些例子中，位於下方之第一層矽鍺332之鍺的含量百分比可介於30%-60%的範圍。
在NMOS區200中，基材210包含源極區/汲極區250和閘極區248。源極區/汲極區250被閘極區248所分開。在PMOS區300中，基材310包含源極區/汲極區350和閘極區348。源極區/汲極區350被閘極區348所分開。
在一些實施例中，NMOS區200和PMOS區300的半導體前驅物150係於分開的製程中形成。例如：可形成第一硬罩幕(未標示)於PMOS區300的表面上，以避免PMOS區300在NMOS區200的製程中被影響。在半導體層堆疊230形成於NMOS區200中後，當PMOS區300被處理時，可形成第二硬罩幕(未標示)於NMOS區200的表面上。在一些實施例中，NMOS區200先被硬罩幕所覆蓋，而PMOS區300中之半導體層堆疊330可在NMOS區200中之半導體層堆疊230形成前形成。硬罩幕可包含二氧化矽、氮化矽、氮氧化矽或其他任何合適之介電材料。硬罩幕可為單層或多層。可藉由CVD、原子層沉積法(Atomic Layer Deposition；ALD)或任何其他適合之方法形成硬罩幕。
請參照第1圖和第3A-3B圖，方法100進行至步驟104，以藉由使部分之隔離區220凹陷來形成凹陷溝渠240，而側向地暴露出NMOS區200中之半導體層堆疊230。值得注意的是，以下討論將稱裝置前驅物150(第2圖)為半導體裝置400。在步驟104中，部分之隔離區320可被凹陷以形成凹陷溝渠340，來側向地暴露出PMOS區300中之半導體層堆疊330。
請仍參照第3A-3B圖，凹陷製程可包含乾蝕刻製程、濕蝕刻製程和/或其結合。凹陷製程可包含選擇性濕蝕刻或選擇性乾蝕刻。
請參照第1圖和第4A-4B圖，方法100進行至步驟105，以形成虛擬閘極242和硬罩幕244於閘極區248中。可於位在閘極區248中之半導體層堆疊230和隔離區220上方形成虛擬閘極242和硬罩幕244。在步驟105中，可形成虛擬閘極342和硬罩幕344於閘極區348中。可形成虛擬閘極342和硬罩幕344於閘極區348中之半導體層堆疊330和隔離區320上。可形成虛擬閘極242和/或342和硬罩幕244和/或344，以保護閘極區248和/或348免於在後續之源極/汲極凹陷製程中被蝕刻。虛擬閘極242和/或342可包含多晶矽。可藉由任何適合之方法以形成虛擬閘極242和/或342。例如：可藉由包含沉積、光學微影圖案和/或蝕刻製程之製程，以形成虛擬閘極242和/或342。沉積過程包含CVD、物理氣相沉積(Physical Vapor Deposition；PVD)、ALD、其他合適之方法和/或其結合。硬罩幕244和/或344可包含二氧化矽、氮化矽、氮氧化矽或其他任何合適之介電材料。硬罩幕可為單層或多層。可藉由熱氧化、化學氧化、ALD或其他任何合適之方法來形成硬罩幕244和/或344。
請參照第1圖和第4A-4B圖，方法100進行至步驟106，以形成源極/汲極(S/D)凹陷溝渠251於NMOS區200中。在步驟106中，可形成S/D凹陷溝渠351於PMOS區 300中。
請參照第4B圖，可使用虛擬閘極242和硬罩幕244蝕刻NMOS區200中之源極區/汲極區250的上部分來形成S/D凹陷溝渠251。可使用虛擬閘極342和硬罩幕344蝕刻位在PMOS區300中之源極區/汲極區350的上部分來形成S/D凹陷溝渠351。可使用任何種類之乾蝕刻製程、濕蝕刻製程和/或其適當之組合來形成S/D凹陷溝渠251和/或351。在蝕刻製程後，閘極區248能在兩相鄰之S/D凹陷溝渠251間被暴露出來。在蝕刻製程後，閘極區348能在兩相鄰之S/D凹陷溝渠351間被暴露出來。在一些實施例中，基材210之上部分可在蝕刻製程中被蝕刻而形成鰭片結構212。在一些實施例中，位置較低的第一層332可於蝕刻製程後被完全或部分地暴露出來，以形成鰭片結構332。在一些實施例中，鰭片結構212和/或332可具有介於15-40nm範圍的厚度。
請仍參照第4B圖，可沿著閘極區248形成側壁間隙壁246。可沿著閘極區348形成側壁間隙壁346。側壁間隙壁246和/或346可包含介電材料，例如：二氧化矽、氮化矽、矽碳化物、氮氧化矽或其結合。側壁間隙壁246和/或346亦可包含多層結構。側壁間隙壁的典型形成方法包含沉積介電材料於閘極區248和/或348上。接著，介電材料可被非等向性地回蝕。回蝕製程可包含多步驟蝕刻，以獲得蝕刻選擇性、彈性以及所欲之過度蝕刻控制。
請參照第1圖和第5A-5B圖，方法100進行至步驟 108，以形成源極/汲極(S/D)特徵252和/或352於S/D凹陷溝渠251和/或351中。在一些例子中，可使用磊晶成長半導體材料層於S/D凹陷溝渠251和/或351中，以形成S/D特徵252和/或352。用以形成半導體材料層之製程與材料可實質相似於用以形成如第2圖所示之半導體層堆疊230和/或330之製程與材料。在一些例子中，可使用一或多個磊晶成長製程來形成S/D特徵252和/或352。在磊晶成長製程中，可在原位(in-situ)摻雜S/D特徵252和/或352。例如：磊晶成長的矽鍺S/D特徵可被硼所摻雜；磊晶成長矽S/D特徵可被碳所摻雜以形成矽：碳(Si：C)S/D特徵，可被磷所摻雜以形成矽：磷(Si：P)S/D特徵，或被碳和磷所摻雜以形成矽碳磷(SiCP)S/D特徵。在一些例子中，可進行植入製程(例如：接合植入黨(Junction Implant)製程)來摻雜S/D特徵。可進行一或多個回火步驟來活化S/D特徵。回火步驟可包含快速加熱回火(Rapid Thermal Annealing；RTA)和/或雷射回火製程。在一些實施例中，S/D特徵為源極區，且另一S/D特徵為汲極區。S/D特徵252和/或352被閘極區248和/或348所分開。
請參照第1圖和第6A-6B圖，方法100進行至步驟110，以形成層間介電(Interlayer Dielectric；ILD)層254於NMOS區200中之S/D特徵252上，以及形成ILD層354於PMOS區300中之S/D特徵352上。ILD層254和/或354可包含二氧化矽、氮氧化物或其他合適的材料。ILD層254和/或354可包含單層或多層。可藉由合適之技術(例如： CVD、ALD和旋塗法(如旋塗玻璃(Spin-on g1ass；SOG)之旋塗式介電材料))來形成ILD層254和/或354。在形成ILD層254和/或354於NMOS區200和/或PMOS區300上後，進行CMP以去除多餘的ILD層254和/或354，並平坦化ILD層254和/或354的頂表面。在一些實施例中，亦可在如第6A-6B圖所示之CMP製程中去除NMOS區200的硬罩幕244和/或PMOS區300的硬罩幕344。
請參照第1圖和第6A-6B圖，方法100進行至步驟112，以形成圖案化之硬罩幕256來覆蓋NMOS區200。在步驟112中，PMOS區300中之閘極堆疊349亦被暴露出來。在步驟110中，去除多餘的ILD層254和/或354並平坦化NMOS區200和/或PMOS區300的表面，然後，NMOS區200之表面可被圖案化之硬罩幕256所覆蓋，以避免NMOS區200在PMOS區300的後續製程中被影響。硬罩幕256可包含二氧化矽、氮化矽、氮氧化矽或其他任何合適之介電材料。硬罩幕256可包含單層或多層。可藉由CVD、ALD或其他任何適合之方法來形成硬罩幕256。
請仍參照第6A-6B圖，在步驟112中，可去除虛擬閘極342來將暴露出PMOS區300之閘極區348中的閘極堆疊349。閘極堆疊349可包含彼此交替堆疊之一或多個第一層332和一或多個第二層333。可藉由任何適合之方法去除虛擬閘極342，例如：蝕刻製程。蝕刻製程可包含選擇性濕蝕刻或選擇性乾蝕刻，以使虛擬閘極342對閘極堆疊349與側壁間隙壁346具有足夠的蝕刻選擇性。或者，可藉由 包含光學微影圖案化和回蝕之一系列製程來使虛擬閘極342凹陷。
請參照第1圖和第7A-7B圖，方法100進行至步驟114，以氧化PMOS區300之閘極區348中的部分閘極堆疊349，以形成外氧化物層336和內奈米線338。在一些實施例中，可進行熱氧化製程於第二層333和閘極堆疊349的上方第一層332。在一些例子中，熱氧化製程是在氧氣環境中進行。在一些例子中，熱氧化製程可在蒸氣環境和氧氣環境的結合中進行。熱氧化過程可在一大氣壓和400℃至600℃之溫度範圍的蒸氣環境和氧氣環境的結合中進行。熱氧化製程可進行30-180分鐘。在熱氧化製程中，可被氧化第二層333和上第一層332之一元素，以形成外氧化物層336。在一些實施例中，外半導體氧化物層336可包含氧化矽(SiOx)，其中x為氧的原子百分比組成。在一些實施例中，上方第一層332之又一元素可擴散至閘極堆疊349之上部分的中心，以在氧化製程中形成半導體核心部分338。半導體核心部分338可沿著割線B-B繼續地形成，並連接至閘極堆疊349兩側之S/D特徵352。可注意的是，以下的討論現將稱半導體核心部分338為內奈米線338。在一些實施例中，內奈米線338可為鍺奈米線338。外半導體氧化物層336可被形成來包圍內奈米線338。
請參照第7A-7B圖，在一些例子中，內奈米線338可具有介於2-15nm範圍的直徑。外氧化物層336和/或內奈米線338之尺寸和形狀可隨不同製程條件(例如：熱氧化 (例如：熱氧化製程之溫度和時間)而有所變化。
請參照第1圖和第8A-8B圖，方法100進行至步驟116，以移除外氧化物層336來暴露出PMOS區300中之內奈米線338。移除製程可包含乾蝕刻製程、濕蝕刻製程或其組合。例如：可進行外半導體氧化物層336之選擇性濕蝕刻或選擇性乾蝕刻，其對內奈米線338具有足夠的蝕刻選擇性。在去除外氧化物層336後，配置PMOS區300中之閘極區348以包含內奈米線338和鰭片結構332。在一些實施例中，鰭片結構332可為整體或上部分之第一半導體層332。
請參照第1圖和第9A-9B圖，方法100進行至步驟118，以形成界面層(Interfacial Layer；IL)362/高介電常數介電層364/金屬閘極366於PMOS區300。在一些實施例中，界面層362可被形成來包圍內奈米線338，並覆蓋鰭片結構332和側壁間隙壁346。可以任何適當的方法沉積界面層362，例如：ALD、CVD和臭氧氧化。界面層362可包含氧、矽氧化鉿(HfSiO)和氧氮化物。在一些實施例中，在熱處理後，位於隔離區320和界面層362之間的界面可不被觀察到。可藉由任何適合的技術沉積高介電常數介電層364於界面層362上方並包圍界面層362，例如：ALD、CVD、金屬化學氣相沉積(metal-organic CVD；MOCVD)、PVD、熱氧化、其結合或其他適合的方法。高介電常數介電層364可包含氧化鋁鑭(LaO)、氧化鋁(AlO)、氧化鋯(ZrO)、氧化鈦(TiO)、氧化鉭(Ta2 O5 )、氧化釔(Y2 O3 )、 鈦酸鍶(SrTiO3 ；STO)、鈦酸鋇(BaTiO3 ；BTO)、BaZrO、氧化鋯鉿(HfZrO)、氧化鉿鑭(HfLaO)、氧化鉿矽(HfSiO)、氧化鑭矽(LaSiO)、氧化鋁矽AlSiO、氧化鉿鉭(HfTaO)、HfTiO、鈦酸鍶鋇((Ba,Sr)TiO3 ；BST)、氮化矽(Si3 N4 )、氮氧化物(SiON)或其他適合的材料。在一些實施例中，在熱處理後，界面層362和高介電常數介電層364間的界面可不被觀察到。
金屬閘極層366可包含單層或多層，例如：金屬層、襯層、潤濕層和密合層。金屬閘極層366可包含鈦、銀、鋁、氮化鋁鈦(TiAlN)、TaC、TaCN、TaSiN、錳、鋯、氮化鈦(TiN)、氮化鉭(TaN)、釕、鉬、WN、銅、鎢或其他適合的材料。可藉由ALD、PVD、CVD或其他適合的方法來形成金屬閘極層366。可進行CMP以去除多餘的金屬閘極層366。CMP提供給PMOS區300中之閘極區348和ILD層354實質上平坦的頂表面。在沉積界面層362/高介電常數介電層364/金屬閘極366之後，如第9B圖所示，閘極區348可包含鰭片結構332、內奈米線338和界面層362/高介電常數介電層364/金屬閘極366。
請參照第9A-9B圖，在一些實施例中，於步驟118，在使用CMP平坦化PMOS區300表面之製程中，可被去除NMOS區200上之硬罩幕256。
請參照第1圖和第10A-10B圖，方法100進行至步驟120，以形成硬罩幕368於PMOS區300上，來避免PMOS區300在後續NMOS區200的製程中被影響。硬罩幕368 可包含二氧化矽、氮化矽、氮氧化矽或其他任何合適之介電材料。硬罩幕368可包含單層或多層。可藉由熱氧化、化學氧化、ALD或任何其他合適的方法來形成硬罩幕368。
請仍參照第10A-10B圖，在步驟120的一些實施例中，可去除虛擬閘極242，以暴露出NMOS區200之閘極區248中的閘極堆疊249。可使用任何適合之方法去除虛擬閘極242，例如：蝕刻製程。閘極堆疊249可包含第一層232和第二層234。蝕刻製程可包含選擇性濕蝕刻或選擇性乾蝕刻，以使虛擬閘極242對閘極堆疊249與側壁間隙壁246具有足夠的蝕刻選擇性。或者，可藉由包含光學微影圖案化和回蝕之一系列製程來使虛擬閘極242凹陷。
請參照第1圖和第11A-11B圖，方法100進行至步驟122，以選擇性去除NMOS區200之第一層232。在一些實施例中，第一層232可包含矽鍺，且可使用任何適合的蝕刻程序去除矽鍺，例如：乾蝕刻製程、濕蝕刻製程和/或其結合。移除第一層232之製程也可包含選擇性濕蝕刻或選擇性乾蝕刻，以提供對第二層234的足夠蝕刻選擇性。在一些實施例中，選擇性濕蝕刻或選擇性乾蝕刻可選擇性地去除整個第一層232並留下整個或部分之第二層234。乾和濕蝕刻製程具有可被調整之蝕刻參數，例如：所使用的蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、電源功率、射頻偏壓、射頻偏壓功率、蝕刻流速和其他適合的參數。乾蝕刻製程可包含使用氯基化學(Chlorine-based Chemistry)之偏壓電漿蝕刻製程。其他乾蝕刻氣體可包含 四氟甲烷、三氟化氮、六氟化硫、氦和三氟化氯。可使用例如：深度反應離子蝕刻(Deep Reactive-Ion Etching；DRIE)之機制來非等向性散射地進行乾蝕刻製程。化學氣相蝕刻可做為選擇性蝕刻方法，其蝕刻氣體可包含氯化氫、四氟甲烷和混合氫氣之氣體。可使用具有適合的壓力和溫度之化學氣相沉積來進行化學氣相蝕刻。
請參照第1圖和第12A-12B圖，方法100進行至步驟124，以氧化NMOS區200中之部分閘極區248來形成外氧化物層236和內奈米線238。在一些實施例中，可氧化半導體層堆疊230的第二層234的外部分來形成外氧化物層236。在一些例子中，熱氧化製程是在氧氣環境中進行。在一些例子中，熱氧化製程可在蒸氣環境和氧氣環境之結合中進行。可在一大氣壓和介於400℃至600℃之溫度範圍的蒸氣環境和氧氣環境之結合中進行熱氧化製程。熱氧化製程可進行30-180分鐘。在熱氧化製程中，第二層234的外部分可被氧化以形成外氧化物層236。在一些實施例中，外氧化物層236可包含氧化矽(SiOx)，其中x為氧的原子百分比組成。在一些實施例中，內部分之第二層234可擴散至上部分之閘極區248的中心來於氧化過程中形成半導體核心238。半導體核心部分238可沿著割線B-B繼續地形成，並連接至閘極區248兩側上的S/D特徵252。可注意的是，以下討論將稱半導體核心部分238為內奈米線238。在一些實施例中，內奈米線238可為矽奈米線238。外氧化物層236可被形成來包圍內奈米線238。
請參照第12A-12B圖，在一些例子中，內奈米線238可具有介於2-13nm範圍的直徑。外氧化物層236和/或內奈米線238之尺寸和形狀可隨不同製程條件(例如：熱氧化製程之溫度和時間)而有所變化。
請參照第1圖和第13A-13B圖，方法100進行至步驟126，以移除外氧化物層236來暴露出位於NMOS區200中之內奈米線238。移除製程可包含乾蝕刻製程、濕蝕刻程序或其結合。例如：進行氧化物層236之選擇性濕蝕刻或選擇性乾蝕刻，其對內奈米線238具有足夠的蝕刻選擇性。NMOS區200中之閘極區248係配置以包含內奈米線238和鰭片結構212。在一些實施例中，鰭片結構212為基材210的上部分。
請參照第1圖和第14A-14B圖，方法100進行至步驟128，以形成界面層262/高介電常數介電層264/金屬閘極266於NMOS區200。可形成一或多個界面層262來包圍內奈米線238，且覆蓋鰭片結構212和側壁間隙壁246。可沉積一或多個高介電常數介電層264於界面層262上方，並包圍界面層262。用以形成界面層262、高介電常數介電層264和金屬閘極層266之過程與材料與用以形成如第9A-9B圖所示之界面層362、高介電常數介電層364和金屬閘極層366之過程與材料可實質上相似。在一些實施例中，在熱處理後，界面層262和隔離區220間的界面可不被觀察到。位於界面層262和高介電常數介電層264之間的界面可在熱處理後不被觀察到。在沉積界面層262/高間的界面可在熱處理後不被觀察到。在沉積界面層262/高介電常數介電層264/金屬閘極266後，閘極區248可包含鰭片結構212、內奈米線238和界面層262/高介電常數介電層264/金屬閘極266。
請仍參照第1圖和第14A-14B圖，在步驟128中，覆蓋於PMOS區300之硬罩幕368可被去除。在一些實施例中，硬罩幕368可在使用CMP平坦化NMOS區200之表面的製程中被移除。
雖然依據第3圖至第14圖之說明，可在NMOS區200中的奈米線和鰭片結構形成前形成PMOS區300中的奈米線和鰭片結構，亦可在PMOS區300中的奈米線和鰭片結構形成前形成NMOS區200中的奈米線和鰭片結構。在一些實施例中，在形成NMOS區200中的奈米線和鰭片結構時，先形成硬罩幕以覆蓋PMOS區300。在一些實施例中，可只於NMOS區中200形成奈米線和鰭片結構。在一些實施例中，可只於PMOS區中300形成奈米線和鰭片結構。在本領域具有通常知識者能了解可使用任何合適順序與任何合適佈局之合適製程來形成NMOS區200和PMOS區300。
雖然只繪示一奈米線於NMOS區200中，且只繪示一奈米線於PMOS區300中，NMOS區200和/或PMOS區300可包含多於一個奈米線。在一些實施例中，NMOS區200和/或PMOS區300可包含多於一個鰭片結構。在本領域具有通常知識者能了解：任意數量之奈米線和/或任意 數量之鰭片結構可以任何合適的排列被包含在NMOS區200和PMOS區300中。
在一些實施例中，NMOS區200之金屬閘極層266也可包含包圍界面層262/高介電常數介電層264結構之第一覆蓋層。可進一步形成第一阻隔層金屬閘極和n型功能函數金屬閘極來包圍第一覆蓋層。PMOS區300之金屬閘極層366也可包含包圍界面層362/高介電常數介電層364結構之第二覆蓋層。可進一步形成第二阻隔層金屬閘極和p型功能函數金屬閘極來包圍第二覆蓋層。第一和/或第二覆蓋層可包含一氮化鈦(TiN)。第一和/或第二阻隔層金屬閘極可包含一氮化鉭(TaN)。可使用有別於PMOS區300中之p型功函數(Work Function)金屬閘極的金屬層來形成位在NMOS區200之n型功函數金屬閘極。在一些例子中，n型功函數金屬閘極可包含TiAlC、TaAl和/或TiAl。p型能函數金屬閘極可包含TiN。
雖然S/D特徵252和/或352和S/D凹陷溝渠251和/或351係以被隔離區220和/或320分開之個別形式來繪示，但S/D凹陷溝渠251和/或351可被形成為一般的S/D凹陷溝渠，且可用任何合適之製程，形成S/D凹陷溝渠251和/或351為任何適合的形狀，例如：冠狀的S/D特徵。
積體電路裝置400的NMOS區200和/或PMOS區300可經歷進一步的CMOS或MOS技術處理，以形成本領域所習知的各種特徵與區域。例如：後續的處理可形成基材210和/或310上之多個接觸窗/介層窗/線路和多層內連 接特徵(例如：金屬層和層間介電層)，其係配置來連接積體電路裝置400上各個特徵或結構。例如：多層內連接包含垂直內連接(例如：習知的介層窗或接觸窗)和水平內連接(例如：金屬線)。各種內連接特徵可施加包含銅、鎢和/或矽化物的各種導電材料。在一例子中，使用鑲嵌(Damascene)和/或雙重鑲嵌製程來形成銅相關的多層內連接結構。
可於方法100進行前、進行期間與進行後提供額外的步驟，且對本方法之其他實施例而言，所述的某些步驟可被取代或刪除。
本揭露提供用以製造積體電路裝置之方法的多個不同的實施例。本方法包含提供前驅物。前驅物包含具有第一MOS區與第二MOS區的基材；形成於第一MOS區中的第一閘極區、源極/汲極區和隔離區，第一閘極區包含第一半導體層堆疊；以及形成於第二MOS區中的第二閘極區、源極/汲極區和隔離區，第二閘極區包含第二半導體層堆疊。方法進一步包含凹陷第一隔離區以側向地暴露出位在第一閘極區中之第一半導體層堆疊；氧化第一半導體層堆疊以形成第一外氧化物層與內奈米線，其中第一內奈米線由第一源極區延伸至第一汲極區；移除第一外氧化物層以暴露出位在第一閘極區中之第一內奈米線；形成包圍第一內奈米線之第一HK/MG堆疊；凹陷第二隔離區以側向地暴露出位在第二閘極區中之第二半導體層堆疊；氧化第二半導體層堆疊以形成第二外氧化物層與內奈米線，其中第 二內奈米線由第二源極區延伸至第二汲極區；移除第二外氧化物層以暴露出位在第二閘極區中之第二內奈米線；以及形成包圍第二內奈米線之第二HK/MG堆疊。
在其他實施例中，積體電路裝置包含具有NMOS區和PMOS區的基材；第一閘極區，和被位在NMOS區中之第一閘極區所分開來的第一S/D特徵；和第二閘極區，以及被位在PMOS區中之第二閘極區所分開來的第二S/D特徵。第一閘極區包含第一鰭片結構與位在第一鰭片結構上方之第一奈米線。第一奈米線包含第一半導體材料，並由第一源極特徵延伸至第一汲極特徵。第二閘極區包含第二鰭片結構與位在第二鰭片結構上方之第二奈米線。第二奈米線包含第二半導體材料，並由第二源極特徵延伸至第二汲極特徵。
然而，在其他實施例中，積體電路裝置包含具有MOS區之基材；沉積於基材之上的閘極區；以及被閘極區分開來的S/D特徵。閘極區包含鰭片結構；以及形成於鰭片結構上方之奈米線。奈米線由源極特徵延伸至相對應之汲極特徵。奈米線包含選自由矽與矽鍺所構成之群組的半導體材料。
以上列出多個實施例之特徵，於此領域中的技術人員可藉此對於本案之概念有更佳的了解。此領域中的技術人員應了解其可使用本揭露作為設計或修正其他製程與結構之基礎，以實現相同目的和/或達成此處所介紹之實施例的相同優點。於此領域中的技術人員者應該也可了解如此 等效之構造並未背離本揭露之精神與範圍，且其可以此可作多種變化、取代與改變而未背離本揭露之精神與範圍。
100‧‧‧方法
102、104、105、106、108‧‧‧步驟
110、112、114、116、118‧‧‧步驟
120、122、124、126、128‧‧‧步驟

Claims (13)

  1. 一種積體電路裝置之製造方法，包含：提供一前驅物(Precursor)，該前驅物包含：一基材，具有一第一金屬-氧化物-半導體(metal-oxide-semiconductor；MOS)區與一第二MOS區；一第一閘極區、一第一源極區與一第一汲極區，形成在該第一MOS區中，該第一閘極區包含一第一半導體層堆疊；與一第二閘極區、一第二源極區與一第二汲極區，形成在該第二MOS區中，該第二閘極區包含一第二半導體層堆疊；側向地暴露出位在該第一閘極區中之該第一半導體層堆疊；氧化該第一半導體層堆疊以形成一第一外氧化物層與一第一內奈米線，該第一內奈米線由該第一源極區延伸至該第一汲極區；移除該第一外氧化物層以暴露出位在該第一閘極區中之該第一內奈米線；形成一第一高介電常數/金屬閘極(high-k/metal gate；HK/MG)堆疊，該第一HK/MG堆疊包圍該第一內奈米線；側向地暴露出位在該第二閘極區中之該第二半導體層堆疊；氧化該第二半導體層堆疊以形成一第二外氧化物層與一第二內奈米線，該第二內奈米線由該第二源極區延伸至 該第二汲極區；移除該第二外氧化物層以暴露出位在該第二閘極區中之該第二內奈米線；以及形成一第二HK/MG堆疊，該第二HK/MG堆疊包圍該第二內奈米線。
  2. 如請求項1所述之製造方法，其中該第一MOS區係一P型金屬-氧化物-半導體(PMOS)區，該第一半導體層堆疊包含交替配置在第一MOS區中之該基材上方的一或多個第一層與一個或多個第二層；該第二MOS區係一N型金屬-氧化物-半導體(NMOS)區，該第二半導體層堆疊包含配置在位在第二MOS區中之該基材上方的一第三層，與一配置在該第三層上方的一第四層。
  3. 如請求項1所述之製造方法，其中位在該第一MOS區中之該第一閘極之一高度係小於位在該第二MOS區中之該第二閘極之一高度。
  4. 如請求項2所述之製造方法，更包含：在氧化位在該第二半導體層堆疊中之該第四層前移除該第三層。
  5. 如請求項1所述之製造方法，其中該第一MOS區係一NMOS區，且該第二MOS區係一PMOS區。
  6. 如請求項2所述之製造方法，更包含：利用一n型摻雜劑摻雜該PMOS區中之該基材的一上部分以形成一第一抗貫穿(Anti-punch Through；APT)區；以及利用一p型摻雜劑摻雜該NMOS區中之該基材的一上部分以形成一第二APT區。
  7. 如請求項1所述之製造方法，更包含：形成一第一鰭片結構於該第一閘極區中之該第一內奈米線下方；以及形成一第二鰭片結構於該第二閘極區中之該第二內奈米線下方。
  8. 如請求項2所述之製造方法，其中該第一內奈米線包含鍺，該第二內奈米線包含矽。
  9. 一種積體電路裝置，包含：一基材，具有一NMOS區與一PMOS區；一第一閘極區、一第一源極特徵及一第一汲極特徵，該第一源極特徵和該第一汲極特徵係被該NMOS區中之該第一閘極區所分開；以及一第二閘極區、一第二源極特徵及一第二汲極特徵，該第二源極特徵和該第二汲極特徵係被該PMOS區中之該第二閘極區所分開， 其中該第一閘極區包含一第一鰭片結構與位在該第一鰭片結構上方之一第一奈米線，該第一奈米線包含一第一半導體材料，該第一奈米線並由該第一源極特徵延伸至該第一汲極特徵，以及其中該第二閘極區包含一第二鰭片結構與位在該第二鰭片結構上方之一第二奈米線，該第二奈米線包含一第二半導體材料，該第二奈米線並由該第二源極特徵延伸至該第二汲極特徵。
  10. 如請求項9所述之積體電路裝置，其中該第一半導體材料包含矽，該第二半導體材料包含矽化鍺。
  11. 如請求項9述之積體電路裝置，其中該第一閘極區包含複數個該第一奈米線；該第二閘極區包含複數個該第二奈米線。
  12. 如請求項9述之積體電路裝置，更包含：包圍該第一奈米線之一第一HK/MG堆疊；以及包圍該第二奈米線之一第二HK/MG堆疊。
  13. 一種積體電路裝置，包含：一基材，包含一MOS區；一閘極區，配置在該基材上方；以及源極/汲極特徵，係由該閘極區所分開，該閘極區包含：一鰭片結構；以及 一奈米線，形成於該鰭片結構之上方，該奈米線由一源極特徵延伸至相對應之一汲極特徵，其中該奈米線包含選自由矽與矽鍺所構成之一群組之一半導體材料。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9035277B2 (en) 2013-08-01 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9171843B2 (en) 2013-08-02 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9263520B2 (en) * 2013-10-10 2016-02-16 Globalfoundries Inc. Facilitating fabricating gate-all-around nanowire field-effect transistors
US9209095B2 (en) * 2014-04-04 2015-12-08 International Business Machines Corporation III-V, Ge, or SiGe fin base lateral bipolar transistor structure and method
US20160141360A1 (en) * 2014-11-19 2016-05-19 International Business Machines Corporation Iii-v semiconductor devices with selective oxidation
US9349860B1 (en) * 2015-03-31 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Field effect transistors and methods of forming same
TWI791199B (zh) * 2015-05-11 2023-02-01 美商應用材料股份有限公司 水平環繞式閘極與鰭式場效電晶體元件的隔離
US9773705B2 (en) 2015-06-30 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET channel on oxide structures and related methods
US9362311B1 (en) * 2015-07-24 2016-06-07 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
CN107924875B (zh) * 2015-09-24 2022-11-01 英特尔公司 混合三栅极和纳米线cmos器件架构
US9660027B2 (en) 2015-10-20 2017-05-23 Globalfoundries Inc. Expitaxially regrown heterostructure nanowire lateral tunnel field effect transistor
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US10032627B2 (en) 2015-11-16 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming stacked nanowire transistors
US9754840B2 (en) 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
US9583486B1 (en) * 2015-11-19 2017-02-28 International Business Machines Corporation Stable work function for narrow-pitch devices
CN105609560B (zh) * 2015-12-07 2019-03-12 中国科学院微电子研究所 具有高质量外延层的半导体器件及其制造方法
US11038057B2 (en) 2015-12-07 2021-06-15 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with high-quality epitaxial layer and method of manufacturing the same
CN105633167B (zh) * 2015-12-07 2019-10-01 中国科学院微电子研究所 具有高质量外延层的半导体器件及其制造方法
US9412849B1 (en) 2015-12-11 2016-08-09 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
US9716146B2 (en) 2015-12-15 2017-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method with solid phase diffusion
US9425293B1 (en) 2015-12-30 2016-08-23 International Business Machines Corporation Stacked nanowires with multi-threshold voltage solution for pFETs
US9490335B1 (en) 2015-12-30 2016-11-08 International Business Machines Corporation Extra gate device for nanosheet
CN106960870B (zh) 2016-01-11 2021-09-10 三星电子株式会社 半导体装置及其制造方法
KR102416133B1 (ko) * 2016-01-11 2022-07-01 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10522365B2 (en) * 2016-01-27 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for reducing scratch defects in chemical mechanical planarization
US9748404B1 (en) * 2016-02-29 2017-08-29 International Business Machines Corporation Method for fabricating a semiconductor device including gate-to-bulk substrate isolation
CN105609564B (zh) * 2016-03-14 2018-12-25 京东方科技集团股份有限公司 一种薄膜晶体管制造方法及薄膜晶体管
TWI686351B (zh) 2016-04-01 2020-03-01 聯華電子股份有限公司 奈米線電晶體及其製作方法
US11004985B2 (en) 2016-05-30 2021-05-11 Samsung Electronics Co., Ltd. Semiconductor device having multi-thickness nanowire
CN105977299B (zh) * 2016-06-17 2019-12-10 中国科学院微电子研究所 半导体器件及其制造方法
WO2018031528A1 (en) * 2016-08-08 2018-02-15 Tokyo Electron Limited Three-dimensional semiconductor device and method of fabrication
KR102618607B1 (ko) * 2016-09-06 2023-12-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN108155100B (zh) 2016-12-02 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US10002796B1 (en) * 2016-12-15 2018-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. Dual epitaxial growth process for semiconductor device
US10930793B2 (en) 2017-04-21 2021-02-23 International Business Machines Corporation Bottom channel isolation in nanosheet transistors
US10283414B2 (en) 2017-06-20 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation manufacturing method for semiconductor structures
US10535738B2 (en) * 2017-10-31 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method of the same
CN109994547B (zh) * 2017-12-29 2022-03-22 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10431663B2 (en) * 2018-01-10 2019-10-01 Globalfoundries Inc. Method of forming integrated circuit with gate-all-around field effect transistor and the resulting structure
US11031395B2 (en) 2018-07-13 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming high performance MOSFETs having varying channel structures
DE102019115523B4 (de) * 2018-07-31 2022-05-25 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zur herstellung einer halbleitervorrichtung
US10886182B2 (en) 2018-07-31 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10727427B2 (en) * 2018-08-31 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a field effect transistor using carbon nanotubes and a field effect transistor
US10804162B2 (en) * 2018-09-27 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Dual channel gate all around transistor device and fabrication methods thereof
US11532706B2 (en) 2019-03-29 2022-12-20 Intel Corporation Gate-all-around integrated circuit structures having embedded GeSnB source or drain structures
US11183574B2 (en) 2019-05-24 2021-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Work function layers for transistor gate electrodes
US11164867B2 (en) * 2019-08-07 2021-11-02 Globalfoundries U.S. Inc. Fin-type field-effect transistors over one or more buried polycrystalline layers
US11367782B2 (en) * 2019-08-30 2022-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor manufacturing
US11756997B2 (en) * 2019-10-31 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for forming the same
CN112951723B (zh) * 2019-12-10 2024-01-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2021137432A1 (ko) * 2019-12-30 2021-07-08 울산과학기술원 트랜지스터, 이를 포함하는 삼진 인버터, 및 트랜지스터의 제조 방법
US11121138B1 (en) * 2020-04-24 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Low resistance pickup cells for SRAM
US11791216B2 (en) * 2020-09-15 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Nanostructure field-effect transistor device and method of forming
US11652159B2 (en) 2020-10-27 2023-05-16 Taiwan Semiconductor Manufacturing Company Limited Semiconductor devices and methods of manufacturing thereof
US11784226B2 (en) * 2020-11-13 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor gate-all-around device having an anti-punch-through (APT) layer including carbon

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201115734A (en) * 2009-05-21 2011-05-01 Ibm Nanowire mesh FET with multiple threshold voltages
TW201225172A (en) * 2010-12-10 2012-06-16 Nat Applied Res Laboratories Manufacturing method for nanowires and semiconductor device thereof
WO2013095646A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Cmos nanowire structure

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267431A (ja) * 2000-03-17 2001-09-28 Nec Corp 半導体集積回路装置及びその製造方法
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
US7176522B2 (en) 2003-11-25 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacturing thereof
US7101761B2 (en) * 2003-12-23 2006-09-05 Intel Corporation Method of fabricating semiconductor devices with replacement, coaxial gate structure
US7332386B2 (en) * 2004-03-23 2008-02-19 Samsung Electronics Co., Ltd. Methods of fabricating fin field transistors
KR100625177B1 (ko) * 2004-05-25 2006-09-20 삼성전자주식회사 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법
KR100699839B1 (ko) * 2005-04-21 2007-03-27 삼성전자주식회사 다중채널을 갖는 반도체 장치 및 그의 제조방법.
KR100618900B1 (ko) * 2005-06-13 2006-09-01 삼성전자주식회사 다중 채널을 갖는 모스 전계효과 트랜지스터의 제조방법 및그에 따라 제조된 다중 채널을 갖는 모스 전계효과트랜지스터
KR101155176B1 (ko) * 2005-07-12 2012-06-11 삼성전자주식회사 방향성이 조절된 단결정 와이어 및 이를 적용한트랜지스터의 제조방법
US7354831B2 (en) * 2005-08-08 2008-04-08 Freescale Semiconductor, Inc. Multi-channel transistor structure and method of making thereof
KR100718159B1 (ko) 2006-05-18 2007-05-14 삼성전자주식회사 와이어-타입 반도체 소자 및 그 제조 방법
JP2008103492A (ja) * 2006-10-18 2008-05-01 Nec Electronics Corp 半導体装置およびその製造方法
KR100781580B1 (ko) * 2006-12-07 2007-12-03 한국전자통신연구원 이중 구조 핀 전계 효과 트랜지스터 및 그 제조 방법
US20080135949A1 (en) * 2006-12-08 2008-06-12 Agency For Science, Technology And Research Stacked silicon-germanium nanowire structure and method of forming the same
US20080237684A1 (en) * 2007-03-26 2008-10-02 Michael Specht Method of manufacturing a nanowire transistor, a nanowire transistor structure, a nanowire transistor field
US7821061B2 (en) * 2007-03-29 2010-10-26 Intel Corporation Silicon germanium and germanium multigate and nanowire structures for logic and multilevel memory applications
KR101406224B1 (ko) * 2007-10-26 2014-06-12 삼성전자주식회사 나노 와이어 트랜지스터 및 그 제조 방법
US7727830B2 (en) * 2007-12-31 2010-06-01 Intel Corporation Fabrication of germanium nanowire transistors
US7893492B2 (en) * 2009-02-17 2011-02-22 International Business Machines Corporation Nanowire mesh device and method of fabricating same
US8084308B2 (en) 2009-05-21 2011-12-27 International Business Machines Corporation Single gate inverter nanowire mesh
FR2950481B1 (fr) * 2009-09-18 2011-10-28 Commissariat Energie Atomique Realisation d'un dispositif microelectronique comprenant des nano-fils de silicium et de germanium integres sur un meme substrat
US8455334B2 (en) 2009-12-04 2013-06-04 International Business Machines Corporation Planar and nanowire field effect transistors
US8269209B2 (en) * 2009-12-18 2012-09-18 Intel Corporation Isolation for nanowire devices
US8722492B2 (en) * 2010-01-08 2014-05-13 International Business Machines Corporation Nanowire pin tunnel field effect devices
US8183104B2 (en) * 2010-07-07 2012-05-22 Hobbs Christopher C Method for dual-channel nanowire FET device
US8536563B2 (en) * 2010-09-17 2013-09-17 International Business Machines Corporation Nanowire field effect transistors
US8753942B2 (en) 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US8987748B2 (en) 2011-12-21 2015-03-24 Texas Instruments Incorporated Drain induced barrier lowering with anti-punch-through implant
US9012284B2 (en) * 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
JP5580355B2 (ja) * 2012-03-12 2014-08-27 株式会社東芝 半導体装置
US8658518B1 (en) 2012-08-17 2014-02-25 International Business Machines Corporation Techniques for metal gate work function engineering to enable multiple threshold voltage nanowire FET devices
US8759875B1 (en) 2012-12-07 2014-06-24 Globalfoundries Singapore Pte. Ltd. Vertical nanowire based hetero-structure split gate memory
US9035277B2 (en) 2013-08-01 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
CN106029086A (zh) 2013-12-13 2016-10-12 美索布拉斯特国际有限公司 使用基质细胞来源的因子-1的抗蛋白酶突变体修复组织损伤的方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201115734A (en) * 2009-05-21 2011-05-01 Ibm Nanowire mesh FET with multiple threshold voltages
TW201225172A (en) * 2010-12-10 2012-06-16 Nat Applied Res Laboratories Manufacturing method for nanowires and semiconductor device thereof
WO2013095646A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Cmos nanowire structure

Also Published As

Publication number Publication date
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