DE102013101919B4 - Verfahren zur Herstellung einer Metallgate-Halbleitervorrichtung - Google Patents

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Abstract

Verfahren, das Folgendes umfasst:
Ausbilden einer ersten Austrittsarbeits-Metallschicht (304), so dass sie in einem ersten Bereich (202) eines Substrats (206) gebildet ist und in einem zweiten Bereich (204) des Substrats nicht gebildet ist;
Ausbilden einer Metallschicht (502) auf der ersten Austrittsarbeits-Metallschicht (304) in dem ersten Bereich und in dem zweiten Bereich des Substrats;
Ausbilden einer Hilfsschicht (606) auf der Metallschicht;
Strukturieren der Hilfsschicht (606), der ersten Austrittsarbeits-Metallschicht (304) und der Metallschicht (502), um eine erste Gate-Struktur (602) in dem ersten Bereich und eine zweite Gate-Struktur (604) in dem zweiten Bereich des Substrats auszubilden, wobei die erste Gate-Struktur die Hilfsschicht (606), die erste Austrittsarbeits-Metallschicht (304) und die Metallschicht (502) umfasst und die zweite Gate-Struktur die Hilfsschicht (606) und die Metallschicht (502) umfasst;
Entfernen der Hilfsschicht (606), um die Metallschicht (502) freizulegen, nachdem die erste Gate-Struktur (602) und die zweite Gate-Struktur (604) ausgebildet wurden; und danach
Behandeln (1002) der Metallschicht (502) in der ersten und der zweiten Gate-Struktur, wobei das Behandeln das Ändern einer Zusammensetzung der Metallschicht umfasst.

Description

  • HINTERGRUND
  • Die integrierte Halbleiterschaltkreis-(IC)-Branche hat ein exponentielles Wachstum erlebt. Technische Fortschritte in IC-Materialien und -Design haben Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltkreise als die vorhergehende Generation aufweist. Im Laufe der IC-Entwicklung hat sich die Funktionsdichte (d.h. die Anzahl von untereinander verbunden Vorrichtungen pro Chipfläche) im Allgemeinen erhöht, während sich die Geometriegröße (d.h. die kleinste Komponente (oder Leitung), die mittels eines Herstellungsverfahrens erzeugt werden kann) verringert hat. Dieser Herunterskalierungsprozess stellt im Allgemeinen Vorzüge bereit, indem er die Herstellungseffizienz erhöht und die damit verbundenen Kosten senkt. Ein solches Herunterskalieren hat auch die Komplexität der Verarbeitung und Herstellung von ICs vergrößert und, damit diese Vorteile erreicht werden können, werden ähnliche Entwicklungen in der IC-Verarbeitung und -Herstellung benötigt.
  • Ein Fortschritt, der implementiert wurde, als Technologieknoten sich verkleinert haben, war in manchen IC-Designs das Ersetzen der herkömmlichen Polysilizium-Gate-Elektrode mit einer Metallgate-Elektrode, um die Leistungsfähigkeit der Vorrichtung durch die verringerte Merkmalgröße zu verbessern. Ein Verfahren zum Ausbilden eines Metallgate-Stapels wird als Ersatz- oder „Gate-Zuletzt“-Verfahren bezeichnet, in dem der endgültige Gate-Stapel „zuletzt“ gefertigt wird, was eine verringerte Anzahl von aufeinander folgenden Vorgängen, einschließlich Hochtemperaturverarbeitung, ermöglicht, die ausgeführt werden müssen, nachdem das Gate ausgebildet wurde. Es gibt jedoch Herausforderungen beim Implementieren solcher Merkmale und Verfahren in der CMOS-Herstellung. Diese Herausforderungen vergrößern sich für Vorrichtungen, die unterschiedliche Arten von Gate-Strukturen auf einem einzigen Substrat aufweisen.
  • Was somit angestrebt wird, ist ein Verfahren und eine Halbleitervorrichtung, die anders konfigurierte Metallgate-Strukturen für sowohl NMOS- als auch PMOS-Transistoren bereitstellt, die auf einem Substrat ausgebildet werden.
  • Die US 2010/0041223 A1 beschreibt ein Verfahren zum Integrieren eines High-K-Metallgates in einen Zimos-Prozessablauf. Dabei werden Metallschichten hergestellt, strukturiert und behandelt, wobei mehrere Transistortypen (NMOS uns PMOS) nebeneinander hergestellt und die Behandlung nur in einem der beiden Transistoren durchgeführt wird.
  • Die US 2009/0283830 A1 beschreibt ein selbstausrichtendes Doppel-Metallgate und lehrt unter anderem eine Titannitrit-Schicht als Metallschicht einzusetzen und die diese dann mit Sauerstoff zu behandeln.
  • Die Erfindung ist in den Ansprüchen definiert.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiede Merkmale nicht im Maßstab gezeichnet sind. In Wirklichkeit können die Abmessungen der verschiedenen Merkmale zur besseren Klarheit der Behandlung beliebig vergrößert oder verkleinert werden.
    • 1 ist ein Flussdiagramm, das eine Ausführung eines Verfahrens zur Herstellung einer Halbleitervorrichtung darstellt, gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 2-11b stellen Querschnitte einer Ausführung einer Halbleitervorrichtung dar, die gemäß einem oder mehreren Schritten des Verfahrens von 1 hergestellt ist.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungen oder Beispiele angibt, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Darüber hinaus kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungen umfassen, in denen zusätzliche Merkmale ausgebildet sein können, die zwischen dem ersten und dem zweiten Merkmal liegen, so dass das erste und das zweite Merkmal nicht in direktem Kontakt zu sein brauchen. Verschiedene Merkmale können beliebig zur Einfachheit und Klarheit in unterschiedlichen Maßstäben gezeichnet sein.
  • In der 1 ist ein Flussdiagramm eines Verfahrens 100 zur Herstellung einer Halbleitervorrichtung dargestellt. Das Verfahren 100 kann verwendet werden, um eine Metallgate-Struktur auf einer Hybrid-Halbleitervorrichtung zu implementieren. Eine Hybrid-Halbleitervorrichtung umfasst eine Mehrzahl von unterschiedlich konfigurierten Vorrichtungen, die unterschiedlich konfigurierte Gate-Strukturen aufweisen (z.B. Gate-Stapel, die unterschiedliche Schichtzusammensetzungen, Dicken etc. aufweisen). Die unterschiedlich konfigurierten Gate-Stapel können mit NMOS- bzw. PMOS-Vorrichtungen verknüpft sein. Die 2-11b sind Querschnitte einer Ausführung einer Vorrichtung 200, die gemäß dem Verfahren 100 von 1 hergestellt ist.
  • Mit Bezug auf die 2-11b ist die Halbleitervorrichtung 200 in verschiedenen Herstellungsstadien in einem Metallgate-Herstellungsverfahren dargestellt. Die Halbleitervorrichtung 200 umfasst Bereiche 202 und 204, in denen entweder N-Kanal-Feldeffekttransistor-(nFET)- oder P-Kanal-FET-(pFET)-Vorrichtungen ausgebildet sein können. Diese Bereiche werden auch als NMOS- und PMOS-Bereiche bezeichnet. In einer Ausführung ist beispielsweise der Bereich 202 ein NMOS-Bereich; der Bereich 204 ist ein PMOS-Bereich. Es versteht sich, dass ein Teil der Halbleitervorrichtung 200 durch einen Komplementärer-Metall-Oxid-Halbleiter-(Complementary Metal-Oxide-Semiconductor, CMOS)-Technologie-Verfahrensfluss hergestellt sein kann, und somit werden manche Verfahren hier nur kurz beschrieben.
  • Weiter kann die Halbleitervorrichtung 200 verschiedene andere Vorrichtungen und Merkmale umfassen, wie etwa zusätzliche Transistoren, Bipolartransistoren, Widerstände, Kondensatoren, Dioden, Sicherungen etc., ist aber für ein besseres Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung vereinfacht. Die Halbleitervorrichtung 200 umfasst eine Mehrzahl von Halbleitervorrichtungen (z.B. Transistoren), die untereinander verbunden sein können. Die Vorrichtung 200 stellt eine einzige Gate-Struktur in jedem der beiden Bereiche des Substrats dar; dies wird zur Vereinfachung und zum besseren Verständnis angegeben und beschränkt die Ausführung nicht notwendigerweise auf irgendeine Anzahl von Gate-Strukturen, irgendeine Anzahl von Bereichen oder irgendeine Konfiguration von Strukturen von Bereichen.
  • Das Verfahren 100 beginnt bei Block 102, wo ein Halbleitersubstrat bereitgestellt wird, das eine dielektrische Gate-Schicht aufweist, die darauf angeordnet ist. Das Halbleitersubstrat kann ein Siliziumsubstrat sein. Das Substrat kann verschiedene Dotierungskonfigurationen umfassen, abhängig von Designanforderungen, die dem Fachmann bekannt sind. Das Substrat kann auch andere Elementhalbleiter umfassen, wie etwa Germanium und Diamant. Alternativ kann das Substrat einen Verbundhalbleiter und/oder einen Legierungshalbleiter umfassen. Weiter kann das Substrat optional eine Epitaxieschicht (Epi-Schicht) umfassen, kann es zur Verbesserung der Leistung gestreckt sein („strained“), kann es eine Silizium-auf-Isolator-(Silicon-On-Insulator, SOI)-Struktur umfassen und/oder kann es andere geeignete Verbesserungsmerkmale aufweisen.
  • Das Substrat kann Isoliermerkmale umfassen, wie etwa eine Flacher-Graben-Isolation (Shallow Trench Isolation, STI), ein Feldoxid, ein LOCOS-Merkmal und/oder andere geeignete Isoliermerkmale. Die Isolierstruktur kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, mit Fluor dotiertem Silikatglas (FSG), einem Low-k-Dielektrikum, Kombinationen daraus und/oder anderen geeigneten Materialien ausgebildet werden, die dem Fachmann bekannt sind.
  • Eine dielektrische Gate-Schicht wird auf dem Substrat ausgebildet. Die dielektrische Gate-Schicht kann eine Grenzschicht und/oder eine high-k-dielektrische Schicht aufweisen, die auf dem Substrat ausgebildet sind. Die Grenzschicht kann eine Siliziumoxid-Schicht (SiO2) oder Siliziumoxinitrid (SiON) umfassen. Die Dicke der Grenzschicht kann zwischen etwa 5 bis 10 · 10-10 m (Ångstrom; Å) liegen. Die Grenzschicht kann aus einem thermisch gezogenen bzw. „wachsengelassenen“ Oxid bestehen. Eine high-k-dielektrische Schicht kann auf der Grenzschicht durch Atomlagen-Ablagerung (Atomic Layer Deposition, ALD) oder eine andere geeignete Technik ausgebildet werden. Die high-k-dielektrische Schicht kann eine Dicke aufweisen, die zwischen etwa 10 bis 40 · 10-10 m (Å) liegt. Die high-k-dielektrische Schicht kann Hafniumoxid (HfO2) umfassen. Alternativ kann die high-k-dielektrische Schicht andere geeignete High-k-Dielektrika umfassen, wie etwa TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, Kombinationen daraus oder andere geeignete Materialien. Darüber hinaus kann das High-k-Gate-Dielektrikum eine Mehrschicht-Konfiguration umfassen.
  • Mit Bezug auf das Beispiel der 2 ist die Halbleitervorrichtung 200 dargestellt. Die Halbleitervorrichtung 200 umfasst ein Halbleitersubstrat 206, das einen ersten Bereich 202 und einen zweiten Bereich 204 aufweist. In einer Ausführung ist der erste Bereich 202 ein Bereich, in dem entweder eine N-Kanal-Feldeffekttransistor-(nFET)- oder eine P-Kanal-FET-(pFET)-Vorrichtung ausgebildet sein kann; der zweite Bereich 204 ist ein Bereich, in dem die andere einer N-Kanal-Feldeffekttransistor-(nFET)- und einer P-Kanal-FET-(pFET)-Vorrichtung ausgebildet sein kann. In einer weiteren Ausführung stellt beispielsweise der erste Bereich 202 einen NMOS- oder nFET-Bereich bereit; der zweite Bereich 204 stellt einen PMOS- oder pFET-Bereich bereit.
  • Das Substrat 206 umfasst Isoliermerkmale 208. Die Isoliermerkmale 208 sind als STI-Merkmale dargestellt, andere Ausführungen sind jedoch möglich. Eine dielektrische Gate-Schicht 210 ist über dem Substrat 206 ausgebildet. Die dielektrische Gate-Schicht 210 kann eine Grenzschicht und eine high-k-dielektrische Schicht (hier auch als IL/HK bezeichnet) umfassen.
  • Das Verfahren 100 fährt dann mit Block 104 fort, in dem eine erste Austrittsarbeits-Schicht auf dem Substrat ausgebildet wird. Die erste Austrittsarbeits-Schicht kann über der dielektrischen Gate-Schicht ausgebildet werden. Die erste Austrittsarbeits-Schicht kann entweder mit einer pFET- oder mit einer nFET-Vorrichtung verknüpft sein. In einer weiteren Ausführung ist die erste Austrittsarbeits-Schicht für eine NMOS-Austrittsarbeit vorgesehen. In einer Ausführung umfasst die erste Austrittsarbeits-Schicht mindestens zwei Schichten (z.B. eine Doppelschicht). Die erste Austrittsarbeits-Schicht kann beispielsweise eine Deckschicht („capping layer“) und eine Metallgate-Schicht umfassen. Man beachte, dass die erste Austrittsarbeits-Schicht so ausgewählt sein kann, dass sie die Anforderungen eines einzigen Vorrichtungstyps (z.B. NMOS) berücksichtigt, da die erste Austrittsarbeits-Schicht nur in einem Bereich des Substrats (z.B. in dem NMOS-Bereich) ausgebildet sein kann.
  • In einer Ausführung umfasst die erste Austrittsarbeits-Schicht eine Deckschicht. Die Deckschicht kann dazu beitragen, eine Austrittsarbeit einer Metallschicht (z.B. einer Metallgate-Schicht) abzustimmen, um ein geeignetes Verhalten bzw. Leistungsfähigkeit eines Transistors bereitzustellen. In einer Ausführung umfasst die Deckschicht Lanthanoxid (LaOx). In einer weiteren Ausführung besteht die Deckschicht aus La2O3; andere Zusammensetzungen sind jedoch möglich. Die Deckschicht kann mittels ALD, chemischer Gasphasenabscheidung, physikalischer Gasphasenabscheidung und/oder anderen geeigneten Verfahren ausgebildet werden. Mit Bezug auf das Beispiel von 3 ist eine Deckschicht 302 auf dem Substrat 206 ausgebildet. In einer Ausführung weist die Deckschicht 302 eine Dicke von zwischen etwa 5 und 20 · 10-10 m (Å) auf. In einer Ausführung besteht die Deckschicht 302 aus LaOx.
  • Die erste Austrittsarbeits-Schicht kann eine Metallgate-Schicht umfassen. In einer Ausführung umfasst die Metallgate-Schicht ein N-Austrittsarbeits-Metall (N-Metall), das geeignet ist, einen NMOS-Transistor bereitzustellen. In einer weiteren Ausführung umfasst die Metallgate-Schicht TiN mit hohem Ti-Anteil. Andere Beispiele umfassen TaN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, Kombinationen daraus und/oder andere geeignete Materialien. Die Metallgate-Schicht kann durch verschiedene Ablagerungstechniken ausgebildet werden, wie etwa chemische Gasphasenabscheidung (Chemical Vapor Deposition, CVD), physikalische Gasphasenabscheidung (Physical Vapor Deposition, PVD oder Sputtern), Plattieren oder andere geeignete Techniken. Mit Bezug auf das Beispiel von 3 ist eine Metallgate-Schicht 304 auf dem Substrat 206 ausgebildet. In einer Ausführung liegt die Dicke der Metallgate-Schicht zwischen etwa 20 und 50 · 10-10 m (Å). Die Metallgate-Schicht 304 kann beispielsweise aus einem N-Metall bestehen, was eine Austrittsarbeit bereitstellt, die für eine NMOS-Vorrichtung geeignet ist, die in dem Bereich 202 des Substrats 206 ausgebildet ist. In einer weiteren Ausführung besteht die Metallgate-Schicht 304 aus TiN mit hohem Ti-Anteil.
  • Die erste Austrittsarbeits-Schicht kann gleichmäßig auf dem Substrat abgelagert werden und nachfolgend strukturiert werden. Man beachte die 3-4. Das Strukturieren kann ausgeführt werden, indem lichtempfindliches Material abgelagert wird, das lichtempfindliche Material mit einer Struktur belichtet wird und das strukturierte Photoresist entwickelt wird, um ein Maskenelement auszubilden. Das Maskenelement kann die erste Austrittsarbeits-Schicht in einem Bereich des Substrats schützen (z.B. einem Bereich für NMOS-Vorrichtungen), während die erste Austrittsarbeits-Schicht von einem anderen Bereich des Substrats (z.B. einem Bereich für PMOS-Vorrichtungen) entfernt wird.
  • Mit Bezug auf das Beispiel von 4 werden die Metallgate-Schicht 304 und die Deckschicht 302 so strukturiert, dass die Schichten von dem Bereich 204 des Substrats entfernt werden. Die ersten Austrittsarbeits-Schichten 302 und 304 verbleiben auf dem Bereich 202 des Substrats 206. In einer Ausführung ist der Bereich 202 ein Bereich, um Vorrichtungen vom NMOS-Typ bereitzustellen.
  • Das Verfahren 100 fährt dann mit Block 106 fort, in dem eine Ziel-Deckschicht auf dem Substrat ausgebildet wird. Die Ziel-Deckschicht kann eine Schicht sein, die geeignet ist, in eine Austrittsarbeits-Schicht umgewandelt zu werden. In einer Ausführung kann beispielsweise die Austrittsarbeit, die von der Ziel-Deckschicht bereitgestellt wird (z.B. nach einer Modifikation, wie sie unten mit Bezug auf Block 116 behandelt ist), dem entgegengesetzten Typ zugehören wie die erste Austrittsarbeits-Schicht von Block 104 assoziiert sein (z.B. dem P-Typ). In einer Ausführung besteht die Ziel-Deckschicht aus TiN mit hohem N-Anteil. In einer Ausführung wird die Ziel-Deckschicht so ausgebildet, dass sie eine im Wesentlichen gleichmäßige Dicke auf dem Substrat aufweist, beispielsweise in dem NMOS-Bereich und dem PMOS-Bereich des Substrats. Mit Bezug auf das Beispiel von 5 ist eine Ziel-Deckschicht 502 auf dem Substrat 206 über dem ersten Bereich 202 und dem zweiten Bereich 204 ausgebildet. In einer Ausführung kann die Dicke der Ziel-Deckschicht 502 zwischen etwa 20 und 50 · 10-10 m (Å) liegen.
  • Das Verfahren 100 fährt dann mit Block 108 fort, in dem eine Gate-Struktur einschließlich einer Hilfsschicht (oder Opferschicht) ausgebildet wird. In einer Ausführung umfasst die Hilfsschicht Polysilizium, das auch als Poly-Hilfsschicht bezeichnet wird. Die Gate-Struktur, die eine Hilfsschicht aufweist, kann mittels geeigneter Ersatzgate-Verfahren ausgebildet werden. Die Hilfsschicht kann beispielsweise durch geeignete Ablagerungsverfahren, wie etwa beispielsweise chemische Niederdruck-Gasphasenabscheidung (Low-Pressure Chemical Vapor Deposition, LPCVD) und CVD im Plasma (Plasma-Enhanced CVD, PECVD), ausgebildet werden. Die Hilfsschicht kann über der ersten Hartmasken-Schicht, der Ziel-Deckschicht, dem Gate-Dielektrikum und der Zwischenschicht liegen. Die Schichten werden dann strukturiert, um Gate-Strukturen auszubilden. In einer Ausführung wird eine Hartmasken-Schicht beim Strukturieren der Gate-Strukturen verwendet und ist auf den Gate-Strukturen angeordnet. Beispielhafte Zusammensetzungen der Hartmasken-Schicht umfassen Siliziumoxid, Siliziumnitrid, Kombinationen daraus und/oder andere geeignete Zusammensetzungen.
  • Mit Bezug auf das Beispiel der 6 sind Gate-Strukturen 602 und 604 auf dem Substrat ausgebildet. Die Gate-Strukturen 602 und 604 können mittels geeigneter Photolithographie- und Ätzverfahren ausgebildet werden. Die Gate-Struktur 602 ist in dem ersten Bereich 202 angeordnet und umfasst die dielektrische Gate-Schicht 210, die Deckschicht 302, die Metallgate-Schicht 304, die Ziel-Deckschicht 502, eine Polysilizium-Opferschicht 606 und eine Hartmasken-Schicht 608. Die Gate-Struktur 602 umfasst auch Dichtungs- oder Wand-Abstandshalterelemente 610, die an die Seitenwand der Struktur angrenzen. In einer Ausführung umfasst das Element 610 Siliziumnitrid. Andere geeignete Dielektrika sind jedoch möglich. In einer Ausführung gehört die Gate-Struktur 602 zu einer NMOS-Vorrichtung.
  • Die Gate-Struktur 604 ist in dem zweiten Bereich 204 angeordnet und umfasst die dielektrische Gate-Schicht 210, die Ziel-Deckschicht 502, die Polysilizium-Opferschicht 606 und die Hartmasken-Schicht 608. Die Gate-Struktur 604 umfasst auch Elemente 610. In einer Ausführung gehört die Gate-Struktur 604 zu einer PMOS-Vorrichtung.
  • Das Verfahren 100 fährt dann mit Block 110 fort, in dem ein Transistorelement (oder - elemente) mittels geeigneter Verfahren, die dem Fachmann bekannt sind, ausgebildet wird. Beispielhafte Elemente, die in Block 110 ausgebildet werden, umfassen Source-/Drain-Bereiche. Die Source-/Drain-Bereiche können auf nicht-gleichförmigen („Halo“) oder niederdosierten Drain-(Low-Dose Drain, LDD)-Implantationsverfahren, Source-/Drain-Implantationsverfahren, Source-/Drain-Aktivierungsverfahren und/oder anderen geeignete Verfahren beruhen. In anderen Ausführungen können die Source-/Drain-Bereiche erhöhte Source-/Drain-Bereiche, gestreckte („strained“) Bereiche, epitaktisch gewachsene Bereiche und/oder andere geeignete Techniken umfassen. Die Source-/Drain-Bereiche können ausgebildet werden, indem p- oder n-Dotierungsmittel oder -Fremdstoffe in das Substrat 206 eingeführt werden, abhängig von der Konfiguration der Transistoren. Die ausgebildeten Source-/Drain-Bereiche können Silizid-Merkmale umfassen, die in den Source-/Drain-Bereichen ausgebildet werden, beispielsweise durch ein „Salizid“-(„Self-Aligned Silicide“, selbst-ausgerichtetes Silizid)-Verfahren, um einen Kontakt auszubilden. Die Silizid-Merkmale können Nickelsilizid, Kobaldsilizid, Wolframsilizid, Tantalsilizid, Titansilizid, Platinsilizid, Erbiumsilizid, Palladiumsilizid, Kombinationen daraus und/oder andere geeignete leitende Materialien umfassen. Ein oder mehrere Abstandhalter-Elemente können vor oder nach dem Ausbilden der Source-/Drain-Bereiche ausgebildet werden. Ätzstoppschichten, wie etwa Kontaktätzstoppschichten (Contact Etch Stop Layer, CESL) können auch auf den und/oder angrenzend an die Gate-Strukturen angeordnet werden. Die ESLs können durch CVD, Plasma-CVD hoher Dichte (High Density Plasma CVD, HDP-CVD), Aufschleudern, PVD und/oder andere geeignete Verfahren ausgebildet werden. Ein Fachmann würde andere Merkmale erkennen, die während der CMOS-Verarbeitung ausgebildet werden können.
  • Das Verfahren 100 fährt dann mit Block 112 fort, in dem eine dielektrische Zwischenschicht (Inter-Layer Dielectric, ILD) oder Zwischenebene ausgebildet werden kann. Die ILD-Schicht kann mittels CVD, HDP-CVD, Aufschleudern, PVD und/oder anderen geeigneten Verfahren ausgebildet werden. Die ILD-Schicht kann Siliziumoxid, Siliziumoxinitrid, ein Low-k-Material und/oder andere geeignete dielektrische Materialien umfassen. Mit Bezug auf das Beispiel der 8a und 8b ist eine ILD-Schicht 802 auf dem Substrat angeordnet. Nach dem Ablagern der ILD-Schicht kann die Schicht zurückgeätzt werden, so dass sie von einem Bereich, der über der Gate-Struktur liegt, entfernt wird, was eine obere Schicht der Gate-Struktur freilegt. In einer Ausführung wird die Hartmasken-Schicht auf der Gate-Struktur auch entfernt. Wie in den 8a und 8b dargestellt ist, wurde die ILD-Schicht 802 planarisiert, so dass eine obere Fläche der Hilfsschicht (z.B. der Polysilizium-Opferschicht) freigelegt wird.
  • Man beachte, dass die 8a und 8b und die darauf folgenden Figuren die Vorrichtung 200 entlang jeweils zweier Ebenen darstellen, die als „A“ und „B“ bezeichnet sind. Die 7 stellt die Vorrichtung 200 aus einer Draufsicht dar und bezeichnet die „A“- und „B“-Ebenen, die in den übrigen Figuren dargestellt sind. Man beachte, dass die 7 eine Bezeichnung von NMOS und PMOS umfasst, die der Erläuterung dient und nicht auf irgendeine spezielle Konfiguration von NMOS-/PMOS-Anordnungen einschränkend wirken soll.
  • Das Verfahren 100 fährt dann mit Block 114 fort, in dem eine Hilfsschicht der Gate-Struktur entfernt wird, um Gräben bereitzustellen. In einer Ausführung kann die Hilfsschicht (z.B. Polysilizium) der Gate-Strukturen sowohl in dem NMOS- als auch in dem PMOS-Bereich des Substrats gleichzeitig entfernt werden. Das Entfernen kann durch Nassätzen und/oder andere geeignete Verfahren ausgeführt werden. Mit Bezug auf die 9a und 9b sind Gräben 902 durch das Entfernen der Hilfsschicht 606 (siehe 6) ausgebildet.
  • Das Verfahren fährt dann mit Block 116 fort, in dem eine Behandlung auf die Ziel-Deckschicht, die oben mit Bezug auf Block 106 beschrieben ist, ausgeführt wird. Die Behandlung ist eine durchgängige Behandlung (sog. „blanket treatment“), die auf beide Bereiche (NMOS und PMOS) gleichzeitig angewendet wird. In einer Ausführung ist die Behandlung eine Sauerstoffbehandlung (z.B. das Aussetzen der Ziel-Deckschicht gegenüber Sauerstoff). Die Sauerstoffbehandlung kann es vorsehen, dass Sauerstoff in die Ziel-Deckschicht eingeführt wird. In einer Ausführung ist das Behandlungsverfahren eine Plasma-Behandlung. Das Behandlungsverfahren kann mittels einer Leistungsquelle von zwischen etwa 200 und 1000 Watt (W) ausgeführt werden. Das Behandlungsverfahren kann unter einem Druck von etwa 267 mPa bis 667 mPa (2 bis 5 mTorr) ausgeführt werden. Das Quellengas kann aus O2, O3, H2O und/oder anderen Sauerstoffquellen bestehen. Man beachte, dass diese Verfahrensparameter durch beispielhaft sind und nicht einschränkend wirken sollen.
  • Die Behandlung kann die Oxidation der Ziel-Deckschicht vorsehen. In einer Ausführung ändert die Behandlung die Zusammensetzung der Ziel-Deckschicht, so dass sie eine geeignete Austrittsarbeit für eine p-Vorrichtung (z.B. ein p-Metall) bereitstellt. In einer Ausführung ändert die Behandlung beispielsweise eine TiN-Schicht mit hohem N-Anteil, um TiON bereitzustellen.
  • Mit Bezug auf das Beispiel der 10a und 10b wird eine Behandlung 1002 auf das Substrat 206 ausgeführt. Die Behandlung 1002 kann eine Sauerstoffbehandlung sein, wie oben erläutert wurde. Die Behandlung 1002 modifiziert die Ziel-Deckschicht 502, um eine modifizierte Deckschicht 1004 bereitzustellen. Die modifizierte Deckschicht 1004 kann als ein p-Metall wirken (z.B. um eine Austrittsarbeit für eine PMOS-Vorrichtung bereitzustellen). In einer Ausführung stellt die modifizierte Deckschicht 1004 die Austrittsarbeit für das Gate bereit, das in dem Bereich 204 des Substrats 206 ausgebildet ist. In einer Ausführung besteht die geänderte Deckschicht 1004 aus TiON.
  • Somit kann das Verfahren 100 in bestimmten Ausführungen als ein Hybridverfahren angesehen werden, das einen Gate-Zuerst-Verfahrensfluss umfasst, um das Metallgate der NMOS-Vorrichtung auszubilden, und einen Gate-Zuletzt-Verfahrensfluss, um die Metallgate-Schicht der PMOS-Vorrichtung auszubilden.
  • Das Verfahren 100 fährt dann mit Block 118 fort, in dem Füllschicht(en) auf dem Substrat ausgebildet werden. Die Füllschicht(en) können in den Gräben ausgebildet werden, die durch das Entfernen der Hilfsschicht bereitgestellt sind. In einer Ausführung wird eine Sperrschicht zuerst in den Gräben abgelagert. Die Sperrschicht kann die Diffusion von Partikeln eines unerwünschten Materials (z.B. AI) einschränken und/oder ausschalten, um eine Diffusion in die darunter liegenden Gate-Schichten zu verhindern. In einer Ausführung umfasst die Sperrschicht TiN, TaN, Kombinationen daraus und/oder andere geeignete Zusammensetzungen. Eine Metall-Füllschicht, wie etwa AI, kann dann über der Sperrschicht abgelagert werden und den übrigen Anteil der Gräben, die durch das Entfernen der Hilfsschicht bereitgestellt wurden, füllen. Andere beispielhafte Zusammensetzungen der Metall-Füllschicht umfassen W, Cu und/oder andere geeignete leitende Materialien. Die Metall-Füllschicht und/oder die Sperrschicht können durch CVD, PVD, Plattieren oder andere geeignete Verfahren ausgebildet werden. In einer Ausführung kann, nachdem die Metall-Füllschichten ausgebildet wurden, ein CMP-(z.B. ein Metall-CMP-Verfahren)-Verfahren auf die Schichten (z.B. die Sperr- und/oder Füllschichten) ausgeführt werden, um die Schichten von der Oberfläche der ILD-Schicht zu entfernen. Mit Bezug auf die 11a und 11b sind eine Sperrschicht 1102 und eine Füllschicht 1104 auf dem Substrat 206 angeordnet. Die Füllschicht 1104 und die Sperrschicht 1102 füllen den übrigen Bereich der Gräben 902. In anderen Ausführungen wird die Sperrschicht 1102 ausgelassen.
  • Zusammengefasst bildet das hier offenbarte Verfahren unterschiedlich konfigurierte Gate-Strukturen (z.B. NMOS und PMOS), die auf einem einzigen Substrat ausgebildet werden sollen. Jede der konfigurierten Gate-Strukturen (z.B. NMOS und PMOS) können eine Metall-Deckschicht oder Austrittsarbeits-Schicht vorsehen, die in jeder der Gate-Strukturen unterschiedlich ist, was ein flexibles und geeignetes Design ermöglicht. Darüber hinaus stellen Ausführungen des Verfahrens Vorteile bei der Herstellungseffizienz bereit. Beispielsweise können Ausführungen der beschriebenen Verfahren Verfahrensschritte sparen, die typisch für ein herkömmliches Ersatz-Gate-Verfahren sind, einschließlich Metallschicht-Ablagerungen, Ätzverfahren und Metall-CMP-Verfahren, die jeweils teuer sind und die Fehler in die Vorrichtung einführen können. Man beachte weiter, dass Ausführungen des Verfahrens es ermöglichen, dass eine einzige Hilfsschicht (z.B. Polysilizium) entfernt wird. Dies verringert Probleme mit der N/P-Grenze.
  • Somit zeigt sich, dass in einer Ausführung ein Verfahren zur Herstellung einer Halbleitervorrichtung beschrieben ist. Das Verfahren zur Halbleiterherstellung umfasst das Ausbilden einer ersten Austrittsarbeits-Metallschicht in einem ersten Bereich des Substrats und nicht in einem zweiten Bereich des Substarts und das Ausbilden einer Metallschicht auf der ersten Austrittsarbeits-Metallschicht und auf dem zweiten Bereich des Substrats. Eine Hilfsschicht wird auf der Metallschicht ausgebildet. Die Schichten werden dann strukturiert, um eine erste Gate-Struktur in dem ersten Bereich und eine zweite Gate-Struktur in dem zweiten Bereich des Substrats auszubilden. Die Hilfsschicht wird dann entfernt, um die Metallschicht freizulegen, die in der ersten und der zweiten Gate-Struktur behandelt wird. Die Behandlung kann eine Sauerstoffbehandlung sein, die es ermöglicht, dass die Metallschicht als eine zweite Austrittsarbeits-Schicht wirkt. In einer Ausführung umfasst die Behandlung das Ändern der Zusammensetzung der Metallschicht (z.B. von TiN zu TiON).
  • In einer anderen der weiteren Formen der hier beschriebenen Ausführungen umfasst ein Verfahren das Ausbilden einer ersten Gate-Struktur, die einem NMOS-Transistor assoziiert ist, wobei die erste Gate-Struktur ein Gate-Dielektrikum umfasst, eine erste Metallschicht auf dem Gate-Dielektrikum und eine zweite Metallschicht, die über der ersten Metallschicht liegt. Eine zweite Gate-Struktur wird auch ausgebildet und mit einem PMOS-Transistor verknüpft. Die zweite Gate-Struktur umfasst das Gate-Dielektrikum und die zweite Metallschicht, die auf dem Gate-Dielektrikum ausgebildet wird. Eine Hilfsschicht wird in sowohl der ersten Gate-Struktur als auch in der zweiten Gate-Struktur ausgebildet, die über der zweiten Metallschicht liegt. Nach dem Ausführen eines oder mehrerer Verfahren wird die Hilfsschicht gleichzeitig sowohl in der ersten Gate-Struktur als auch in der zweiten Gate-Struktur entfernt, um Gräben auszubilden. Die Gräben werden dann mit einem Füllmetall gefüllt.
  • In einer weiteren Ausführung des Verfahrens wird die zweite Metallschicht behandelt, nachdem die Hilfsschicht entfernt wurde und bevor das Füllmetall ausgebildet wird. Die Behandlung kann die Zusammensetzung der zweiten Metallschicht ändern, so dass sie eine Austrittsarbeit für den PMOS-Transistor bereitstellt.
  • Es ist auch eine Halbleitervorrichtung vorgesehen. Die Vorrichtung umfasst eine erste Gate-Struktur, die ein Austrittsarbeits-Material eines ersten Typs umfasst, ein Austrittsarbeits-Material eines zweiten Typs, das über dem Austrittsarbeits-Material des ersten Typs liegt, wobei das Austrittsarbeits-Material des zweiten Typs Sauerstoff umfasst. Eine Füllschicht liegt über dem Austrittsarbeits-Material des zweiten Typs. Eine zweite Gate-Struktur umfasst das Austrittsarbeits-Material des zweiten Typs und die Füllschicht, die über dem Austrittsarbeits-Material des zweiten Typs liegt.
  • In einer weiteren Ausführung der Vorrichtung ist die erste Gate-Struktur mit einer NMOS-Vorrichtung assoziiert (z.B. stellt sie die Gate-Elektrode für einen nFET bereit) und die zweite Gate-Struktur ist mit einer PMOS-Vorrichtung assoziiert (z.B. stellt sie die Gate-Elektrode für einen pFET bereit). In bestimmten Ausführungen umfasst die Füllschicht eine Sperrschicht und eine Metall-Füllschicht. In einer Ausführung besteht das Austrittsarbeits-Material des zweiten Typs aus TiON und/oder das Austrittsarbeits-Material des ersten Typs besteht aus TiN mit hohem Ti-Anteil.

Claims (12)

  1. Verfahren, das Folgendes umfasst: Ausbilden einer ersten Austrittsarbeits-Metallschicht (304), so dass sie in einem ersten Bereich (202) eines Substrats (206) gebildet ist und in einem zweiten Bereich (204) des Substrats nicht gebildet ist; Ausbilden einer Metallschicht (502) auf der ersten Austrittsarbeits-Metallschicht (304) in dem ersten Bereich und in dem zweiten Bereich des Substrats; Ausbilden einer Hilfsschicht (606) auf der Metallschicht; Strukturieren der Hilfsschicht (606), der ersten Austrittsarbeits-Metallschicht (304) und der Metallschicht (502), um eine erste Gate-Struktur (602) in dem ersten Bereich und eine zweite Gate-Struktur (604) in dem zweiten Bereich des Substrats auszubilden, wobei die erste Gate-Struktur die Hilfsschicht (606), die erste Austrittsarbeits-Metallschicht (304) und die Metallschicht (502) umfasst und die zweite Gate-Struktur die Hilfsschicht (606) und die Metallschicht (502) umfasst; Entfernen der Hilfsschicht (606), um die Metallschicht (502) freizulegen, nachdem die erste Gate-Struktur (602) und die zweite Gate-Struktur (604) ausgebildet wurden; und danach Behandeln (1002) der Metallschicht (502) in der ersten und der zweiten Gate-Struktur, wobei das Behandeln das Ändern einer Zusammensetzung der Metallschicht umfasst.
  2. Verfahren nach Anspruch 1, wobei das Behandeln eine Sauerstoffbehandlung umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei die geänderte Zusammensetzung eine Austrittsarbeit für eine p-Vorrichtung bereitstellt.
  4. Verfahren nach Anspruch 1 oder 3, wobei das Ändern der Zusammensetzung das Ändern von einer TiN-Zusammensetzung zu einer TiON-Zusammensetzung umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Gate-Struktur (602) mit einer nFET-Vorrichtung assoziiert ist und die zweite Gate-Struktur (604) mit einer pFET-Vorrichtung assoziiert ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Austrittsarbeits-Metallschicht (304) eine Deckschicht und eine andere Metallschicht umfasst.
  7. Verfahren nach Anspruch 6, bei dem nach dem Behandeln der Metallschicht (502) eine Füllschicht ausgebildet wird und die Füllschicht eine Sperrschicht (1102) und eine Metall-Füllschicht (1104) umfasst.
  8. Verfahren, das Folgendes umfasst: Ausbilden eines Teils einer ersten Gate-Struktur (602), die mit einem NMOS-Transistor assoziiert ist, wobei der Teil der ersten Gate-Struktur (602) ein Gate-Dielektrikum, eine Deckschicht, eine erste Metallschicht auf der Deckschicht und eine zweite Metallschicht, die über der ersten Metallschicht liegt, umfasst, wobei die erste Metallschicht ein n-Metall ist; Ausbilden eines Teils einer zweiten Gate-Struktur, die mit einem PMOS-Transistor assoziiert ist, wobei der Teil der zweiten Gate-Struktur das Gate-Dielektrikum und die zweite Metallschicht, die auf dem Gate-Dielektrikum ausgebildet ist, umfasst und wobei die zweite Gate-Struktur die erste Metallschicht nicht umfasst; Ausbilden einer Hilfsschicht (606), die jeweils auf dem Teil der ersten Gate-Struktur (602) und auf dem Teil der zweiten Gate-Struktur (604) über der zweiten Metallschicht liegt; Entfernen der Hilfsschicht (606) gleichzeitig sowohl in der ersten Gate-Struktur als auch in der zweiten Gate-Struktur, um Gräben auszubilden; und Füllen der Gräben mit einem Füllmetall; und Behandeln der zweiten Metallschicht in der ersten und der zweiten Gate-Struktur, nachdem die Hilfsschicht (606) entfernt wurde und bevor die Gräben gefüllt werden, wobei das Behandeln das Ändern einer Zusammensetzung der Metallschicht umfasst.
  9. Verfahren nach Anspruch 8, wobei das Behandeln Sauerstoff in die zweite Metallschicht einbringt.
  10. Verfahren nach Anspruch 8 oder 9, wobei das Ausbilden des Teils der zweiten Gate-Struktur (604) das Ausbilden der zweiten Metallschicht direkt auf dem Gate-Dielektrikum umfasst.
  11. Verfahren nach Anspruch 8 oder 9, wobei das Ausbilden des Teils der ersten Gate-Struktur (602) Folgendes umfasst: Ausbilden der dielektrischen Gate-Schicht auf einem Substrat (206) in einem ersten und einem zweiten Bereich des Substrats; Ausbilden einer Deckschicht und der ersten Metallschicht auf dem Substrat und Strukturieren der Deckschicht und der ersten Metallschicht, so dass sie nur noch in dem ersten Bereich des Substrats angeordnet sind; Ausbilden der zweiten Metallschicht auf dem Substrat in dem ersten und dem zweiten Bereich des Substrats; und Strukturieren der dielektrischen Gate-Schicht, der Deckschicht, der ersten Metallschicht und der zweiten Metallschicht, um den Teil der ersten Gate-Struktur in dem ersten Bereich des Substrats auszubilden.
  12. Verfahren nach einem der Ansprüche 8 bis 11, wobei die Hilfsschicht (606) aus Polysilizium besteht.
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