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TECHNISCHES GEBIET:
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Die beispielhaften Ausführungsformen dieser Erfindung beziehen sich allgemein auf Halbleitereinheiten, Transistoren, Feldeffekttransistoren (FETs), FinFETs und Multigate-FETs im Allgemeinen und beziehen sich ferner auf das Implantieren von Kohlenstoff(C)-Ionen in Halbleitereinheiten.
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HINTERGRUND:
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Es ist wünschenswert, eine niedrige Schwellenspannung (Vt) bei Transistoren zu erzielen, die mit einem skalierten (gesenkten) Vdd-Wert arbeiten. Bei Thin-Body-Transistoren wie zum Beispiel den als FinFETs und Multigate bezeichneten, z. B. Tri-Gate-FETs, sind aufgrund des begrenzten verfügbaren Substratvolumens herkömmliche Dotierungsansätze zum Anpassen der Schwellenspannung nicht probat, um auf demselben Substrat Transistoren mit unterschiedlichen Schwellenspannungen bereitzustellen.
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KURZDARSTELLUNG
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In einem ersten Aspekt davon stellen die beispielhaften Ausführungsformen dieser Erfindung eine Struktur bereit, die ein Substrat; einen Transistor, der über dem Substrat angeordnet ist, wobei der Transistor eine Finne aufweist, die aus Silicium besteht, das mit Kohlenstoff implantiert ist; und eine Schicht eines Gate-Dielektrikums und eine Schicht eines Gate-Metalls beinhaltet, die über einem Abschnitt der Finne liegen, der einen Kanal des Transistors definiert. In der Struktur wird eine Kohlenstoffkonzentration innerhalb der Finne so gewählt, dass eine gewünschte Schwellenspannung des Transistors erreicht wird.
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In einem weiteren Aspekt davon stellen die beispielhaften Ausführungsformen dieser Erfindung ein Verfahren zum Fertigen von Transistoreinheiten bereit. Das Verfahren weist ein Bereitstellen einer Siliciumschicht, die eine Schicht eines Abschirmoxids aufweist, die auf einer oberen Fläche ausgebildet ist; ein Aufbringen einer ersten Maskierungsschicht in einer Weise, dass ein erster Abschnitt der Abschirmoxidschicht unbedeckt bleibt; ein Implantieren von Kohlenstoff in die Siliciumschicht durch den unbedeckten ersten Abschnitt der Abschirmoxidschicht, um ein erstes mit Kohlenstoff implantiertes Volumen der Siliciumschicht mit einer ersten Kohlenstoffkonzentration auszubilden; ein Entfernen der ersten Maskierungsschicht; ein Aufbringen einer zweiten Maskierungsschicht in einer Weise, dass ein zweiter Abschnitt der Abschirmoxidschicht unbedeckt bleibt; ein Implantieren von Kohlenstoff in die Siliciumschicht durch den unbedeckten zweiten Abschnitt der Abschirmoxidschicht, um ein zweites mit Kohlenstoff implantiertes Volumen der Siliciumschicht auszubilden, das eine zweite Kohlenstoffkonzentration aufweist, die sich von der ersten Kohlenstoffkonzentration unterscheidet; ein Entfernen der zweiten Maskierungsschicht; und ein Bearbeiten der Siliciumschicht auf, um eine erste FinFET-Einheit mit einem Kanal, der das erste Volumen der Siliciumschicht enthält, und eine zweite FinFET-Einheit mit einem Kanal auszubilden, der das zweite Volumen der Siliciumschicht enthält. Bei diesem Verfahren weist die erste FinFET-Einheit eine erste Schwellenspannung auf, und die zweite FinFET-Einheit weist eine zweite Schwellenspannung auf, die sich von der ersten Schwellenspannung um einen Betrag unterscheidet, der mit einer Differenz zwischen der ersten Kohlenstoffkonzentration und der zweiten Kohlenstoffkonzentration in Zusammenhang steht.
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In einem noch weiteren Aspekt davon stellen die beispielhaften Ausführungsformen dieser Erfindung ein Verfahren zum Fertigen von Transistoreinheiten bereit. Das Verfahren weist ein Ausbilden einer Vielzahl von Finnen aus einer Siliciumschicht; ein Aufbringen einer ersten Maskierungsschicht auf eine erste Finne, wohingegen eine zweite Finne unmaskiert bleibt; ein Implantieren von Kohlenstoff in die unmaskierte zweite Finne, um eine erste Kohlenstoffkonzentration zu erzielen; ein Entfernen der ersten Maskierungsschicht; ein Aufbringen einer zweiten Maskierungsschicht auf die implantierte zweite Finne, wohingegen die erste Finne unmaskiert bleibt; ein Implantieren von Kohlenstoff in die unmaskierte erste Finne, um eine zweite Kohlenstoffkonzentration zu erzielen; ein Entfernen der zweiten Maskierungsschicht; und ein Ausbilden einer ersten FinFET-Einheit, die einen Kanal innerhalb der ersten Finne aufweist, und einer zweiten FinFET-Einheit mit einem Kanal innerhalb der zweiten Finne auf. Bei diesem Verfahren weist die erste FinFET-Einheit eine erste Schwellenspannung auf, und die zweite FinFET-Einheit weist eine zweite Schwellenspannung auf, die sich von der ersten Schwellenspannung um einen Betrag unterscheidet, der mit einer Differenz zwischen der ersten Kohlenstoffkonzentration und der zweiten Kohlenstoffkonzentration in Zusammenhang steht.
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In einem noch weiteren Aspekt davon stellen die beispielhaften Ausführungsformen dieser Erfindung ein Verfahren zum Fertigen einer Transistoreinheit bereit. Das Verfahren weist ein Durchführen einer Wannenimplantation in eine Fläche einer Siliciumschicht, um eine implantierte Wanne auszubilden; ein Tempern der implantierten Wanne; und ein Implantieren von Kohlenstoff in die getemperte Wanne auf, wobei der Kohlenstoff vor dem Ausbilden einer Grenzschicht auf der Fläche der Siliciumschicht implantiert wird. Bei diesem Verfahren weist eine resultierende Transistoreinheit eine Schwellenspannung auf, die im Vergleich mit einer Wanne ohne Kohlenstoffimplantation um einen Betrag gesenkt ist, der zumindest durch die Kohlenstoffkonzentration in der implantierten Wanne bestimmt wird.
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KURZBESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ZEICHNUNGEN
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1A bis 1E, die gemeinsam als 1 bezeichnet werden, stellen ein Beispiel für einen Prozessablauf gemäß einer Ausführungsform dieser Erfindung dar, wobei
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1A eine nicht maßstabsgetreue vergrößerte Querschnittsansicht eines Abschnitts einer Ausgangshalbleiterstruktur ist, die ein Substrat, eine vergrabene Oxid(buried oxide, BOX)-Schicht, eine darüberliegende Schicht aus Silicium (SOI) und eine Hartmaske beinhaltet, die als Abschirmoxidschicht verkörpert wird;
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1B ein Ergebnis eines selektiven Aufbringens einer Photolackmaske auf die Fläche der Abschirmoxidschicht darstellt, um zumindest einen Flächenbereich (entsprechend zumindest einem Volumen in der darunterliegenden SOI) zu definieren, der mit Kohlenstoff mit einer ersten Implantationsdichte implantiert werden soll;
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1C darstellt, dass die Bereiche der Photolackmaske nach der ersten Kohlenstoffimplantation entfernt worden sind;
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1D ein Ergebnis eines selektiven Wiederaufbringens der Photolackmaske auf die Fläche der Abschirmoxidschicht darstellt, um einen Flächenbereich (und zumindest ein entsprechendes Volumen in der darunterliegenden SOI) zu definieren, der mit Kohlenstoff mit einer zweiten Implantationsdichte implantiert werden soll;
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1E darstellt, dass die Bereiche der Photolackmaske nach der zweiten Kohlenstoffimplantation entfernt worden sind.
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2A bis 2H, die gemeinsam als 2 bezeichnet werden, veranschaulichen ein weiteres beispielhaftes Verfahren zum Fertigen einer FinFET-Einheit, wobei
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2A eine auf einem Substrat ausgebildete Hartmaskenschicht und eine Polysiliciumstruktur darstellt;
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2B Siliciumnitrid(SiN)-Strukturen darstellt, die entlang der Seiten der Polysiliciumstruktur ausgebildet sind;
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2C ein Ergebnis eines Ätzens zum Ausbilden von Finnenstrukturen darstellt;
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2D ein Ergebnis eines zusätzlichen Ätzens und einer Gate-Stapel- und SiN-Schichtausbildung senkrecht zu den Finnenstrukturen darstellt;
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2E ein Ergebnis eines Entfernens von Abschnitten der Hartmaskenschicht und der SiN-Schicht und ein Ausbilden von SiN-Abstandselementen entlang des Gate-Stapels darstellt;
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2F eine epitaktische Silicium(Epi-Si)-Schicht darstellt, die über den Finnenstrukturen abgeschieden ist;
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2G eine Querschnittsansicht einer schrägen Ionenimplantationsprozedur veranschaulicht, die Source- und Drain-Bereiche ausbildet; und
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2H eine Silicidschicht darstellt, die auf der Epi-Si-Schicht und über dem Gate-Stapel ausgebildet ist.
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3 ist eine vergrößerte Aufrissansicht (nicht maßstabsgetreu), die ein nichtbeschränkendes Beispiel für eine Vielzahl von FinFETs schematisch darstellt, wobei gemäß den beispielhaften Ausführungsformen dieser Erfindung jede der Finnen eine andere Kohlenstoffdosis (Dosis A, Dosis B, Dosis C, Dosis D) aufweist und folglich einen anderen Vt-Wert besitzt.
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4 ist eine grafische Darstellung des Body-Effekts bei Vorspannung in Sperrrichtung gegen eine Vt-Sättigung (Vtsat), wobei die ausgefüllten Kreise einer Kohlenstoffdotierung entsprechen und die leeren Kreise einer Nichtdotierung mit Kohlenstoff entsprechen.
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5 stellt eine weitere Ausführungsform eines Prozesses gemäß den beispielhaften Ausführungsformen dieser Erfindung dar, wobei Kohlenstoff in die Finnen implantiert wird, nachdem die Finnen definiert worden sind.
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6A bis 6G, die gemeinsam als 6 bezeichnet werden, stellen vorbereitende Bearbeitungsschritte zum Ausbilden eines HKMG-nFET gemäß Ausführungsformen dieser Erfindung dar, wobei:
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6A eine SOI-Schicht mit einer darüberliegenden Schicht eines Kontaktflächenoxids darstellt;
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6B eine herkömmliche Wannenimplantation in die SOI-Schicht darstellt;
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6C eine Temperung einer Wannenimplantation darstellt;
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6D ein Aufbringen einer Hartmaske und einen Prozess einer thermischen Oxidation darstellt;
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6E und 6F ein Ergebnis eines Strukturierens und eines Ablösens der Hartmaske darstellen; und
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6G einen Kohlenstoffimplantationsschritt darstellt, der vor einer Bearbeitung der Grenzschicht durchgeführt wird.
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AUSFÜHRLICHE BESCHREIBUNG
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Gemäß den beispielhaften Ausführungsformen dieser Erfindung wird die Schwellenspannung eines Thin-Body-Transistors selektiv angepasst, um auf demselben Substrat Transistoren mit unterschiedlichen Vts bereitzustellen. Während einer Fertigung von Thin-Body-Transistoren wird eine Kohlenstoffimplantation dazu verwendet, die Transistorschwellenspannungen anzupassen. Durch Einbringen von Kohlenstoff in unterschiedlichen Dosen werden Transistoren mit unterschiedlichen Vt auf demselben Substrat bereitgestellt. Im Folgenden wird ein beispielhafter Prozessablauf beschrieben, der ein Verfahren zum Anpassen der Schwellenspannungen einsetzt.
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1A ist eine nicht maßstabsgetreue vergrößerte Querschnittsansicht eines Abschnitts einer Halbleiterstruktur, die ein Substrat 10, eine vergrabene Oxid(BOX)-Schicht 12, eine darüberliegende Schicht aus Silicium 14 (silicon-on-insulator, SOI) und eine Hartmaske beinhaltet, die als Abschirmoxidschicht 16 verkörpert wird. Das Substrat 10 kann eine beliebige gewünschte Dicke aufweisen, die BOX-Schicht 12 kann ebenfalls eine beliebige gewünschte Dicke (z. B. in einem Bereich von 50 nm oder weniger bis 200 nm oder mehr) aufweisen, und die Siliciumschicht 14 kann als nichtbeschränkendes Beispiel eine Dicke in einem Bereich von etwa 20 nm bis etwa 30 nm aufweisen. Die Abschirmoxidschicht 16 kann zum Beispiel aus SiO2 bestehen und kann eine Dicke von etwa 2 nm oder mehr aufweisen. Die Abschirmoxidschicht kann zum Beispiel mithilfe eines Niedertemperatur-Abscheidungsprozesses auf der Oberseite der Silicium(SOI)-Schicht 14 ausgebildet werden. Ein Zweck der Abschirmoxidschicht 16 besteht darin, die Fläche der Siliciumschicht 14 während der nachfolgenden Schritte der Implantation von Kohlenstoffionen zu schützen.
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1B stellt ein Ergebnis eines selektiven Aufbringens einer Photolackmaske 18 auf die Fläche der Abschirmoxidschicht 16 dar, um zumindest einen Flächenbereich (entsprechend zumindest einem Volumen in der darunterliegenden Siliciumschicht 14) zu definieren, der mit Kohlenstoff mit einer ersten Implantationsdichte implantiert werden soll. In 1B wird die Photolackmaske in zwei Bereiche 18A, 18B unterteilt dargestellt. Wenn die Kohlenstoffimplantation angewendet wird, verhindern die Photolackbereiche 18A, 18B, dass die Kohlenstoffionen die Abschirmoxidschicht 16 und die Siliciumschicht 14 erreichen.
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Während des Kohlenstoffimplantationsschritts und in der Annahme des nichtbeschränkenden Falls einer 2 nm dicken Abschirmoxidschicht 16 und einer SOI-Schicht 14 mit einer Dicke im Bereich von etwa 20 nm bis etwa 30 nm können mehrere Kohlenstoffimplantationen mithilfe unterschiedlicher Energien wie zum Beispiel 8 keV (tiefe Implantation) und 4 keV (flache Implantation) mit einer Dosis im Bereich von beispielsweise etwa 1 × 1014 bis etwa 2 × 1015 Atomen/cm2 durchgeführt werden. Das Ziel besteht darin, das unmaskierte Volumen der Siliciumschicht 14 im Wesentlichen gleichmäßig so mit Kohlenstoff mit einer erwünschten Dotierstoffkonzentration (in 1B als CDosis1 gekennzeichnet) zu dotieren, dass die Kohlenstoffkonzentration über die gesamte Dicke der Siliciumschicht 14 im Wesentlichen gleichmäßig ist. Es können mehrere Kohlenstoffimplantationen mit verschiedenen Energien angewendet werden, um das im Wesentlichen gleichmäßige Kohlenstoff-Dotierungsprofil zu erzielen.
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1C stellt dar, dass die Photolackbereiche 18A und 18B mithilfe eines beliebigen geeigneten Photolack-Entfernungsprozesses entfernt (abgelöst) worden sind.
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1D stellt ein Ergebnis eines selektiven Wiederaufbringens der Photolackmaske 18 auf die Fläche der Abschirmoxidschicht 16 dar, um einen Flächenbereich (und zumindest ein entsprechendes Volumen in der darunterliegenden Siliciumschicht 14) zu definieren, der mit Kohlenstoff mit einer zweiten Implantationsdichte implantiert werden soll. In dem Beispiel von 1D wird die Photolackmaske als ein einziger Bereich 18C dargestellt. Wenn die Kohlenstoffimplantation angewendet wird, verhindert der Photolackbereich 18C, dass die Kohlenstoffionen die Abschirmoxidschicht 16 und die Siliciumschicht 14 erreichen. Das Ziel besteht wiederum darin, das unmaskierte Volumen der Siliciumschicht 14 im Wesentlichen gleichmäßig so mit Kohlenstoff mit einer erwünschten Dotierstoffkonzentration (in 1C als CDosis2 gekennzeichnet) zu dotieren, dass die Kohlenstoffkonzentration über die gesamte Dicke der Siliciumschicht 14 im Wesentlichen gleichmäßig ist. Es können mehrere Kohlenstoffimplantationen mit verschiedenen Energien angewendet werden, um das im Wesentlichen gleichmäßige Kohlenstoff-Dotierungsprofil zu erzielen. Es kann davon ausgegangen werden, dass CDosis1 und CDosis2 unterschiedlich sind, sodass resultierende FETs (in diesem Fall FinFETs), die anschließend aus der Siliciumschicht 14 ausgebildet werden, unterschiedliche Vt-Werte aufweisen.
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1E stellt dar, dass der Photolackbereich 1C mithilfe eines beliebigen geeigneten Photolack-Entfernungsprozesses entfernt (abgelöst) worden ist.
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Die in 1B bis 1E dargestellten Prozesse können mehrfach wiederholt werden, um die selektive Dotierung verschiedener Volumina der Siliciumschicht 14 mit unterschiedlichen Konzentrationen von Kohlenstoff zu erreichen. Wenn die Kohlenstoffimplantationsschritte abgeschlossen sind, wird die Abschirmoxidschicht 16 abgelöst, und es kann eine herkömmliche FinFET-Bearbeitung durchgeführt werden, um eine Vielzahl von FinFETs in der Siliciumschicht 14 zu definieren, wobei verschiedene FinFETs unterschiedliche Kohlenstoffkonzentrationen enthalten, um FinFETs mit unterschiedlichen Vt-Werten herzustellen.
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2A bis
2H stellen eine Übersicht über nur eine beispielhafte und nichtbeschränkende Technik zum Fertigen eines FinFET bereit, wie sie im Hinblick auf eine Ausführungsform beschrieben worden ist, die in der Veröffentlichung der gemeinsam übertragenen US-Patentanmeldung
US 2011/0 065 244 A1 , „Asymmetric FINFET Device with Improved Parasitic Resistance and Capacitance”, Josephine B. Chang, Leland Chang, Chung-Hsun Lin und Jeffery W. Sleight, dargestellt worden ist.
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Unter Bezugnahme auf 2A wird eine Hartmaskenschicht 104 aus Siliciumdioxid (SiO2) (oder Siliciumnitrid (SiN)) auf einem Substrat ausgebildet. In der veranschaulichten Ausführungsform kann es sich bei dem Substrat um eine Silicium-auf-Isolator(SOI)-Schicht 111 handeln, die der in 1A bis 1E dargestellten, selektiv mit Kohlenstoff dotierten Siliciumschicht 14 entspricht. Durch Abscheide- und Ätzprozesse wird eine Polysiliciumstruktur 204 auf der Hartmaskenschicht 104 ausgebildet. Unter Bezugnahme auf 2B werden mithilfe von Abscheide- und Ätzprozessen Siliciumnitrid(SiN)-Strukturen 206 entlang der Seiten der Polysiliciumstruktur 204 ausgebildet. In 2C werden die Polysiliciumstruktur 204 und Abschnitte der Hartmaskenschicht 104 und der SOI-Schicht 111 geätzt, um Finnenstrukturen 208 auszubilden. Die veranschaulichten beiden Finnenstrukturen 208 sind beispielhaft, da mehr oder weniger als zwei Finnenstrukturen ausgebildet werden können. In 2D werden die SiN-Strukturen 206 geätzt, und ein Gate-Stapelabschnitt 102 und eine SiN-Schicht 210 werden senkrecht zu den Finnenstrukturen 208 ausgebildet. Unter Bezugnahme auf 2E werden Abschnitte der Hartmaskenschicht 104 und der SiN-Schicht 210 entfernt, und SiN-Abstandselemente 106 werden entlang des Gate-Stapelabschnitts 102 ausgebildet. In 2F wird eine epitaktische Silicium(Epi-Si)-Schicht 214 über den verbleibenden Finnenstrukturen 205 ausgebildet, um die Finnenstrukturen zu verbinden. 2G veranschaulicht eine Querschnittsansicht einer Zonenimplantation, die die Bereiche der Source 108 und des Drain 110 in der SOI-Schicht 111 ausbildet. Bei der veranschaulichten nichtbeschränkenden Ausführungsform werden die Ionen 203 in einem Winkel (Theta) von einer Linie senkrecht zu dem Source-Bereich 108 aus implantiert. Der Gate-Stapelabschnitt 102 und die Abstandselemente 106 verhindern teilweise, dass einige der Ionen 203 mit einer hohen Konzentration in den Abschnitt 212 der SOI-Schicht 111 abgeschieden werden, und die Implantation in dem schrägen Winkel (Theta) resultiert in einem überlappten Source-Bereich 108 und einem versetzten Drain-Bereich 110. Der Implantationswinkel kann in einem Bereich von 0 bis 90 Grad liegen, und jeder beliebige zusätzliche liegt in einem Bereich von 0 bis 90 Grad. Bei den veranschaulichten Ausführungsformen wird ein beispielhafter Implantationswinkel von 20 bis 30 Grad dargestellt. Unter Bezugnahme auf 2H wird eine Silicidschicht 216 auf der Epi-Si-Schicht 214 und über dem Gate-Stapelabschnitt 102 ausgebildet.
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3 stellt ein nichtbeschränkendes Beispiel für eine Vielzahl von FinFETs 300A, 300B, 300C und 300D dar, die aus Finnen 301A, 301B, 301C bzw. 301D bestehen und die eine gemeinsame Gate-Isolatorschicht 302 aufweisen, die zum Beispiel aus einem Material mit hoher Dielektrizitätskonstante (high-k) und einer gemeinsamen Gate-Metallisierung 304 besteht. In 3 ist die Dicke der Gate-Metallschicht 304 nicht maßstabsgetreu gezeichnet. Gemäß den beispielhaften Ausführungsformen dieser Erfindung weist jede der Finnen 301 eine unterschiedliche Kohlenstoffdosis (Dosis A, Dosis B, Dosis C, Dosis D) auf und besitzt folglich einen anderen Vt-Wert. Die unterschiedlichen Kohlenstoffdosen können mithilfe des in 1A bis 1E dargestellten Prozessablaufs erzielt werden, das heißt durch selektives Maskieren verschiedener Bereiche der Siliciumschicht 14 vor dem Implantieren von Kohlenstoff. Während der FinFET-Bearbeitung (z. B. wie in 2A bis 2H dargestellt) werden die unterschiedlich mit Kohlenstoff dotierten Siliciumbereiche in verschiedene der Finnen 301 und so in die resultierenden verschiedenen FinFETs 300 einbezogen. Wie dargestellt, befindet sich auf jeder Siliciumfinne 301 eine Hartmaskenschicht 303 wie zum Beispiel eine aus SiN bestehende.
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Als nichtbeschränkende Beispiele kann jede Finne 301 eine Breite von etwa 10 nm oder weniger und eine Höhe in einem Bereich von etwa 20 nm bis etwa 30 nm (d. h. eine Höhe, die etwa mit der Dicke der Siliciumschicht 14 übereinstimmt) aufweisen. Die dielektrische Schicht 302 mit hoher Dielektrizitätskonstante (high-k) wird über den Finnen 301 ausgebildet. Die dielektrische High-k-Schicht 302 weist ein Material mit hoher Dielektrizitätskonstante (high-k) auf, das ein dielektrisches Metalloxid aufweist und eine Dielektrizitätskonstante aufweist, die höher als die Dielektrizitätskonstante von Siliciumnitrid von 7,5 ist. Die dielektrische High-k-Schicht 302 kann mit Verfahren ausgebildet werden, die in der Technik bestens bekannt sind, darunter beispielsweise chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), Molekularstrahlabscheidung (MBD), Laserstrahlverdampfen (PLD), chemische Abscheidung mit einer Flüssigkeitsnebelquelle (LSMCD) usw. Das dielektrische Metalloxid weist ein Metall und Sauerstoff und wahlweise Stickstoff und/oder Silicium auf. Zu beispielhaften dielektrischen High-k-Materialien gehören HfO2, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, LaAlO3, Y2O3, HfOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, Y2OxNy, ein Silicat davon und eine Legierung davon. Jeder Wert von x beträgt unabhängig zwischen 0,5 und 3, und jeder Wert von y beträgt unabhängig zwischen 0 und 2. Die Dicke der dielektrischen High-k-Schicht 302 kann von 1 nm bis 10 nm und bevorzugter von 1,5 nm bis 3 nm betragen. Die dielektrische High-k-Schicht 30 kann eine effektive Oxiddicke (effective oxide thickness, EOT) in der Größenordnung von etwa 1 nm oder weniger aufweisen. Das Gate-Metall 304 kann direkt auf der oberen Fläche der dielektrischen High-k-Schicht 302 abgeschieden werden, beispielsweise durch chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD) oder Atomlagenabscheidung (ALD). Als nichtbeschränkende Beispiele kann das Gate-Metall 304 ein Metallsystem beinhalten, das aus TiN, TiC, TaN, TaC, TaSiN, HfN, W, Al und Ru ausgewählt wird.
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Es ist festgestellt worden, dass bei einem Bereich von Kohlenstoffdosen, die in Kohlenstoffkonzentrationen von etwa 2 × 1014 bis etwa 5 × 1015 Atomen/cm3 resultieren, die Vt im Vergleich zu Silicium, das nicht mit Kohlenstoff implantiert worden ist, um bis zu 200 mV gesenkt werden kann. Es ist außerdem festgestellt worden, dass die Drain-induzierte Barrierenabsenkung (drain induced barrier lowering, DIBL) für einen Bereich von Gate-Längen von etwa 0,025 bis etwa 0,035 Mikrometer relativ konstant bleibt, was darauf hindeutet, dass die Kohlenstoffimplantation nicht zu einer nennenswerten Verschlechterung des Kurzkanaleffekts (short channel effect, SCE) führt.
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4 stellt den Body-Effekt bei Vorspannung in Sperrrichtung gegen eine Vt-Sättigung (Vtsat) grafisch dar, wobei die ausgefüllten Kreise einer Kohlenstoffdotierung entsprechen und die leeren Kreise einer Nichtdotierung mit Kohlenstoff entsprechen. Dieses Beispiel geht von einem nFET, der einen Kanal aufweist, der mit Bor (1018 Atome/cm3) dotiert ist, bei regulärer Vt (RVT), hoher Vt (HVT) und sehr hoher Vt (SVT) aus. Es ist die erhebliche Senkung der Vt zu beachten, die die kohlenstoffdotierten Einheiten im Vergleich zu den Einheiten zeigen, die nicht mit Kohlenstoff dotiert sind.
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In 4 wird Kohlenstoff für eine Vt-Senkung in teilweise verarmtes SOI implantiert. Wenn die Vt-Anpassung durch die Austrittsarbeit erfolgt, bleibt der Body-Effekt unverändert. Wenn die Vt-Anpassung durch den Wannendotierstoff erfolgt, sollte der Body-Effekt gesteigert werden. Durch Einbringen von Kohlenstoff wird die Vt angepasst, der Body-Effekt ändert sich jedoch nicht. Daher kann geschlossen werden, dass es sich bei der Vt-Verschiebung, die durch die Kohlenstoffdotierung erzielt wird, um eine Folge der Einstellung der effektiven Austrittsarbeit handelt.
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5 stellt eine weitere Ausführungsform eines Prozesses gemäß den beispielhaften Ausführungsformen dieser Erfindung dar. 5 unterscheidet sich von 1 darin, dass der Kohlenstoff implantiert wird, nachdem die Finnen definiert worden sind und bevor die High-k-Gate-Isolator- und Gate-Metallschichten aufgebracht werden. 5 stellt einen beispielhaften Fall dreier angrenzender Finnen 500A, 500B und 500C dar, wobei die mittlere Finne 500B mit Kohlenstoff implantiert wird und die äußeren Finnen 500A und 500C durch eine Maske 502 (z. B. ein Abschirmoxid SiO2) bedeckt worden sind. Der Implantationswinkel θ wird auf der Grundlage der Finnenhöhe und des -abstands vorgegeben, um Schatteneffekte zu vermeiden, sodass das gesamte Volumen der Finne 500B im Wesentlichen gleichmäßig mit Kohlenstoff dotiert wird. Entweder das Substrat oder die Ionenquelle kann gedreht werden, sodass beide vertikalen Hauptflächen der Finne 500B mit Kohlenstoff implantiert werden können. Nach dem Implantieren der ersten Finne (in diesem Fall 500B) wird die Maske 502 abgelöst und selektiv wiederaufgebracht, wie es zum Implantieren der nächsten Finne oder Finnen erforderlich ist. Die Kohlenstoff-Implantationsdichte wird nach Bedarf angepasst, um den erwünschten Vt-Wert für den resultierenden FinFET zu erzielen.
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Bei den Ausführungsformen von 1 und 5 ist es nicht erforderlich, dass alle Finnen implantierten Kohlenstoff enthalten, da es bei manchen Transistoreinheiten wünschenswert sein kann, einen Vt-Wert bereitzustellen, der nicht gesenkt wurde.
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Die beispielhaften Ausführungsformen dieser Erfindung sind bisher im Zusammenhang mit der Fertigung von FinFETs und Multigate-Transistoren beschrieben worden. Die Ausführungsformen dieser Erfindung umfassen jedoch auch planare Transistoreinheiten wie etwa diejenigen, die mithilfe von teilweise verarmtem SOI (partially depleted SOI, PDSOI) gefertigt werden.
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Wie zuvor angemerkt, ist es wünschenswert, für Transistoren mit skalierter Vdd niedrige Schwellenspannungen zu erzielen. Ein Ansatz zum Senken der Vt eines High-k-Metall-Gate-(HKMG)-nFET besteht in einer Diffusion von seltenen Metallen in Richtung der unteren Grenzschicht aus HfO2 z. B. mithilfe von La oder Lu. Dieser Ansatz weist jedoch einen Nachteil in einer Verschlechterung der Elektronenbeweglichkeit auf. Die beispielhaften Ausführungsformen dieser Erfindung stellen außerdem eine Technik zum Senken der Vt von HKMG-nFETs ohne Verschlechterung der Elektronenbeweglichkeit mithilfe einer Kohlenstoffimplantation bereit.
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6 stellt vorbereitende Bearbeitungsschritte zum Ausbilden eines HKMG-nFET dar. Es kann auch ein HKMG-pFET ausgebildet werden. 6A stellt eine SOI-Schicht 600 mit einer darüberliegenden Schicht eines Kontaktflächenoxids 602 dar. 6B stellt eine herkömmliche Wannenimplantation in die SOI-Schicht 600 dar. 6C stellt eine Temperung der Wannenimplantation (schnelle thermische Temperung, rapid thermal anneal (RTA)) dar, die bei etwa 1.000°C über mehrere Sekunden (z. B. 5 Sekunden) durchgeführt werden kann. 6D stellt ein Aufbringen einer Hartmaske 604 und einen Prozess einer thermischen Oxidation dar. 6E und 6F stellen ein Ergebnis eines Strukturierens 606 und eines Ablösens der Hartmaske dar. 6G stellt einen Kohlenstoffimplantationsschritt dar (Masken können gegebenenfalls aufgebracht werden). Bei der Kohlenstoffimplantation kann es sich um eine Niederenergieimplantation handeln, da es nicht erforderlich ist, den Kohlenstoff durch die gesamte Dicke der SOI-Schicht 600 zu implantieren. Ein nachfolgender Schritt beinhaltet eine Grenzschichtbearbeitung, um die Grenzschicht (interfacial layer, IL) dort aufzubringen, wo anschließend Gate-Stapel ausgebildet werden.
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Gemäß der Erfindung wird der Kohlenstoffimplantationsschritt von 6G nach der Wannenimplantation (6B) und nach der Wannen-RTA (6C) und vor der Grenzschichtbearbeitung durchgeführt. Die Kohlenstoffimplantation wird durchgeführt, um die Vt des anschließend ausgebildeten HKMG-Transistors in ähnlicher Weise wie die für die FinFET-Ausführungsformen beschriebenen auf einen erwünschten Wert anzupassen.
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Die beispielhaften Ausführungsformen dieser Erfindung können dazu verwendet werden, integrierte Schaltungs-Chips zu fertigen, die durch den Hersteller in Form eines Roh-Wafers (das heißt, als einzelner Wafer, der mehrere gehäuselose Chips aufweist), als bloßer Chip oder in einem Gehäuse vertrieben werden können. Im letzteren Fall wird der Chip in einem Einzel-Chip-Gehäuse (wie zum Beispiel auf einem Kunststoffträger mit Zuleitungen, die an einer Hauptplatine oder einem sonstigen übergeordneten Träger befestigt sind) oder in einem Mehrfach-Chip-Gehäuse angebracht (wie zum Beispiel auf einem Keramikträger, der entweder Oberflächenverbindungen oder vergrabene Verbindungen oder beides aufweist). In jedem Fall wird der Chip anschließend mit anderen Chips, diskreten Schaltungselementen und/oder sonstigen Signalverarbeitungseinheiten als Teil entweder (a) eines Zwischenproduktes wie zum Beispiel einer Hauptplatine oder (b) eines Endproduktes integriert. Bei dem Endprodukt kann es sich um ein beliebiges Produkt handeln, das integrierte Schaltungs-Chips beinhaltet, von Spielzeug und sonstigen einfachen Anwendungen bis hin zu hochentwickelten Computerprodukten, die eine Anzeige, eine Tastatur oder eine sonstige Eingabeeinheit und einen Zentralprozessor aufweisen.
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Die hierin verwendete Terminologie dient lediglich der Beschreibung bestimmter Ausführungsformen und soll die Erfindung nicht beschränken. So, wie sie hierin verwendet werden, sollen die Singularformen „ein”, „eine” und „der”, „die”, „das” auch die Pluralformen beinhalten, sofern dies aus dem Kontext nicht eindeutig anders hervorgeht. Es versteht sich darüber hinaus, dass die Begriffe „aufweist” und/oder „aufweisend”, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein von angegebenen Merkmalen, Ganzzahlen, Schritten, Vorgängen, Elementen und/oder Komponenten bezeichnen, jedoch nicht das Vorhandensein oder die Beifügung von einem/einer oder mehreren anderen Merkmalen, Ganzzahlen, Schritten, Vorgängen, Elementen, Komponenten und/oder Gruppen davon ausschließen.
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Die entsprechenden Strukturen, Materialien, Vorgänge und Entsprechungen aller Mittel oder Schritt-plus-Funktion-Elemente in den nachstehenden Ansprüchen sollen jede Struktur, jedes Material bzw. jeden Vorgang zum Ausführen der Funktion in Kombination mit anderen beanspruchten Elementen als ausdrücklich beansprucht beinhalten. Die Beschreibung der vorliegenden Erfindung erfolgte zum Zweck der Veranschaulichung und Beschreibung, ist jedoch nicht erschöpfend oder auf die Erfindung in der dargestellten Form beschränkt gemeint. Viele Modifizierungen und Varianten sind für Fachleute ersichtlich, ohne vom Umfang und Gedanken der Erfindung abzuweichen. Die Ausführungsform wurde ausgewählt und beschrieben, um die Grundgedanken der Erfindung und die praktische Anwendung am besten zu erläutern und um anderen Fachleuten das Verständnis der Erfindung für verschiedene Ausführungsformen mit verschiedenen, für den in Betracht gezogenen Einsatz geeigneten Modifizierungen zu ermöglichen.
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Insofern können Fachleuten in der entsprechenden Technik angesichts der obigen Beschreibung, wenn sie in Verbindung mit den beigefügten Zeichnungen und den angefügten Ansprüchen gelesen wird, verschiedene Modifizierungen und Anpassungen ersichtlich werden. Als nur einige Beispiele können die Verwendung sonstiger Schichtdicken, Schichtmaterialien, Abmessungen von Strukturelementen, Prozessvorrichtungen, Implantationsenergien und -dosen und dergleichen von Fachleuten verwendet werden. All diese und ähnliche Modifizierungen der Lehren dieser Erfindung fallen jedoch noch in den Umfang dieser Erfindung.
