DE102012218580B4 - Kohlenstoffimplantation zur Anpassung der Austrittsarbeit bei einem Ersatzgate-Transistor - Google Patents

Kohlenstoffimplantation zur Anpassung der Austrittsarbeit bei einem Ersatzgate-Transistor Download PDF

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Abstract

Verfahren zum Fertigen eines Transistors, aufweisend: Bereitstellen eines Wafers, der eine Halbleiterschicht (14) aufweist, die eine Isolatorschicht (18) aufweist, die auf der Halbleiterschicht (14) angeordnet ist, wobei in der Isolatorschicht (14) Öffnungen (18a) ausgebildet sind, um eine Oberfläche der Halbleiterschicht (14) freizulegen, wobei jede Öffnung (18a) über einer Position in der Halbleiterschicht (14) gebildet ist, an der ein Transistorkanal (15) in der Halbleiterschicht (14) entsteht, der unter einem Gate-Stapel (20, 22) angeordnet ist; Abscheiden zumindest einer Schicht (20, 22), um die freigelegte Oberfläche der Halbleiterschicht (14) zu bedecken; und Implantieren von Kohlenstoff durch die zumindest eine Schicht (20, 22), um in einem oberen Abschnitt der Halbleiterschicht (14) einen mit Kohlenstoff implantierten Bereich (15) auszubilden, der eine Konzentration von Kohlenstoff aufweist, die ausgewählt worden ist, um einen Spannungsschwellenwert des Transistors festzulegen, wobei die Isolatorschicht (18) eine Middle-of-Line-Isolatorschicht ist, wobei die zumindest eine Schicht (20, 22) auch auf Seitenwänden der Öffnung (18a) der Middle-of-Line-Isolatorschicht gebildet ist, und wobei die zumindest eine Schicht (20, 22) aus einer Gate-Isolatorschicht und einer Gate-Metallschicht (22), die über der Gate-Isolatorschicht (20) liegt, besteht.

Description

  • Technisches Gebiet
  • Die beispielhaften Ausführungsformen dieser Erfindung beziehen sich allgemein auf Halbleitereinheiten und Fertigungstechniken und beziehen sich insbesondere auf die Fertigung von Halbleiter-Transistoreinheiten wie zum Beispiel Feldeffekttransistoren (FETs), die in Direktzugriffsspeichern (random access memory, RAM) und Logikschaltungen verwendet werden, unter Verwendung eines Vollsubstrats oder eines Silicium-auf-Isolator-(silicon-on-insulator, SOI-)Substrats und beziehen sich des Weiteren auf Ersatzgate-Prozesse und das Implantieren von Kohlenstoff(C)-Ionen in Halbleitereinheiten.
  • Hintergrund
  • Bei Bemühungen, einige der Nachteile im Zusammenhang mit Polysilicium-Gate-Elektroden zu vermeiden, sind Ersatz-Damaszener-Metallgate-Prozesse entwickelt worden. In einem Damaszener-Metallgate-Prozess wird eine Einheit mit einem entsorgbaren (Dummy-)Gate mit einer Source, einem Drain, einem Abstandselement usw. wie bei einer herkömmlichen Verarbeitung ausgebildet. Das entsorgbare Gate und die Dielektrika werden weggeätzt, sodass sie ein ursprüngliches Gate-Oxid freilegen. Das entsorgbare Polysilicium-Gate wird anschließend durch ein Metallgate ersetzt, um den geringeren spezifischen Widerstand zu erzielen, der durch das Metallmaterial bereitgestellt wird. Es kann allgemein auf einen Ersatzgate-Prozess Bezug genommen werden, wie in einem Beispiel auf die US-Patentschrift US 7 091 118 B1 , „Replacement Metal Gate Transistor with Metal-Rich Silicon Layer and Method of Forming Same“, James Pan, John Pellerin, Linda R. Black, Michael Chudzik und Rajarao Jammy.
  • Bei der Silicium-auf-Isolator(SOI)-Technologie wird eine dünne Siliciumschicht über einer Isolationsschicht wie zum Beispiel Siliciumoxid ausgebildet, die wiederum über einem Vollsubstrat ausgebildet ist. Diese Isolationsschicht wird häufig als vergrabene Oxid-(buried oxide, BOX-)Schicht oder einfach als BOX bezeichnet. Source- und Drain-Zonen von Feldeffekttransistoren (FETs) werden durch Einbringen eines n- und/oder eines p-Dotierstoffmaterials in die dünne Siliciumschicht ausgebildet, wobei ein Kanalbereich zwischen Source und Drain angeordnet wird.
  • Darüber hinaus beschreibt Dokument US 2007/0077739 A1 , dass Kohlenstoff in eine P-Typ-Silizium-Kanal implantiert werden kann, um eine Kohlenstoffregion in einem N-Typ-Metall-Oxid-Halbleiter-Transistor (NMOS) auszubilden. Nach einem Temper-Prozess kann der implantierte Kohlerstoff von der Kanalregion an eine Grenzschicht einer dielektrischen Gateschicht und des Kanals diffundieren.
  • Es ist wünschenswert geworden, eine niedrige Schwellenspannung (Vt) bei Transistoren zu erzielen, die mit einem skalierten (verringerten) Vdd-Wert arbeiten.
  • Kurzdarstellung
  • Gemäß einer dieser Erfindungen wird ein Verfahren zum Fertigen einer Struktur bereitgestellt. Das Verfahren beinhaltet das Bereitstellen eines Wafers, der eine Halbleiterschicht aufweist, die eine Middle-of-Line Isolatorschicht aufweist, die auf der Halbleiterschicht angeordnet ist. In der Isolatorschicht werden Öffnungen ausgebildet, um eine Oberfläche der Halbleiterschicht freizulegen, wobei jede Öffnung über einer Position gebildet wird, an der ein Transistorkanal in der Halbleiterschicht entsteht, der unter einem Gate-Stapel angeordnet ist. Das Verfahren weist des Weiteren das Abscheiden zumindest einer Schicht, sodass die freigelegte Oberfläche der Halbleiterschicht bedeckt wird; und das Implantieren von Kohlenstoff durch die zumindest eine Schicht auf, um in einem oberen Abschnitt der
  • Halbleiterschicht einen mit Kohlenstoff implantierten Bereich auszubilden, der eine Konzentration an Kohlenstoff aufweist, die ausgewählt worden ist, um einen Spannungsschwellenwert des Transistors festzulegen.
  • Das Verfahren weist des Weiteren als das Abscheiden der zumindest einen Schicht das Abscheiden einer Gate-Isolatorschicht, beispielsweise mit hoher Dielektrizitätskonstante, um die freigelegte Oberfläche der Halbleiterschicht und Seitenwände der Isolatorschicht zu bedecken, und Abscheiden einer Gate-Metallschicht, die über der Gate-Isolatorschicht liegt, auf, wobei das Implantieren von Kohlenstoff durch die Gate-Metallschicht und die darunterliegende Gate-Isolatorschicht durchgeführt wird, um in einem oberen Abschnitt der Halbleiterschicht einen mit Kohlenstoff implantierten Bereich auszubilden, der eine Konzentration von Kohlenstoff aufweist, die ausgewählt worden ist, um einen Spannungsschwellenwert des Transistors festzulegen.
  • Noch weiter wird gemäß einer dieser Erfindungen ein Transistor bereitgestellt, der einen Halbleiterkörper aufweist, der einen im dem Halbleiterkörper ausgebildeten Kanal; eine Gate-Isolatorschicht mit hoher Dielektrizitätskonstante, die über einer Oberfläche eines oberen Abschnitts des Kanals und an Seitenwänden einer Öffnung in einer Middle-of-Line-Isolatorschicht angeordnet ist; und eine Gate-Metallschicht aufweist, die über der Gate-Isolatorschicht mit hoher Dielektrizitätskonstante angeordnet ist. Der Kanal enthält Kohlenstoff, der durch die Gate-Metallschicht implantiert worden ist, die Gate-Isolatorschicht mit hoher Dielektrizitätskonstante und die Oberfläche, um in dem oberen Abschnitt des Kanals einen mit Kohlenstoff implantierten Bereich auszubilden, der eine im Wesentlichen gleichmäßige Konzentration von Kohlenstoff aufweist, die ausgewählt worden ist, um einen Spannungsschwellenwert des Transistors festzulegen.
  • Kurze Beschreibung der verschiedenen Ansichten der Zeichnungen
  • 1A bis 1D, die gemeinsam als 1 bezeichnet werden, stellen jeweils eine (nicht maßstabsgetreu) vergrößerte Querschnittsansicht eines Abschnitts eines SOI-Wafers dar und legen die Ausführung von nacheinander durchgeführten Schritten zur Verarbeitung und Fertigung von Transistoren dar, wobei:
  • 1A eine Ausgangs-Wafer-Struktur darstellt, die ein Halbleitersubstrat, eine vergrabene Oxid(BOX)-Schicht als elektrisch isolierende Schicht, eine SOI-Schicht, eine flache Grabenisolation (shallow trench isolation, STI) und einen strukturierten Isolator wie zum Beispiel einen Middle-of-Line(MOL)-Isolator aufweist;
  • 1B stellt ein Ergebnis einer unstrukturierten Abscheidung einer Gate-Isolatorschicht mit hoher Dielektrizitätskonstante (high-k) dar;
  • 1C ein Ergebnis einer Abscheidung einer unstrukturierten Gate-Metallschicht darstellt, die direkt auf einer oberen Fläche der unstrukturierten dielektrischen High-k-Schicht abgeschieden worden ist; und
  • 1D das selektive Implantieren von Kohlenstoff in den Bereich darstellt, der zu dem Kanalbereich eines Transistors wird.
  • 2 eine nicht beanspruchte alternative Prozessform darstellt, bei der die Kohlenstoffimplantation vor dem Schritt der Abscheidung des Gate-Isolators durchgeführt wird, indem der Kohlenstoff durch eine Schutzschicht eines Abschirmoxids implantiert wird.
  • 3 eine grafische Darstellung des Body-Effekts bei rückseitiger Vorspannung gegen eine Vt-Sättigung (Vtsat) ist, wobei die ausgefüllten Kreise einer Kohlenstoffdotierung entsprechen und die leeren Kreise einer Nichtdotierung mit Kohlenstoff entsprechen.
  • 4 ein Graph ist, in dem eine Kohlenstoffdosis gegen eine effektive Austrittsarbeit (eV) aufgetragen ist.
  • Ausführliche Beschreibung
  • Gemäß den beispielhaften Ausführungsformen dieser Erfindung wird die Schwellenspannung eines Transistors selektiv angepasst. Während der Transistorfertigung wird eine Kohlenstoffimplantation in den Bereich, der zu dem Transistorkanal wird, dazu verwendet, die Schwellenspannung des Transistors anzupassen. Durch Einbringen von Kohlenstoff in unterschiedlichen Dosen können Transistoren mit unterschiedlichen Vt auf demselben Substrat bereitgestellt werden. Im Folgenden wird ein beispielhafter Prozessablauf beschrieben, der ein Verfahren zum Anpassen der Schwellenspannung verwendet, wenn ein Ersatzgate-Prozess zum Fertigen der Transistoren verwendet wird.
  • Die beispielhaften Ausführungsformen werden im Folgenden in dem Zusammenhang eines Ersatzgate-Prozesses beschrieben, der Source-Drain-Bereiche verwendet, die in einer SOI-Schicht angrenzend an einen Kanalbereich ausgebildet sind, der ebenfalls in dem SOI ausgebildet ist. Es ist jedoch zu beachten, dass der Transistor bei sonstigen Ausführungsformen dieser Erfindung so gefertigt werden kann, dass er erhöhte Source-Drain-Strukturen beinhaltet. Darüber hinaus kann bei sonstigen Ausführungsformen ein Halbleitervollsubstrat statt des SOI verwendet werden.
  • Die beispielhaften Ausführungsformen dieser Erfindung stellen ein Verfahren zum Ausbilden einer Voll- oder SOI- (oder einer ETSOI-(extremely thin SOI, einer extrem dünnen SOI-))Einheit, wie zum Beispiel einer FET-Einheit, mit einer verringerten Vt bereit, die durch Implantieren von Kohlenstoff in den Kanal erzielt wird, sodass er im Wesentlichen nur unter einem Gate-Stapel liegt, wodurch die Austrittsarbeit des Gate-Stapels beeinflusst wird und ein erwünschter verringerter Vt-Wert erreicht wird. Die Ausführungsformen dieser Erfindung weisen außerdem eine Struktur auf, die gemäß dem Verfahren gefertigt wird. Es ist zu beachten, dass der Kanal in einer Halbleiterschicht, bei der es sich um Silicium oder eine Siliciumlegierung wie zum Beispiel Silicium-Germanium handeln kann, oder in einem beliebigen einer Anzahl verschiedener Arten von Halbleitermaterialien ausgebildet werden kann, die zum Fertigen von Transistoren wie zum Beispiel FETs geeignet sind.
  • 1A stellt eine vergrößerte Querschnittsansicht eines kleinen Abschnitts einer Ausgangs-Wafer-Struktur dar, die ein Halbleitersubstrat 10 (z.B. Si), eine elektrisch isolierende Schicht, die als vergrabene Oxid(BOX)-Schicht 12 bezeichnet werden kann, und eine obere Si-Schicht beinhaltet, die auch als SOI-Schicht 14 oder einfach als SOI bezeichnet werden kann. Bei dem Substrat 10 kann es sich zum Beispiel um ein p-leitendes Si-Substrat handeln, und es kann eine beliebige geeignete Dicke aufweisen. Das BOX 12 kann eine Dicke in einem Bereich von beispielsweise etwa 10 nm bis etwa 200 nm oder mehr aufweisen. Die SOI-Schicht 14 kann eine Dicke in einem Bereich von beispielsweise etwa 50 nm bis etwa 100 nm aufweisen, wobei etwa 80 nm eine geeignete Dicke für zahlreiche relevante Anwendungen darstellen. Wie zuvor erwähnt, kann auch ein Si-Vollsubstrat (eines, das die BOX-Schicht 12 nicht aufweist) verwendet werden.
  • 1A beruht darauf, dass der Wafer bis zu einem Punkt vorverarbeitet worden ist, an dem eine Flachgrabenisolation (STI) 16 in dem SOI 14 ausgebildet worden ist, um das SOI 14 in verschiedene aktive Bereiche oder Inseln 14A, 14B aufzuteilen. Die Inseln 14A, 14B sind mit geeigneten Dotierstoffen implantiert worden, um in jeder Source-, Drain- und Kanal-Bereiche eines Transistors zu definieren, der in der Insel ausgebildet wird. Beispielsweise ist Bor ein geeigneter Kanaldotierstoff für einen n-FET, wohingegen Arsen als Dotierstoff für einen p-FET geeignet ist.
  • 1A stellt außerdem das Vorhandensein einer Isolatorschicht 18 dar, die als Middle-of-Line(MOL)-Isolator 18 bezeichnet wird. Im Hinblick auf einen MOL-Isolator kann zum Beispiel auf die US-Patentschrift US 7 276 751 B2 , „Trench Metal-Insulator-Metal (MIM) Capacitors Integrated with Middle-of-Line Metal Contacts, and Method of Fabricating Same“, Herbert L. Ho, Subramanian S. Iyer und Vidhya Ramachandran, Bezug genommen werden. Der MOL-Isolator 18 kann ein oder mehrere beliebige geeignete dielektrische Materialien enthalten, darunter: Siliciumdioxide, Siliciumnitride, Siliciumoxynitride, bordotiertes Phosphorsilicatglas (boron doped phosphorus silicate glass, BPSG), Phosphorsilicatglas (phosphosilicate glass, PSG) usw., ohne darauf beschränkt zu sein. Die MOL-Isolatorschicht 18 kann BPSG oder undotiertes Niedertemperaturoxid enthalten, das durch beliebige geeignete Prozesse dielektrischer Abscheidung ausgebildet wird, darunter beispielsweise: durch Abscheidung mittels hochdichtem Plasma (HDP) oder durch plasmaunterstützte chemische Gasphasenabscheidung (plasma-enhanced chemical vapor deposition, PECVD), ohne darauf beschränkt zu sein.
  • Es wird davon ausgegangen, dass die MOL-Isolatorschicht 18 selektiv geätzt worden ist, um die darunterliegende Oberfläche des SOI 14 freizulegen, wodurch Öffnungen 18A gebildet worden sind, in denen nachfolgend Gate-Stapel ausgebildet werden. Geeignete Abmessungen für die Öffnungen 18A sind als Beispiele eine Tiefe von etwa 35 nm oder mehr und eine Breite (die die Kanallänge des resultierenden FET definiert) von etwa 30 nm und mehr.
  • 1B stellt ein Ergebnis einer Abscheidung einer Gate-Isolatorschicht 20 mit hoher Dielektrizitätskonstante (high-k) im Vergleich zu SiO2 dar. Die dielektrische Schicht 20 mit hoher Dielektrizitätskonstante (high-k) wird auf einer freigelegten oberen Fläche des SOI 14 und über der MOL-Isolatorschicht 18 einschließlich der Seitenwände der Öffnungen 18A ausgebildet. Die unstrukturierte dielektrische High-k-Schicht 20 weist ein Material mit hoher Dielektrizitätskonstante (high-k) auf, das ein dielektrisches Metalloxid aufweist und eine Dielektrizitätskonstante aufweist, die höher als die Dielektrizitätskonstante von Siliciumnitrid von 7,5 ist. Die unstrukturierte dielektrische High-k-Schicht 20 kann mit Verfahren ausgebildet werden, die in der Technik bestens bekannt sind, darunter beispielsweise chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), Molekularstrahlabscheidung (MBD), Laserstrahlverdampfen (PLD), chemische Abscheidung mit einer Flüssigkeitsnebelquelle (LSMCD) usw. Das dielektrische Metalloxid weist ein Metall und Sauerstoff und wahlweise Stickstoff und/oder Silicium auf. Zu beispielhaften dielektrischen High-k-Materialien gehören HfO2, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, LaAlO3, Y2O3, HfOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, Y2OxNy, ein Silicat davon und eine Legierung davon. Jeder Wert von x beträgt unabhängig zwischen 0,5 und 3, und jeder Wert von y beträgt unabhängig zwischen 0 und 2. Die Dicke der unstrukturierten dielektrischen High-k-Schicht 20 kann von 1 nm bis 10 nm und noch bevorzugter von 1,5 nm bis 3 nm betragen. Die unstrukturierte dielektrische High-k-Schicht 20 kann eine effektive Oxiddicke (effective oxide thickness, EOT) in der Größenordnung von 1 nm oder weniger aufweisen.
  • 1C stellt die Abscheidung einer unstrukturierten Gate-Metallschicht 22 dar, die direkt auf einer oberen Fläche der unstrukturierten dielektrischen High-k-Schicht 20 abgeschieden worden ist. Die unstrukturierte Gate-Metallschicht 22 kann zum Beispiel durch chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD) oder Atomlagenabscheidung (ALD) ausgebildet werden. Bei dem Material der unstrukturierten Gate-Metallschicht 22 kann es sich um ein leitfähiges Übergangsmetallnitrid oder um ein leitfähiges Übergangsmetallcarbid handeln. Als nichtbeschränkende Beispiele kann das Material der Gate-Metallschicht 22 aus TiN, TiC, TaN, TaC und einer Kombination davon gewählt werden und kann eine Dicke in einem Bereich von beispielsweise etwa 2 nm bis etwa 3,5 nm aufweisen.
  • 1D stellt die Struktur nach der Ausbildung einer geeigneten Maske 24 über der SOI-Insel 14B dar, auf die das Implantieren von Kohlenstoffionen folgt. Die Kohlenstoffimplantation erfolgt so, dass sie ein relativ flaches Implantat 15 (z. B. etwa 15 nm bis etwa 20 nm) aus Kohlenstoff in der SOI-Insel 14A ausbildet. Der Kohlenstoff wird durch die relativ dünne Gate-Metallschicht 22 und die Gate-Dielektrikum(High-k)-Schicht 20 implantiert. Das Vorhandensein der MOL-Isolatorschicht 18 um die Gate-Stapelöffnung 18A dient dazu, das Implantieren von Kohlenstoff in die Source-Drain-Bereiche, die an den Kanal angrenzen, zu verhindern, und auf diese Weise ist das flache Kohlenstoffimplantat 15 im Wesentlichen nur innerhalb des Kanals vorhanden. Die Kohlenstoffimplantation wird durchgeführt, um eine Kohlenstoffkonzentration in dem Kanal zu erzielen, die vorgegeben wird, um einen gewünschten Vt-Wert in dem anschließend fertiggestellten n-FET bereitzustellen.
  • Nach der in 1D dargestellten Implantation kann die Maske 24 abgelöst werden und eine weitere Maske über der SOI-Insel 14A ausgebildet werden, und es kann ein weiterer Kohlenstoff-Implantationsschritt durchgeführt werden, um Kohlenstoff mit einer gewünschten Konzentration in den Kanalbereich der SOI-Insel 14B zu implantieren. Auf diese Weise können zwei FETs gefertigt werden, um zwei unterschiedliche Vt-Werte zu erhalten. Darüber hinaus kann einer der FETs als n-FET gefertigt werden, wohingegen der andere als p-FET (mit einer anderen Wahl bei dem Gate-Metall 22 und der Kanaldotierung) gefertigt wird.
  • Anschließend an den/die Kohlenstoff-Implantationsschritt(e) von 1D kann die Verarbeitung wie bei einem herkömmlichen Ersatzgate fortfahren, zum Beispiel durch Tempern der Struktur, Planarisieren der Struktur, um das Gate-Metall 22 und das Gate-Dielektrikum 20 in dem Bereich zu entfernen, Abscheiden eines Gate-Stapel- und Gate-Kontaktmetalls, Ausbildung eines Abstandselements und Abscheidung eines Source-Drain-Kontaktmetalls und Durchführen sonstiger herkömmlicher Prozessabläufe, um die Fertigung der FETs abzuschließen.
  • Während des Kohlenstoff-Implantationsschritts von 1D können mehrere Kohlenstoffimplantationen mithilfe verschiedener Energien, wie zum Beispiel mit 8 keV, die nachfolgend auf etwa 5 keV gesenkt werden, mit einer Dosis in einem Bereich von beispielsweise etwa 1 × 1014 bis etwa 2 × 1015 Atomen/cm2 durchgeführt werden. Das Ziel besteht darin, den unmaskierten Abschnitt des SOI 14 im Wesentlichen gleichmäßig durch die Gate-Metallschicht 22 und die Gate-Dielektrikumsschicht 20 mit Kohlenstoff mit einer gewünschten Dotierstoffkonzentration zu dotieren, sodass die Kohlenstoffkonzentration in dem gesamten Kohlenstoff-Implantationsbereich 15 des Kanals im Wesentlichen gleichmäßig ist. Es können mehrere Kohlenstoffimplantation mit verschiedenen Energien angewendet werden, um das im Wesentlichen gleichmäßige Kohlenstoff-Dotierungsprofil zu erzielen.
  • Bei einem nicht erfindungsemäßen Beispiel kann der Kohlenstoff-Implantationsschritt vor der Abscheidung der Gate-Isolatorschicht 20 in 1B durchgeführt werden. In diesem Fall und unter Bezugnahme auf 2 wird es möglicherweise vorgezogen, eine Schicht eines Abschirmoxids 30, das zum Beispiel aus SiO2 besteht, mit einer Dicke von etwa 2 nm und mehr aufzubringen. Die Abschirmoxidschicht 30 kann zum Beispiel mithilfe eines Niedertemperatur-Abscheidungsprozesses auf der Oberseite der Silicium(SOI)-Schicht 14 ausgebildet werden. Ein Zweck der Abschirmoxidschicht 30 besteht darin, die Oberfläche der Siliciumschicht 14 während des nachfolgenden Schritts der Implantierung von Kohlenstoffionen zu schützen. Anschließend an den Kohlenstoff-Implantationsschritt werden die Abschirmoxidschicht 30 und jegliche maskierende Schichten 24 entfernt, und die Verarbeitung geht dazu über, die Gate-Isolatorschicht 20 und die Gate-Metallschicht 22 abzuscheiden, wie in 1B und 1C dargestellt. Bei dieser Variante Energie für die Kohlenstoffimplantation geringer sein als die bei der Ausführungsform von 1D, da es nicht erforderlich ist, den Kohlenstoff durch die Gate-Metallschicht 22 und die Gate-Dielektrikumsschicht 20 zu implantieren.
  • 3 stellt den Body-Effekt bei rückseitiger Vorspannung gegen eine Vt-Sättigung (Vtsat) grafisch dar, wobei die ausgefüllten Kreise einer Kohlenstoffdotierung entsprechen und die leeren Kreise einer Nichtdotierung mit Kohlenstoff entsprechen. Dieses Beispiel geht von einem n-FET, der einen Kanal aufweist, der mit Bor (1018 Atome/cm3) dotiert ist, bei regulärer Vt (RVT), hoher Vt (HVT) und sehr hoher Vt (SVT) aus. Es ist die erhebliche Senkung der Vt zu beachten, die die kohlenstoffdotierten Einheiten im Vergleich zu den Einheiten zeigen, die nicht mit Kohlenstoff dotiert sind.
  • In 3 wird Kohlenstoff für eine Vt-Senkung in 32 nm SOI implantiert. Wenn die Vt-Anpassung durch die Austrittsarbeit erfolgt, bleibt der Body-Effekt unverändert. Wenn die Vt-Anpassung durch den Wannendotierstoff erfolgt, sollte der Body-Effekt gesteigert werden. Durch Einbringen von Kohlenstoff wird die Vt angepasst, der Body-Effekt ändert sich jedoch nicht. Daher kann geschlossen werden, dass es sich bei der Vt-Verschiebung, die durch die Kohlenstoffdotierung erzielt wird, um eine Folge der Einstellung der effektiven Austrittsarbeit handelt.
  • 4 stellt eine Kohlenstoffdosis gegen eine effektive Austrittsarbeit (eV) grafisch dar. Die Leitungsbandkante beträgt 4,05 eV. Wie ersichtlich wird, nimmt die Austrittsarbeit mit steigender Kohlenstoffdosis nichtlinear ab.
  • Die verschiedenen beschriebenen Ausführungsformen können eine Temperung nach der Abscheidung (post deposit anneal, PDA) im Anschluss an die Abscheidung der High-k-Schicht und die Kohlenstoffimplantation beinhalten.
  • Die PDA kann zum Beispiel 30 Sekunden lang bei einer Temperatur von etwa 700 °C durchgeführt werden.
  • Die verschiedenen Dotierstoffe und Dotierungskonzentrationen, Schichtdicken und spezifischen Materialien, die oben erörtert worden sind, sind beispielhaft und können von den ausdrücklich beschriebenen und dargestellten abweichen.
  • Die beispielhaften Ausführungsformen dieser Erfindung können dazu verwendet werden, integrierte Schaltungs-Chips zu fertigen, die durch den Hersteller in Form eines Roh-Wafers (das heißt, als einzelner Wafer, der mehrere gehäuselose Chips aufweist), als bloßer Chip oder in einem Gehäuse vertrieben werden können. Im letzteren Fall wird der Chip in einem Einzel-Chip-Gehäuse (wie zum Beispiel auf einem Kunststoffträger mit Zuleitungen, die an einer Hauptplatine oder einem sonstigen übergeordneten Träger befestigt sind) oder in einem Mehrfach-Chip-Gehäuse angebracht (wie zum Beispiel auf einem Keramikträger, der entweder Oberflächenverbindungen oder vergrabene Verbindungen oder beides aufweist). In jedem Fall wird der Chip anschließend mit anderen Chips, diskreten Schaltungselementen und/oder sonstigen Signalverarbeitungseinheiten als Teil entweder (a) eines Zwischenproduktes wie zum Beispiel einer Hauptplatine oder (b) eines Endproduktes integriert. Bei dem Endprodukt kann es sich um ein beliebiges Produkt handeln, das integrierte Schaltungs-Chips beinhaltet, von Spielzeug und sonstigen einfachen Anwendungen bis hin zu hochentwickelten Computerprodukten, die eine Anzeige, eine Tastatur oder eine sonstige Eingabeeinheit und einen Zentralprozessor aufweisen.

Claims (11)

  1. Verfahren zum Fertigen eines Transistors, aufweisend: Bereitstellen eines Wafers, der eine Halbleiterschicht (14) aufweist, die eine Isolatorschicht (18) aufweist, die auf der Halbleiterschicht (14) angeordnet ist, wobei in der Isolatorschicht (14) Öffnungen (18a) ausgebildet sind, um eine Oberfläche der Halbleiterschicht (14) freizulegen, wobei jede Öffnung (18a) über einer Position in der Halbleiterschicht (14) gebildet ist, an der ein Transistorkanal (15) in der Halbleiterschicht (14) entsteht, der unter einem Gate-Stapel (20, 22) angeordnet ist; Abscheiden zumindest einer Schicht (20, 22), um die freigelegte Oberfläche der Halbleiterschicht (14) zu bedecken; und Implantieren von Kohlenstoff durch die zumindest eine Schicht (20, 22), um in einem oberen Abschnitt der Halbleiterschicht (14) einen mit Kohlenstoff implantierten Bereich (15) auszubilden, der eine Konzentration von Kohlenstoff aufweist, die ausgewählt worden ist, um einen Spannungsschwellenwert des Transistors festzulegen, wobei die Isolatorschicht (18) eine Middle-of-Line-Isolatorschicht ist, wobei die zumindest eine Schicht (20, 22) auch auf Seitenwänden der Öffnung (18a) der Middle-of-Line-Isolatorschicht gebildet ist, und wobei die zumindest eine Schicht (20, 22) aus einer Gate-Isolatorschicht und einer Gate-Metallschicht (22), die über der Gate-Isolatorschicht (20) liegt, besteht.
  2. Verfahren nach Anspruch 1, wobei das Implantieren von Kohlenstoff eine Verwendung von zumindest zwei Kohlenstoff-Implantationsenergien aufweist.
  3. Verfahren nach Anspruch 1, wobei die Kohlenstoffkonzentration in einem Bereich von etwa 2 × 1014 bis etwa 5 × 1015 Atomen/cm3 liegt.
  4. Verfahren nach Anspruch 1, wobei die Halbleiterschicht (14) entweder eine Silicium-auf-Isolator(SOI)-Schicht oder ein Vollhalbleiter ist.
  5. Verfahren nach Anspruch 1, wobei die Middle-of-Line-Isolatorschicht aus einem von Siliciumdioxid, Siliciumnitrid, Siliciumoxynitrid, bordotiertem Phosphorsilicatglas oder Phosphorsilicatglas (PSG) besteht.
  6. Verfahren nach Anspruch 1, wobei die Gate-Isolatorschicht eine Gate-Isolatorschicht mit hoher Dielektrizitätskonstante ist.
  7. Verfahren nach Anspruch 1, wobei das Implantieren von Kohlenstoff durch eine Öffnung einen ersten mit Kohlenstoff implantierten Bereich ausbildet, der eine erste Konzentration von Kohlenstoff aufweist, die ausgewählt worden ist, um einen ersten Spannungsschwellenwert eines ersten Transistors festzulegen, und durch eine weitere Öffnung einen zweiten mit Kohlenstoff implantierten Bereich ausbildet, der eine zweite Konzentration von Kohlenstoff aufweist, die ausgewählt worden ist, um einen zweiten Spannungsschwellenwert eines zweiten Transistors festzulegen, wobei sich der erste Spannungsschwellenwert von dem zweiten Spannungsschwellenwert unterscheidet.
  8. Verfahren nach Anspruch 1, das des Weiteren ein Ausbilden eines Gate-Stapels innerhalb der Öffnung aufweist, sodass der Gate-Stapel über dem mit Kohlenstoff implantierten Bereich liegt.
  9. Transistor, aufweisend: einen Halbleiterkörper (14), der einen Kanal (15) aufweist, der in dem Halbleiterkörper (14) ausgebildet ist; eine Gate-Isolatorschicht (20) mit hoher Dielektrizitätskonstante, die über einer Oberfläche eines oberen Abschnitts des Kanals (15) angeordnet ist; und eine Gate-Metallschicht (22), die über der Gate-Isolatorschicht (20) mit hoher Dielektrizitätskonstante angeordnet ist, wobei der Kanal (15) Kohlenstoff enthält, der durch die Gate-Metallschicht (22), die Gate-Isolatorschicht (20) mit hoher Dielektrizitätskonstante und die Oberfläche implantiert worden ist, um in dem oberen Abschnitt des Kanals einen mit Kohlenstoff implantierten Bereich (15) auszubilden, der eine Konzentration von Kohlenstoff aufweist, die ausgewählt worden ist, um einen Spannungsschwellenwert des Transistors festzulegen, wobei eine Middle-of-Line-Isolatorschicht (18) auf dem Halbleiterkörper (14) angeordnet ist, wobei eine Öffnung (18a) in der Middle-of-Line-Isolatorschicht (18) über der Position des Kanals (15) in der Halbleiterschicht (14) gebildet ist, und wobei die Gate-Metallschicht (22) und die Gate-Isolatorschicht (20) mit hoher Dielektrizitätskonstante auch auf Seitenwänden der Öffung (18a) angeordnet sind.
  10. Transistor nach Anspruch 9, wobei die Kohlenstoffkonzentration in einem Bereich von etwa 2 × 1014 bis etwa 5 × 1015 Atomen/cm3 liegt.
  11. Transistor nach Anspruch 9, wobei der Halbleiterkörper eine Silicium-auf-Isolator(SOI)-Schicht oder ein Vollhalbleiter ist.
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