KR20210129284A - 반도체 장치 및 그 제조 방법 - Google Patents

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강상정
김진우
박준모
윤슬기
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 및 제2 영역을 갖는 기판, 상기 제1 영역 상에 배치되며, 복수의 제1 층들을 포함하는 제1 도전층 및 상기 제1 도전층 상에 배치되는 제1 상부 도전층을 포함하는 제1 게이트 전극층 -상기 복수의 제1 층들 중 적어도 한 층은 TiON을 포함함-, 및 상기 제2 영역 상에 배치되며, 복수의 제2 층들을 포함하는 제2 도전층 및 상기 제2 도전층 상에 배치되는 제2 상부 도전층을 포함하는 제2 게이트 전극층을 포함하고, 상기 제1 게이트 전극층을 포함하는 제1 트랜지스터 및 상기 제2 게이트 전극층을 포함하는 제2 트랜지스터는 동일한 채널 도전형의 MOSFET이고, 상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 낮을 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 반도체 장치 내의 트랜지스터들의 크기 축소(scaling down)가 점점 가속화되고 있어, 축소된 크기를 갖는 트랜지스터들을 형성하기 위한 방법들이 연구되고 있다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 장치 및 그 제조방법을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 내지 제3 영역을 갖는 기판, 상기 제1 영역 상에 배치되며, 제1 게이트 유전층, 상기 제1 게이트 유전층 상에 배치되는 제1 게이트 전극층, 및 상기 제1 게이트 전극층의 양 측에서 상기 기판 상에 배치되는 제1 소스/드레인 영역들을 포함하는 제1 트랜지스터, 상기 제2 영역 상에 배치되며, 제2 게이트 유전층, 상기 제2 게이트 유전층 상에 배치되는 제2 게이트 전극층, 및 상기 제2 게이트 전극층의 양 측에서 상기 기판 상에 배치되는 제2 소스/드레인 영역들을 포함하는 제2 트랜지스터, 및 상기 제3 영역 상에 배치되며, 제3 게이트 유전층, 상기 제3 게이트 유전층 상에 배치되는 제3 게이트 전극층, 및 상기 제3 게이트 전극층의 양 측에서 상기 기판 상에 배치되는 제3 소스/드레인 영역들을 포함하는 제3 트랜지스터를 포함하고, 상기 제1 및 제2 게이트 전극층들의 각각은, 제1 도전층, 상기 제1 도전층 상의 제1 상부 도전층, 및 상기 제1 상부 도전층 상의 제1 내부 도전층을 포함하고, 상기 제3 게이트 전극층은, 제2 도전층, 상기 제2 도전층 상의 제2 상부 도전층, 및 상기 제2 상부 도전층 상의 제2 내부 도전층을 포함하고, 상기 제1 및 제2 도전층은 제1 층 및 제2 층을 공통으로 포함하고, 상기 제1 도전층은 제3 층 및 제4 층을 더 포함하고, 상기 제1 및 제2 도전층은 TiN을 포함하고, 상기 제1 내지 제4 층 중 적어도 하나는 TiON을 포함하고, 상기 제1 내지 제3 트랜지스터들은 동일한 채널 도전형일 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역을 갖는 기판, 상기 제1 영역 상에 배치되며, 복수의 제1 층들을 포함하는 제1 도전층 및 상기 제1 도전층 상에 배치되는 제1 상부 도전층을 포함하는 제1 게이트 전극층 -상기 복수의 제1 층들 중 적어도 한 층은 TiON을 포함함-, 및 상기 제2 영역 상에 배치되며, 복수의 제2 층들을 포함하는 제2 도전층 및 상기 제2 도전층 상에 배치되는 제2 상부 도전층을 포함하는 제2 게이트 전극층을 포함하고, 상기 제1 게이트 전극층을 포함하는 제1 트랜지스터 및 상기 제2 게이트 전극층을 포함하는 제2 트랜지스터는 동일한 채널 도전형의 MOSFET이고, 상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 낮을 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 내지 제3 영역을 갖는 기판, 상기 제1 영역 상에 배치되며, 제1 게이트 유전층, 상기 제1 게이트 유전층 상의 제1 도전층, 및 상기 제1 도전층 상의 제1 상부 도전층을 포함하는 제1 게이트 구조물, 상기 제2 영역 상에 배치되며, 제2 게이트 유전층, 상기 제2 게이트 유전층 상의 제2 도전층, 및 상기 제2 도전층 상의 제2 상부 도전층을 포함하는 제2 게이트 구조물, 및 상기 제3 영역 상에 배치되며, 제3 게이트 유전층, 상기 제3 게이트 유전층 상의 제3 도전층, 및 상기 제3 도전층 상의 제3 상부 도전층을 포함하는 제3 게이트 구조물을 포함하고, 상기 제1 내지 제3 도전층들의 각각은 TiN을 포함하는 하나 또는 복수의 제1 층을 포함하고, 상기 제1 및 제2 도전층들은 TiON을 포함하는 하나 또는 복수의 제2 층을 더 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 기판의 제1 내지 제6 영역들에 활성 핀들, 희생 게이트 구조물들, 및 소스/드레인 영역들을 형성하는 단계, 상기 희생 게이트 구조물들을 제거하여 개구부들을 형성하는 단계, 상기 개구부들 내에 게이트 유전층을 형성하는 단계, 상기 제1 내지 제6 영역들에 제1 층을 형성하는 단계, 상기 제3 내지 제6 영역들에서 상기 제1 층을 제거하는 단계, 제1 내지 제6 영역들에 제2 층을 형성하는 단계, 상기 제4 내지 제6 영역들에서 상기 제2 층을 제거하는 단계, 제1 내지 제6 영역들에 제3 층을 형성하는 단계, 상기 제5 및 제6 영역들에서 상기 제3 층을 제거하는 단계, 및 제1 내지 제6 영역들에 제4 층을 형성하는 단계를 포함하고, 상기 제1 내지 제4 층 중 하나 또는 복수의 층은 TiN을 산화시키어 형성되는 TiON으로 형성되고, 상기 제1 내지 제4 층 중 나머지 층은 TiN으로 형성되고, 상기 TiON을 포함하는 트랜지스터의 문턱 전압은, 상기 TiON을 포함하지 않는 트랜지스터의 문턱 전압보다 낮을 수 있다.
트랜지스터들의 게이트 전극층의 구조를 다양화함으로써 다양한 문턱 전압을 제공하여, 전기적 특성이 향상된 반도체 장치 및 반도체 장치의 제조 방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a는 도 1의 반도체 장치를 각각 절단선 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', 및 Ⅵ-Ⅵ'를 따라서 절단한 단면도이다.
도 2b는 도 1의 반도체 장치를 각각 절단선 A-A', B-B', C-C', D-D', E-E', 및 F-F'를 따라서 절단한 단면도이다.
도 3a는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 5a 내지 도 5d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도들이다.
도 6a 내지 도 6o는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 반도체 장치의 일부를 도시하는 부분 확대 단면도이다.
도 8a 내지 도 8d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다. 도 2a는 도 1의 반도체 장치를 각각 절단선 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', 및 Ⅵ-Ⅵ'를 따라서 절단한 단면도이다. 도 2b는 도 1의 반도체 장치를 각각 절단선 A-A', B-B', C-C', D-D', E-E', 및 F-F'를 따라서 절단한 단면도이다
도 1 내지 도 2b를 참조하면, 반도체 장치(100)는, 제1 내지 제6 영역들(R1, R2, R3, R4, R5, R6)을 갖는 기판(101), 활성 핀들(105a, 105b, 105c, 105d, 105e, 105f), 소스/드레인 영역들(150a, 150b, 150c, 150d, 150e, 150f), 인터페이스층들(112), 게이트 유전층들(114a, 114b, 114c, 114d, 114e, 114f), 게이트 스페이서층들(116), 및 제1 내지 제6 게이트 전극층들(GE1, GE2, GE3, GE4, GE5, GE6)을 포함할 수 있다. 반도체 장치(100)는, 분리 영역(107), 게이트 캡핑층(160), 층간 절연층(170), 및 콘택 구조물(180)을 더 포함할 수 있다. 게이트 유전층들(114a-114f), 게이트 스페이서층들(116), 제1 내지 제6 게이트 전극층들(GE1-GE6), 및 게이트 캡핑층(160)은, 게이트 구조물로 지칭될 수 있다.
반도체 장치(100)는 활성 핀들(105a-105f)이 핀(fin) 구조를 갖는 트랜지스터인 FinFET 소자들을 포함할 수 있다. 상기 FinFET 소자들은 제1 내지 제6 트랜지스터들(10, 20, 30, 40, 50, 60)을 포함할 수 있다. 예를 들어, 제1 내지 제3 트랜지스터들(10, 20, 30)은 p형 모스 전계 효과 트랜지스터들(MOSFET)일 수 있으며, 제4 내지 제6 트랜지스터들(40, 50, 60)은 n형 모스 전계 효과 트랜지스터들일 수 있다. 제1 내지 제6 트랜지스터들(10, 20, 30, 40, 50, 60)은 서로 다른 문턱 전압(threshold voltage) 하에 구동되는 트랜지스터들일 수 있으며, 반도체 장치(100) 내에서 동일하거나 다른 회로를 구성할 수 있다.
제1 트랜지스터(10)는 제1 활성 핀(105a), 제1 게이트 유전층(114a), 제1 소스/드레인 영역들(150a), 및 제1 게이트 전극층(GE1)을 포함할 수 있다. 제2 트랜지스터(20)는 제2 활성 핀(105b), 제2 게이트 유전층(114b), 제2 소스/드레인 영역들(150b), 및 제2 게이트 전극층(GE2)을 포함할 수 있다. 제3 트랜지스터(30)는 제3 활성 핀(105c), 제3 게이트 유전층(114c), 제3 소스/드레인 영역들(150c), 및 제3 게이트 전극층(GE3)을 포함할 수 있다. 제4 트랜지스터(40)는 제4 활성 핀(105d), 제4 게이트 유전층(114d), 제4 소스/드레인 영역들(150d), 및 제4 게이트 전극층(GE4)을 포함할 수 있다. 제5 트랜지스터(50)는 제5 활성 핀(105e), 제5 게이트 유전층(114e), 제5 소스/드레인 영역들(150e), 및 제5 게이트 전극층(GE5)을 포함할 수 있다. 제6 트랜지스터(60)는 제6 활성 핀(105f), 제6 게이트 유전층(114f), 제6 소스/드레인 영역들(150f), 및 제6 게이트 전극층(GE6)을 포함할 수 있다.
기판(101)은 서로 다른 제1 내지 제6 영역들(R1-R6)을 가질 수 있으며, 제1 내지 제6 영역들(R1-R6)은 각각 제1 내지 제6 트랜지스터들(10, 20, 30, 40, 50, 60)이 배치되는 영역일 수 있다. 제1 내지 제6 영역들(R1-R6)은 반도체 장치(100) 내에서 이격되어 배치되거나, 인접하게 배치될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
분리 영역들(107)은 도 2b에 도시된 것과 같이, 기판(101)에서 활성 핀들(105a-105f)을 정의할 수 있다. 분리 영역들(107)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 분리 영역들(107)은 인접하는 활성 핀들(105a-105f)의 사이에서 기판(101)의 하부로 더 깊게 연장되는 영역을 포함할 수도 있다. 분리 영역들(107)은 절연 물질로 이루어질 수 있다. 분리 영역들(107)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 핀들(105a-105f)은 기판(101) 내에서 분리 영역들(107)에 의해 정의되며, 일 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 핀들(105a-105f)은 분리 영역들(107)의 사이에서 기판(101)으로부터 돌출되어 연장되는 라인 또는 바 형상을 가질 수 있다. 도 1에서는 제1 내지 제6 영역들(R1-R6) 각각에 활성 핀들(105a-105f)이 하나씩 도시되었으나, 활성 핀들(105a-105f)의 배치 형태 및 개수는 이에 한정되지는 않는다. 예를 들어, 제1 내지 제6 영역들(R1-R6) 각각에 두 개 또는 세 개 이상의 활성 핀들(105a-105f)이 배치될 수 있다.
활성 핀들(105a-105f)은 제1 내지 제6 게이트 전극층들(GE1-GE6)의 양측에서 일부 리세스될 수 있으며, 리세스된 활성 핀들(105a-105f) 상에 소스/드레인 영역들(150a-150f)이 배치될 수 있다. 따라서, 도 2b에 도시된 것과 같이, 제1 내지 제6 게이트 전극층들(GE1-GE6)의 하부에서 활성 핀들(105a-105f)은 상대적으로 높은 높이를 가질 수 있다. 예시적인 실시예들에서, 활성 핀들(105a-105f)은 불순물들을 포함할 수 있다. 예를 들어, 제1 내지 제3 활성 핀들(105a, 105b, 105c)은 n 타입 도전형일 수 있고, 제4 내지 제6 활성 핀들(105d, 105e, 105f)은 p 타입 도전형일 수 있다.
인터페이스층들(112)은 활성 핀들(105a-105f)과 게이트 유전층들(114a-114f)의 사이에 배치될 수 있다. 인터페이스층들(112)은 유전 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화막물 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다.
게이트 유전층들(114a-114f)은 활성 핀들(105a-105f)과 제1 내지 제6 게이트 전극층들(GE1-GE6)의 사이에 배치될 수 있다. 게이트 유전층들(114a-114f)은 제1 내지 제6 게이트 전극층들(GE1-GE6)의 하면 및 양 측면들을 덮도록 배치될 수 있다.
게이트 유전층들(114a-114f)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 게이트 유전층들(114a-114f)은 공통 물질을 포함할 수 있고, 제2, 제4, 및 제6 게이트 유전층(114b, 114d, 114f)은 제1, 제3, 및 제5 게이트 유전층(114a, 114c, 113e)보다 트랜지스터의 문턱 전압을 높이거나 낮추는 역할을 하는 원소를 더 포함할 수 있으며, 예를 들어, 란탄(La), 가돌리늄(Gd), 루테늄(Lu), 이트륨(Y), 및 스칸듐(Sc)과 같은 희토류 원소를 더 포함할 수 있다. 상기 원소들은 예를 들어, 전기 쌍극자(dipole)를 형성함으로써 트랜지스터의 문턱 전압을 변화시킬 수 있다.
게이트 스페이서층들(116)은 제1 내지 제6 게이트 전극층들(GE1-GE6)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(116)은 소스/드레인 영역들(150a-150f)과 제1 내지 제6 게이트 전극층들(GE1-GE6)을 절연시킬 수 있다. 게이트 스페이서층들(116)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(116)은 산화물, 질화물 및 산질화물로 이루어질 수 있다.
제1 내지 제6 게이트 전극층들(GE1-GE6)은 활성 핀들(105a-105f)의 상부에서 활성 핀들(105a-105f)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 제1 내지 제6 게이트 전극층들(GE1-GE6)과 교차되는 활성 핀들(105a-105f)에는 제1 내지 제6 트랜지스터들(10, 20, 30, 40, 50, 60)의 채널 영역이 형성될 수 있다.
제1 내지 제6 게이트 전극층들(GE1-GE6)은 제1 내지 제6 영역들(R1-R6)에서 각각 채널 방향, 즉 x 방향을 따라 실질적으로 서로 동일하거나 유사한 길이를 가질 수 있다. 제1 내지 제6 게이트 전극층들(GE1-GE6)은 제1 내지 제6 영역들(R1-R6)에서 각각 수직 방향, 즉 z 방향을 따라 실질적으로 서로 동일하거나 유사한 높이를 가질 수 있다. 제1 내지 제6 게이트 전극층들(GE1-GE6)의 길이 및/또는 높이는 도면에 도시된 것에 한정되지 않으며, 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 제1 내지 제6 게이트 전극층들(GE1-GE6) 중 적어도 하나의 게이트 전극층은 다른 게이트 전극층보다 x 방향을 따라 상대적으로 긴 길이를 가질 수 있다.
제1 게이트 전극층(GE1) 및 제2 게이트 전극층(GE2)은 각각 제1 내지 제4 층(121, 122, 123, 124)을 포함하는 제1 도전층(120a), 제1 도전층(120a) 상의 제1 상부 도전층(130a), 및 제1 상부 도전층(130a) 상의 제1 내부 도전층(135a)을 포함할 수 있다.
제3 게이트 전극층(GE3)은 제2 내지 제3 층(122, 123, 124)을 포함하는 제2 도전층(120b), 제2 도전층(120b) 상의 제2 상부 도전층(130b), 및 제2 상부 도전층(130b) 상의 제2 내부 도전층(135b)을 포함할 수 있다.
제4 게이트 전극층(GE4)은 제3 및 제4 층(123, 124)을 포함하는 제3 도전층(120c), 제3 도전층(120c) 상의 제3 상부 도전층(130c), 및 제3 상부 도전층(130c) 상의 제3 내부 도전층(135c)을 포함할 수 있다.
제5 게이트 전극층(GE5) 및 제6 게이트 전극층(GE6)은 각각 제4 층(124), 제4 층(124) 상의 제4 상부 도전층(130d), 및 제4 상부 도전층(130d) 상의 제4 내부 도전층(135d)을 포함할 수 있다.
제1 내지 제6 게이트 전극층들(GE1-GE6)을 이루는 각 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며, 실시예들에서 다양하게 변경될 수 있다. 또한, 제1 내지 제6 게이트 전극층들(GE1-GE6)을 이루는 각 층들의 개수는 도면에 도시된 것에 한정되지 않으며, 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 제1 게이트 전극층(GE1)은 복수의 층들을 포함하는 제1 도전층(120a)을 포함할 수 있고, 제2 게이트 전극층(GE2)은 복수의 층들을 포함하는 제2 도전층(120b)을 포함할 수 있다.
각각의 제1 및 제2 게이트 전극층들(GE1, GE2)에서, 제1 도전층(120a)의 제1 내지 제4 층(121, 122, 123, 124)은 실질적으로 서로 동일한 두께를 갖는 층들일 수 있다. 제1 내지 제4 층(121, 122, 123, 124)은 제1 트랜지스터(10)에서 제1 게이트 유전층(114a) 상에 컨포멀(conformal)하게 배치될 수 있고, 순차적으로 적층될 수 있다. 제1 내지 제4 층(121, 122, 123, 124)은 제2 트랜지스터(20)에서 제2 게이트 유전층(114b) 상에 컨포멀하게 배치될 수 있고, 순차적으로 적층될 수 있다. 제1 내지 제4 층(121, 122, 123, 124)은 U자 또는 이와 유사한 형상을 가지며, 제1 및 제2 게이트 유전층(114a, 114b)과 게이트 캡핑층(160)에 의해 정의되는 공간을 완전히 채우지 않을 수 있다. 제1 내지 제4 층(121, 122, 123, 124)은 각각 약 1 nm 내지 2nm 범위의 두께를 가질 수 있다. 제1 내지 제4 층(121, 122, 123, 124)은 서로 경계가 구분될 수도 있고, 구분되지 않을 수도 있다.
제1 내지 제4 층(121, 122, 123, 124)은 각각 TiN, TaN, TiON, TiSiN, W, WCN, 또는 이들의 조합을 포함할 수 있다. 제1 내지 제4 층(121, 122, 123, 124) 중 적어도 한 층은 TiON을 포함할 수 있다.
일 예에서, 제1 층(121)은 TiON을 포함하고, 제2 내지 제4 층(122, 123, 124)은 TiN을 포함할 수 있다.
다른 예에서, 제1 및 제2 층(121, 122)은 TiON을 포함하고, 제3 및 제4 층(123, 124)은 TiN을 포함할 수 있다.
다른 예에서, 제1 내지 제3 층(121, 122, 123)은 TiON을 포함하고, 제4 층(124)은 TiN을 포함할 수 있다.
다른 예에서, 제2 층(122)은 TiON을 포함하고, 제1, 제3 및 제4 층(121, 123, 124)은 TiN을 포함할 수 있다.
실시예들에서, 제1 내지 제4 층(121, 122, 123, 124) 중 TiON을 포함하는 층과 TiN을 포함하는 층의 조합은 다양하게 변경될 수 있다. 게이트 전극층 내에서, 제1 내지 제4 층(121, 122, 123, 124)을 이루는 물질의 조합에 의해 트랜지스터의 문턱 전압이 달라질 수 있다.
제1 도전층(120a)이 TiN을 포함하는 일 실시예에서, 제1 내지 제4 층(121, 122, 123, 124) 중 적어도 한 층은 인접한 다른 층들보다 산소 원소의 농도가 높거나, 제1 내지 제4 층(121, 122, 123, 124) 중 적어도 한 층은 인접한 다른 층들보다 산소의 농도가 낮을 수 있다. 제1 층(121)은 제1 도전층(120a)에서 최하부에 배치되는 층일 수 있다.
제3 트랜지스터(30)의 제3 게이트 전극층(GE3)에서, 제2 도전층(120b)의 제2 내지 제4 층(122, 123, 124)은 제3 게이트 유전층(114c) 상에 컨포멀하게 배치될 수 있고, 순차적으로 적층될 수 있다. 상술한 제1 도전층(120a)에 대한 설명 중 제1 층(121)에 관한 것을 제외한 설명이, 제2 도전층(120b)의 제2 내지 제4 층(122, 123, 124)에 대해서 동일하게 적용될 수 있다.
제4 트랜지스터(40)의 제4 게이트 전극층(GE4)에서, 제3 도전층(120c)의 제3 및 제4 층(123, 124)은 제4 게이트 유전층(114d) 상에 컨포멀하게 배치될 수 있고, 순차적으로 적층될 수 있다. 상술한 제1 도전층(120a)에 대한 설명 중 제1 및 제2 층(121, 122)에 관한 것을 제외한 설명이, 제3 도전층(120c)의 제3 및 제4 층(123, 124)에 대해서 동일하게 적용될 수 있다.
제5 및 제6 트랜지스터들(50, 60)의 제5 및 제6 게이트 전극층들(GE5, GE6)의 각각은 제4 도전층을 포함할 수 있다. 제4 도전층은 제4 층(124)을 포함할 수 있다. 제4 층(124)은 제5 트랜지스터(50)에서 제5 게이트 유전층(114e) 상에 컨포멀하게 배치될 수 있다. 제4 층(124)은 제6 트랜지스터(60)에서 제6 게이트 유전층(114f) 상에 컨포멀하게 배치될 수 있다. 상술한 제1 도전층(120a)에 대한 설명 중 제1 내지 제3 층(121, 122, 123)에 관한 것을 제외한 설명이, 제4 층(124)에 대해서 동일하게 적용될 수 있다.
예시적인 실시예에서, 제1 도전층(120a)의 두께는 제2 도전층(120b)의 두께보다 클 수 있다. 제1 도전층(120a)의 두께는 제3 도전층(120c)의 두께보다 클 수 있다. 제1 도전층(120a)의 두께는 제4 층(124)을 포함하는 제4 도전층의 두께보다 클 수 있다. 제2 도전층(120b)의 두께는 제3 도전층(120c)의 두께보다 클 수 있다. 제2 도전층(120b)의 두께는 제4 층(124)을 포함하는 제4 도전층의 두께보다 클 수 있다. 제3 도전층(120c)의 두께는 제4 층(124)을 포함하는 제4 도전층의 두께보다 클 수 있다.
제1 및 제2 트랜지스터들(10, 20)의 제1 및 제2 게이트 전극층들(GE1, GE2)의 각각은 제1 상부 도전층(130a)을 포함할 수 있다. 제1 상부 도전층(130a)은 제1 및 제2 트랜지스터(10, 20)에서 제1 도전층(120a) 상에 컨포멀하게 배치될 수 있다. 제1 상부 도전층(130a)은 U자 또는 이와 유사한 형상을 가지며, 제1 도전층(120a)과 게이트 캡핑층(160)에 의해 정의되는 공간을 완전히 채우지 않을 수 있다. 제1 상부 도전층(130a)은 x 방향을 따라 제1 폭(W1)을 가질 수 있다. 여기에서, 제1 폭(W1)은 제1 상부 도전층(130a)의 x 방향을 따른 외측면들 사이의 거리를 의미할 수 있다. 제1 상부 도전층(130a)은 실질적으로 일정한 제1 두께(T1)를 갖도록 형성될 수 있다. 예시적인 실시예에서, 제1 두께(T1)는 약 4 nm 내지 약 6 nm의 범위일 수 있다. 여기서, 제1 두께(T1)는 '폭'으로 설명될 수도 있다.
제1 상부 도전층(130a)은 알루미늄(Al)을 포함하는 합금, Al을 포함하는 도전성 금속 탄화물, Al을 포함하는 도전성 금속 질화물, 또는 이들의 조합을 포함할 수 있으며, TiAl, TiAlC, TiAlN, 또는 이들의 조합을 포함할 수 있다. 제1 상부 도전층(130a)은 제1 도전층(120a)의 일함수보다 작은 일함수를 가질 수 있으나, 이에 한정되지는 않는다.
제1 내부 도전층(135a)은 제1 및 제2 트랜지스터들(10, 20)의 제1 및 제2 게이트 전극층들(GE1, GE2) 내에 각각 배치될 수 있다. 제1 내부 도전층(135a)은 필러(pillar) 형상 또는 이와 유사한 형상을 가지며, 제1 상부 도전층(130a)과 게이트 캡핑층(160)에 의해 정의되는 공간을 채울 수 있다. 제1 내부 도전층(135a)은 제1 상부 금속층(130a)의 사이에서 x 방향을 따라 제2 두께(T2)를 가질 수 있다. 여기서, 제2 두께(T2)는 '폭'으로 설명될 수도 있다. 제2 두께(T2)는 제1 두께(T1)와 실질적으로 동일하거나, 그보다 클 수 있다. 다만, 제2 두께(T2)와 제1 두께(T1)의 상대적인 크기는, 게이트 구조물의 선폭 및/또는 게이트 구조물을 이루는 각 층들의 두께에 따라 다양하게 변경될 수 있다.
제1 내부 도전층(135a)은 제1 상부 도전층(130a)과 다른 물질을 포함할 수 있으며, 예를 들어, TiN, TaN, W, WCN, 또는 이들의 조합을 포함할 수 있다. 다만, 제1 내부 도전층(135a)은 반드시 금속 물질로 이루어져야 하는 것은 아니며, 실시예들에 따라, 폴리실리콘과 같은 반도체 물질로 이루어질 수도 있다.
제2 상부 도전층(130b)은 제3 트랜지스터(30)의 제3 게이트 전극층(GE3) 내에 배치될 수 있다. 제2 상부 도전층(130b)은 제3 트랜지스터(30)에서 제2 도전층(120b) 상에 컨포멀하게 배치될 수 있다. 상술한 제1 상부 도전층(130a)에 대한 설명이 제2 상부 도전층(130b)에 대해서 동일하게 적용될 수 있다. 다만, 제2 상부 도전층(130b)은 x 방향을 따라 제1 상부 도전층(130a)의 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다. 제2 상부 도전층(130b)은 제1 상부 도전층(130a)의 제1 두께(T1)와 실질적으로 동일한 두께를 가질 수 있다.
제2 내부 도전층(135b)은 제3 트랜지스터(30)의 제3 게이트 전극층(GE3) 내에 배치될 수 있다. 제2 내부 도전층(135b)은 필러 형상 또는 이와 유사한 형상을 가지며, 제2 상부 도전층(130b)과 게이트 캡핑층(160)에 의해 정의되는 공간을 채울 수 있다. 상술한 제1 내부 도전층(135a)에 대한 설명이 제2 내부 도전층(135b)에 대해서도 동일하게 적용될 수 있다. 다만, 제2 내부 도전층(135b)은 제2 상부 금속층(130b)의 사이에서 x 방향을 따라 제1 내부 도전층(135a)의 제2 두께(T2)보다 큰 제3 두께(T3)를 가질 수 있다. 여기에서, 제3 두께(T3)는 '폭'으로 설명될 수도 있다.
제3 상부 도전층(130c)은 제4 트랜지스터(40)의 제4 게이트 전극층(GE4) 내에 배치될 수 있다. 제3 상부 도전층(130c)은 제4 트랜지스터(40)에서 제3 도전층(120c) 상에 컨포멀하게 배치될 수 있다. 상술한 제1 상부 도전층(130a)에 대한 설명이 제3 상부 도전층(130c)에 대해서 동일하게 적용될 수 있다. 다만, 제3 상부 도전층(130c)은 x 방향을 따라 제1 상부 도전층(130a)의 제1 폭(W1)보다 큰 제3 폭(W3)을 가질 수 있다. 제3 폭(W2)은 제2 폭(W2)보다 클 수 있다.
제3 내부 도전층(135c)은 제4 트랜지스터(40)의 제4 게이트 전극층(GE4) 내에 배치될 수 있다. 제3 내부 도전층(135c)은 필러 형상 또는 이와 유사한 형상을 가지며, 제3 상부 도전층(130c)과 게이트 캡핑층(160)에 의해 정의되는 공간을 채울 수 있다. 상술한 제1 내부 도전층(135a)에 대한 설명이 제3 내부 도전층(135c)에 대해서도 동일하게 적용될 수 있다. 다만, 제3 내부 도전층(135c)은 제3 상부 금속층(130c)의 사이에서 x 방향을 따라 제1 내부 도전층(135a)의 제2 두께(T2)보다 큰 제4 두께(T4)를 가질 수 있다. 제4 두께(T4)는 제3 두께(T3)보다 클 수 있다. 여기에서, 제4 두께(T4)는 '폭'으로 설명될 수도 있다.
제4 상부 도전층(130d)은 제5 및 제6 트랜지스터(50, 60)의 제5 및 제6 게이트 전극층들(GE5, GE6) 내에 각각 배치될 수 있다. 제4 상부 도전층(130d)은 제5 및 제6 트랜지스터들(50, 60)에서 제4 층(124) 상에 컨포멀하게 배치될 수 있다. 상술한 제1 상부 도전층(130a)에 대한 설명이 제4 상부 도전층(130d)에 대해서 동일하게 적용될 수 있다. 다만, 제4 상부 도전층(130d)은 x 방향을 따라 제1 상부 도전층(130a)의 제1 폭(W1)보다 큰 제4 폭(W4)을 가질 수 있다. 제4 폭(W4)은 제2 폭(W2) 및 제3 폭(W3)보다 클 수 있다.
제4 내부 도전층(135d)은 제5 및 제6 트랜지스터(50, 60)의 제5 및 제6 게이트 전극층들(GE5, GE6) 내에 배치될 수 있다. 제4 내부 도전층(135d)은 필러 형상 또는 이와 유사한 형상을 가지며, 제4 상부 도전층(130d)과 게이트 캡핑층(160)에 의해 정의되는 공간을 채울 수 있다. 상술한 제1 내부 도전층(135a)에 대한 설명이 제4 내부 도전층(135d)에 대해서도 동일하게 적용될 수 있다. 다만, 제4 내부 도전층(135d)은 제4 상부 금속층(130d)의 사이에서 x 방향을 따라 제1 내부 도전층(130a)의 제2 두께(T2)보다 큰 제5 두께(T5)를 가질 수 있다. 제5 두께(T5)는 제3 두께(T3) 및 제4 두께(T4)보다 클 수 있다. 여기에서, 제5 두께(T5)는 '폭'으로 설명될 수도 있다.
제1 내지 제3 트랜지스터들(10, 20, 30)은 동일한 채널 도전형의 MOSFET이면서 서로 다른 문턱 전압을 가질 수 있다. 예를 들어, 제1 내지 제3 트랜지스터들(10, 20, 30)은 p채널 MOSFET일 수 있다. 제1 트랜지스터(10)는 제2 트랜지스터(20) 보다 작은 문턱 전압을 가질 수 있다. 또한, 제2 트랜지스터(20)는 제3 트랜지스터(30)보다 작은 문턱 전압을 가질 수 있다.
제4 내지 제6 트랜지스터들(40, 50, 60)은 동일한 채널 도전형의 MOSFET이면서 서로 다른 문턱 전압을 가질 수 있다. 예를 들어, 제4 내지 제6 트랜지스터들(40, 50, 60)은 n 채널 MOSFET일 수 있다. 제4 트랜지스터(40)는 제5 트랜지스터(50)보다 큰 문턱 전압을 가질 수 있다. 또한, 제5 트랜지스터(50)는 제6 트랜지스터(60)보다 큰 문턱 전압을 가질 수 있다.
본 명세서에서, 문턱 전압의 크기는 절대값으로 비교될 수 있다. 제1 및 제2 트랜지스터(10, 20)의 문턱 전압의 차이는 제1 게이트 유전층(114a)과 제2 게이트 유전층(114a)의 차이에 의한 것일 수 있다. 제1 및 제2 트랜지스터(10, 20)의 제1 게이트 전극(GE1)은 제1 내지 제4 층(121, 122, 123, 124) 중 적어도 한 층이 TiON을 포함함으로써, TiON을 포함하지 않는 경우에 비하여 문턱 전압이 상대적으로 낮을 수 있다. 게이트 전극 중 TiON을 포함하는 층이 있는 경우, 그렇지 않은 경우에 비하여 문턱 전압이 약 10 mV 내지 약 60 mV 만큼 감소된 트랜지스터가 제공될 수 있다.
본 발명의 예시적인 실시예에 따르면, 제1 내지 제3 트랜지스터(10, 20, 30)는 동일한 도전형, 예컨대 p 채널 MOSFET이고, 제1 및 제2 트랜지스터(10, 20)의 제1 층(121)은 TiON을 포함하고, 제2 내지 제4 층(122, 123, 124)는 TiN을 포함하고, 제3 트랜지스터(30)의 제2 내지 제4 층(122, 123, 124)는 TiN을 포함할 수 있다. 이 경우, 제1 트랜지스터(10)의 문턱 전압은 제2 트랜지스터(20)의 문턱 전압보다 낮을 수 있고, 제2 트랜지스터(20)의 문턱 전압은 제3 트랜지스터(30)의 문턱 전압보다 낮을 수 있다.
본 발명의 예시적인 실시예에 따르면, 제1 내지 제3 트랜지스터(10, 20, 30)는 동일한 도전형, 예컨대 p 채널 MSOFET이고, 제1 및 제2 트랜지스터(10, 20)의 제1 및 제2 층(121, 122) 및 제3 트랜지스터(30)의 제2 층(122)은 TiON을 포함하고, 제1 내지 제3 트랜지스터(10, 20, 30)의 제3 및 제4 층(123, 124)은 TiN을 포함할 수 있다. 이 경우, 제1 트랜지스터(10)의 문턱 전압은 제2 트랜지스터(20)의 문턱 전압보다 낮을 수 있고, 제2 트랜지스터(20)의 문턱 전압은 제3 트랜지스터(30)의 문턱 전압보다 낮을 수 있다.
본 발명의 예시적인 실시예에 따르면, 제1 내지 제3 트랜지스터(10, 20, 30)는 동일한 도전형, 예컨대 p 채널 MSOFET이고, 제1 및 제2 트랜지스터(10, 20)의 제1 내지 제3 층(121, 122, 123) 및 제3 트랜지스터(30)의 제3 층(123)은 TiON을 포함하고, 제1 내지 제3 트랜지스터(10, 20, 30)의 제4 층(124)은 TiN을 포함할 수 있다. 이 경우, 제1 트랜지스터(10)의 문턱 전압은 제2 트랜지스터(20)의 문턱 전압보다 낮을 수 있고, 제2 트랜지스터(20)의 문턱 전압은 제3 트랜지스터(30)의 문턱 전압보다 낮을 수 있다.
본 발명의 예시적인 실시예에 따르면, 제1 내지 제3 도전층들(120a, 120b, 120c)의 각각은 TiN을 포함하는 하나 또는 복수의 층을 포함할 수 있다. 제1 및 제2 도전층들(120a, 120b)은 TiON을 포함하는 하나 또는 복수의 층을 포함할 수 있다. 제1 도전층(120a)의 두께 및 제2 도전층(120b)의 두께는 제3 도전층(120c)의 두께보다 작을 수 있다. 제1 도전층(120a)에서, TiON을 포함하는 하나 또는 복수의 층은 최하부에 배치될 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 반도체 장치(100)는 제3 내지 제6 트랜지스터들(30, 40, 50, 60) 중 적어도 하나를 포함하지 않을 수도 있다. 예를 들어, 반도체 장치(100)는 제1 및 제2 트랜지스터들(10, 20)만을 포함하거나, 제1 및 제3 트랜지스터들(10, 30)만 포함할 수도 있다. 이와 같이 반도체 장치(100) 내에 포함되는 트랜지스터들의 종류는 반도체 장치(100)에서 요구되는 문턱 전압의 범위들에 따라 다양하게 선택될 수 있을 것이다.
소스/드레인 영역들(150a-150f)은 제1 내지 제6 게이트 전극층들(GE1-GE6)의 양측에서, 활성 핀들(105a-105f) 상에 배치될 수 있다. 소스/드레인 영역들(150a-150f)은 제1 내지 제6 트랜지스터들(10, 20, 30, 40, 50, 60)의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 실시예들에 따라, 소스/드레인 영역들(150a-150f)은 두 개 이상의 활성 핀들(105a-105f) 상에서 서로 연결되거나 또는 합쳐져서(merged) 하나의 소스/드레인 영역(150a-150f)을 이룰 수도 있다.
소스/드레인 영역들(150a-150f)은 실리콘(Si)을 포함하는 반도체층일 수 있으며, 에피택셜층으로 이루어질 수 있다. 소스/드레인 영역들(150a-150f)은 불순물을 포함할 수 있다. 예를 들어, 소스/드레인 영역들(150a-150f)은 p형으로 도핑된 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(150a-150f)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다.
게이트 캡핑층(160)은 제1 내지 제6 게이트 전극층들(GE1-GE6) 및 게이트 스페이서층들(116) 상에 배치될 수 있다. 게이트 캡핑층(160)은 제1 내지 제6 게이트 전극층들(GE1-GE6) 및 게이트 스페이서층들(116)의 상부를 일부 리세스하도록 배치될 수 있다. 게이트 캡핑층(160)은 하면이 아래로 볼록한 형상을 가질 수 있으며, 이에 따라 제1 내지 제6 게이트 전극층들(GE1-GE6)의 상면도 곡면으로 이루어질 수 있다. 게이트 캡핑층(160)의 최대 폭은 제1 내지 제6 게이트 전극들(GE1-GE6) 각각의 x 방향을 따른 폭보다 클 수 있다. 예시적인 실시예들에서, 게이트 캡핑층(160)은 생략될 수도 있으며, 제1 내지 제6 게이트 전극층들(GE1-GE6)이 상부로 더 길게 연장될 수도 있다.
층간 절연층(170)은 분리 영역들(107), 소스/드레인 영역들(150a-150f), 및 게이트 캡핑층(160)을 덮도록 배치될 수 있다. 층간 절연층(170)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
콘택 구조물(180)은 층간 절연층(170)을 관통하여 소스/드레인 영역들(150a-150f)과 연결될 수 있으며, 소스/드레인 영역들(150a-150f)에 전기적인 신호를 인가할 수 있다. 콘택 구조물(180)은 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 구조물(180)은 소스/드레인 영역들(150a-150f)을 리세스하지 않고, 소스/드레인 영역들(150a-150f)의 상면을 따라 접촉되도록 배치될 수도 있다.
콘택 구조물(180)은 도전층, 상기 도전층 및 소스/드레인 영역들(150a-150f)의 사이의 금속-반도체 화합물층, 상기 도전층을 둘러싸는 콘택 배리어 금속층을 포함할 수 있다. 상기 도전층은 W, Co, Ti, 이들의 합금 또는 이들의 조합을 포함할 수 있다. 상기 금속-반도체 화합물층은 실리사이드층일 수 있으며, 예를 들어 CoSi, NiSi 또는 TiSi을 포함할 수 있다. 상기 콘택 배리어 금속층은 TiN, TaN, WN 또는 이들의 조합을 포함할 수 있다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 3a 및 도 3b를 참조하면, 반도체 장치(200)는 제1 내지 제6 영역들(R1, R2, R3, R4, R5, R6)을 갖는 기판(101), 활성 핀들(105a, 105b, 105c, 105d, 105e, 105f), 복수의 채널층들(141, 142, 143)을 각각 포함하는 채널 구조물들(140a, 140b), 소스/드레인 영역들(150a, 150b, 150c, 150d, 150e, 150f), 인터페이스층들(112), 게이트 유전층들(114a, 114b, 114c, 114d, 114e, 114f), 게이트 스페이서층들(116), 및 제1 내지 제6 게이트 전극층들(GE1, GE2, GE3, GE4, GE5, GE6)을 포함할 수 있다. 반도체 장치(100)는, 분리 영역(107), 내부 스페이서층들(148), 게이트 캡핑층(160), 층간 절연층(170), 및 콘택 구조물(180)을 더 포함할 수 있다. 이하에서는, 도 2a 및 도 2b의 반도체 장치(100)와 다른 구조에 대해서만 설명하기로 한다.
반도체 장치(200)에서는, 활성 핀들(105a-105f)이 핀(fin) 구조를 갖고, 제1 내지 제6 게이트 전극층들(GE1-GE6)이 활성 핀들(105a-105f)과 채널 구조물들(140a, 140b)의 사이, 채널 구조물들(140a, 140b)의 복수의 채널층들(141, 142, 143)의 사이, 및 채널 구조물들(140a, 140b)의 상부에 배치될 수 있다. 이에 따라, 반도체 장치(200)는 채널 구조물들(140a, 140b), 소스/드레인 영역들(150a-150f), 및 제1 내지 제6 게이트 전극층들(GE1-GE6)에 의한 MBCFETTM(Multi Bridge Channel FET)을 포함할 수 있다.
상기 MBCFET 소자들은 제1 내지 제6 트랜지스터들(11, 21, 31, 41, 51, 61)을 포함할 수 있다. 예를 들어, 제1 내지 제3 트랜지스터들(11, 21, 31)은 p형 모스 전계 효과 트랜지스터들(MOSFET)일 수 있으며, 제4 내지 제6 트랜지스터들(41, 51, 61)은 n형 모스 전계 효과 트랜지스터들일 수 있다. 제1 내지 제6 트랜지스터들(11-61)은 서로 다른 문턱 전압(threshold voltage) 하에 구동되는 트랜지스터들일 수 있으며, 반도체 장치(200) 내에서 동일하거나 다른 회로를 구성할 수 있다.
채널 구조물들(140a, 140b)은 활성 핀들(105a-105f) 상에서 활성 핀들(105a-105f)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제3 채널층들(141, 142, 143)을 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 소스/드레인 영역(150a-150f)과 연결되면서, 활성 핀들(105a-105f)의 상면과는 이격될 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물(140a, 140b)을 이루는 채널층들(141, 142, 143)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다.
내부 스페이서층들(148)은 채널 구조물들(140a, 140b)의 사이에서 제1 내지 제6 게이트 전극층들(GE1-GE6)과 나란하게 배치될 수 있다. 내부 스페이서층들(148)은 제1 내지 제3 채널층들(141, 142, 143)의 각각의 하면 상에서, 예를 들어 x 방향을 따른 제1 내지 제6 게이트 전극층들(GE1-GE6)의 양 측에 배치될 수 있다. 내부 스페이서층들(148)은 제1 내지 제3 채널층들(141, 142, 143)의 외측면과 실질적으로 공면을 이루는 외측면을 가질 수 있다. 내부 스페이서층들(148)의 형상은 도면에 도시된 것에 한정되지 않고, 제1 내지 제6 게이트 전극층(GE1-GE6)과 마주하는 측면이 제1 내지 제6 게이트 전극층(GE1-GE6)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수도 있다. 내부 스페이서층들(148)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
인터페이스층들(112), 게이트 유전층들(114a-114f), 및 제1 내지 제6 게이트 전극층들(GE1-GE6)은 제3 채널층(143)의 상부에 배치될 수 있고, 활성 핀들(105a-105f)과 제1 채널층(141)의 사이, 제1 채널층(141)과 제2 채널층(142)의 사이, 및 제2 채널층(142)과 제3 채널층(143)의 사이에 배치될 수 있다. 제1 내지 제6 게이트 전극층들(GE1-GE6)은 일 방향으로 연장되며 활성 핀들(105a-105f)을 교차하도록 배치될 수 있다. 인터페이스층들(112) 소스/드레인 영역들(150a-150f)의 사이에서 채널층들(141, 142, 143)의 상면 및 하면을 덮도록 배치될 수 있다. 게이트 유전층들(114a-114f)은 소스/드레인 영역들(150a-150f)의 사이에서 내부 스페이서층들(148)의 내측면 및 인터페이스층들(112)의 상면 및 하면을 덮고, 제1 내지 제4 층(121, 122, 123, 124)을 둘러싸도록 배치될 수 있다.
제1 소스/드레인 영역들(150a)의 사이 및 제2 소스/드레인 영역들(150b)의 사이에서, 제1 내지 제4 층(121, 122, 123, 124)은 제1 상부 도전층(130a)을 둘러싸도록 배치될 수 있고, 제1 상부 도전층(130a)은 제1 내부 도전층(135a)을 둘러싸도록 배치될 수 있다. 제3 소스/드레인 영역들(150c)의 사이에서, 제2 내지 제4 층(122, 123, 124)은 제2 상부 도전층(130b)을 둘러싸도록 배치될 수 있고, 제2 상부 도전층(130b)은 제2 내부 도전층(135b)을 둘러싸도록 배치될 수 있다. 제4 소스/드레인 영역들(150d)의 사이에서, 제3 및 제4 층(123, 124)은 제3 상부 도전층(130c)을 둘러싸도록 배치될 수 있고, 제3 상부 도전층(130c)은 제3 내부 도전층(135c)을 둘러싸도록 배치될 수 있다. 제5 소스/드레인 영역들(150e)의 사이 및 제6 소스/드레인 영역들(150f)의 사이에서, 제4 층(124)은 제4 상부 도전층(130d)을 둘러싸도록 배치될 수 있고, 제4 상부 도전층(130d)은 제4 내부 도전층(135d)을 둘러싸도록 배치될 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다. 도 5a 내지 도 5d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도들이다. 도 6a 내지 도 6o는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 6a 내지 도 6o는 도 2a 및 도 2b의 반도체 장치를 제조하기 위한 제조 방법의 실시예를 설명한다. 도 7은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 반도체 장치의 일부를 도시하는 부분 확대 단면도이다.
도 4 및 도 6a를 참조하면, 제1 내지 제6 영역들(R1-R6)을 갖는 기판(101)을 패터닝하여 활성 핀들(105a-105f), 희생 게이트 구조물(190), 및 소스/드레인 영역들(150a-150f)을 형성할 수 있다(S10). 또한, 본 단계에서, 게이트 스페이서층들(116) 및 층간 절연층(170)을 형성할 수 있다.
제1 내지 제3 영역들(R1, R2, R3)은 PMOS 트랜지스터 영역일 수 있으며, 제4 내지 제6 영역들(R4, R5, R6)은 NMOS 트랜지스터 영역일 수 있다. 기판(101)은 도전 영역, 예를 들어 불순물이 도핑된 웰 구조들을 포함할 수 있다. 활성 핀들(105a-105f)은 분리 영역들(107)(도 2b 참조)을 형성함으로써 정의될 수 있으며, 기판(101)으로부터 돌출된 형상을 가질 수 있다. 활성 핀들(105a-105f)은 불순물 영역들을 포함할 수 있다.
희생 게이트 구조물(190)은 후속 공정을 통해 도 2a와 같이 인터페이스층들(112), 게이트 유전층들(114a-114f), 및 제1 내지 제6 게이트 전극층들(GE1-GE6)이 배치되는 영역에 형성될 수 있다. 희생 게이트 구조물(190)은 희생 게이트 절연층(192), 희생 게이트 전극층(195), 및 희생 게이트 캡핑층(196)을 포함할 수 있다. 희생 게이트 절연층(192) 및 희생 게이트 캡핑층(196)은 절연층일 수 있으며, 희생 게이트 전극층(195)은 도전층일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 희생 게이트 절연층(192)은 실리콘 산화물을 포함할 수 있으며, 희생 게이트 전극층(195)은 폴리 실리콘을 포함할 수 있고, 희생 게이트 캡핑층(196)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
게이트 스페이서층들(116)은 희생 게이트 구조물(190)의 양 측벽에 형성될 수 있다. 게이트 스페이서층들(116)은 절연성 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
소스/드레인 영역들(150a-150f)은 게이트 스페이서층들(116)의 양측에서 활성 핀들(105a-105f)의 일부를 제거한 후 리세스된 활성 핀들(105a-105f) 상에 형성할 수 있다. 소스/드레인 영역들(150a-150f)은, 예를 들어 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 형성할 수 있다. 소스/드레인 영역들(150a-150f)은 불순물들이 도핑된 반도체 물질, 예를 들어, Si, SiGe, 또는 SiC을 포함할 수 있다. 특히, 제1 내지 제3 소스/드레인 영역들(150a, 150b, 150c)은 p형 불순물들을 포함할 수 있고, 제4 내지 제6 소스/드레인 영역들(150d, 150e, 150f)은 n형 불순물들을 포함할 수 있다. 불순물들은 소스/드레인 영역들(150a-150f)의 형성 중에 인-시추(in-situ)로 도핑되거나, 성장 후에 별도로 주입될 수 있다.
층간 절연층(170)은 희생 게이트 구조물(190) 및 소스/드레인 영역들(150a-150f)을 덮도록 절연 물질을 증착한 후, 평탄화 공정을 통해 희생 게이트 구조물(190)의 상면이 노출되도록 함으로써 형성될 수 있다. 층간 절연층(170)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
도 4 및 도 6b를 참조하면, 희생 게이트 구조물(190)을 제거할 수 있으며, 이에 의해 제1 개구부(OP)가 형성될 수 있다(S20).
희생 게이트 구조물(190)은 하부의 분리 영역(107) 및 활성 핀들(105a-105f)에 대하여 선택적으로 제거되어, 분리 영역(107), 활성 핀들(105a-105f), 및 게이트 스페이서층들(116)을 노출시키는 제1 개구부(OP)가 형성될 수 있다. 희생 게이트 구조물(190)의 제거 공정은, 건식 식각 공정 및 습식 식각 공정 중 적어도 하나를 이용할 수 있다.
도 4 및 도 6c를 참조하면, 제1 개구부(OP) 내에 인터페이스층(112) 및 게이트 유전층들(114a-114f)을 형성할 수 있다(S30). 제1 내지 제6 영역들(R1-R6)에 제1 층(121)을 형성할 수 있다(S40).
인터페이스층(112) 및 게이트 유전층들(114a-114f)은 제1 내지 6 영역들(R1-R6)에서 실질적으로 동일한 두께로 형성될 수 있다. 인터페이스층(112)은 제1 개구부(OP)의 저면으로 노출되는 활성 핀들(105a-105f)의 상면 상에 형성될 수 있다. 실시예들에 따라, 인터페이스층(112)은 활성 핀들(105a-105f)의 일부를 산화시켜 형성할 수도 있다.
게이트 유전층들(114a-114f)은 제1 개구부(OP)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다. 제1, 제3, 및 제5 게이트 유전층들(114a, 114c, 114e)의 형성 공정과 제2, 제4, 및 제6 게이트 유전층들(114b, 114d, 114f)의 형성 공정은 별도로 수행될 수 있다. 게이트 유전층들(114a-114f)은 원자층 증착(Atomic Layer Deposition, ALD), 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)공정을 이용하여 형성할 수 있다. 제2 게이트 유전층(114b)은 제1 게이트 유전층(114a)에 포함되지 않은 원소를 더 포함하도록 형성될 수 있다. 예를 들어, 제1 및 제2 게이트 유전층(114a, 114b)은 하프늄 산화물(HfO2)을 포함하고, 제2 게이트 유전층(114b)은 란탄 하프늄 산화물(LaHfxOy)을 더 포함할 수 있다.
제1 층(121)은 후속 공정을 통해 제1 도전층(120a)의 일부를 이루는 층일 수 있다. 제1 층(121)은 게이트 유전층들(114a-114f) 상에 컨포멀하게 형성될 수 있다. 제1 층(121)은 원자층 증착(ALD) 또는 화학 기상 증착(CVD)을 이용하여 형성할 수 있다. 제1 층(121)은 TiN, TaN, TiON, TiSiN, W, WCN, 또는 이들의 조합을 포함할 수 있다. 제1 층(121)은 후속에서 형성되는 제2 내지 제4 층(122, 123, 124)과 동일한 물질로 형성될 수 있다.
도 4, 도 5a, 도 6d, 및 도 7을 참조하면, 제1 내지 제6 영역들(R1-R6)에 제1 산화 처리 공정(1)을 수행할 수 있다(S45).
제1 산화 처리 공정(1)은 O2, O3, 또는 H2O를 포함하는 소스 기체를 이용하여 수행될 수 있다. 제1 산화 처리 공정(1)은 산소 플라즈마 처리 공정일 수 있다. 제1 산화 처리 공정(1)에 의해 제1 층(121)은 산화될 수 있다. 제1 층(121)이 TiN을 포함하는 일 실시예에서, 도 7의 (a)에 도시된 것과 같이, 제1 산화 처리 공정(1)에 의해 제1 층(121)의 표면으로부터 내부로 산소가 확산되어 제1 층(121)의 TiN은 산화되어 TiON으로 변형될 수 있다. 제1 산화 처리 공정(1)은 실시예들에 따라 생략될 수 있다.
도 4 및 도 6e를 참조하면, 제3 내지 제6 영역들(R3, R4, R5, R6)에서 제1 층(121)을 제거할 수 있다(S50).
제1 층(121)은 제1 및 제2 영역들(R1, R2) 상에 별도의 마스크층을 형성한 후, 제3 내지 제6 영역들(R3, R4, R5, R6)에서만 제거될 수 있다. 따라서, 제1 및 제2 영역들(R1, R2)에는 제1 층(121)이 잔존할 수 있다.
도 4 및 도 6f를 참조하면, 제1 내지 제6 영역들(R1-R6)에 제2 층(122)을 형성할 수 있다(S60).
제2 층(122)은 후속 공정을 통해 제1 및 제2 도전층(120a, 120b)의 일부를 이루는 층일 수 있다. 제2 층(122)은 제1 및 제2 영역(R1, R2)에서 제1 층(121) 상에 컨포멀하게 형성될 수 있고, 제3 내지 제6 영역(R3, R4, R5, R6)에서 제3 내지 제6 게이트 유전층들(114c, 114d, 114e, 114f) 상에 컨포멀하게 형성될 수 있다.
도 4, 도 5b, 도 6g, 및 도 7을 참조하면, 제1 내지 제6 영역들(R1-R6)에 제2 산화 처리 공정(2)을 수행할 수 있다(S65).
제2 산화 처리 공정(2)은 O2, O3, 또는 H2O를 포함하는 소스 기체를 이용하여 수행될 수 있다. 제2 산화 처리 공정(2)은 산소 플라즈마 처리 공정일 수 있다. 제2 산화 처리 공정(2)에 의해 제2 층(122)은 산화될 수 있다. 제2 층(122)이 TiN을 포함하는 일 실시예에서, 도 7의 (b)에 도시된 것과 같이, 제2 산화 처리 공정(2)에 의해 제2 층(122)의 표면으로부터 내부로 산소가 확산되어 제2 층(122)의 TiN은 TiON으로 변형될 수 있다. 제2 산화 처리 공정(2)은 실시예들에 따라 생략될 수 있다.
예시적인 실시예에서, 제2 산화 처리 공정(2)에 의해 제1 및 제2 층(121, 122)에서 산소가 확산되는 깊이는 변형될 수 있다. 예를 들어, 도 7의 (e)에 도시된 것과 같이, 제2 산화 처리 공정(2)에 의해 제2 층(122)의 표면으로부터 산소가 확산되어 제1 및 제2 층(121, 122)의 TiN은 TiON으로 변형될 수 있다. 이 경우, 제1 산화 처리 공정(1)은 생략될 수 있다.
제1 및 제2 산화 처리 공정(1, 2)을 각각 수행하여, 제1 및 제2 층(121, 122)의 TiN을 각각 TiON으로 변형시킬 수 있다. 다만, 제1 산화 처리 공정(1) 없이 제2 산화 처리 공정(2)시 산소의 확산 깊이를 조절함으로써 제1 및 제2 층(121, 122)의 TiN을 각각 TiON으로 변형시킬 수도 있다.
도 4 및 도 6h를 참조하면, 제4 내지 제6 영역들(R4, R5, R6)에서 제2 층(122)을 제거할 수 있다(S70).
제2 층(122)은 제1 내지 제3 영역들(R1, R2, R3) 상에 별도의 마스크층을 형성한 후, 제4 내지 제6 영역들(R4, R5, R6)에서만 제거될 수 있다. 따라서, 제1 내지 제3 영역들(R1, R2, R3)에는 제2 층(122)이 잔존할 수 있다.
도 4 및 도 6i를 참조하면, 제1 내지 제6 영역들(R1-R6)에 제3 층(123)을 형성할 수 있다(S80).
제3 층(123)은 후속 공정을 통해 제1 내지 제3 도전층(120a, 120b, 120c)의 일부를 이루는 층일 수 있다. 제3 층(123)은 제1 내지 제3 영역(R1, R2 R3)에서 제2 층(122) 상에 컨포멀하게 형성될 수 있고, 제4 내지 제6 영역(R4, R5, R6)에서 제4 내지 제6 게이트 유전층들(114d, 114e, 114f) 상에 컨포멀하게 형성될 수 있다.
도 4, 도 5c, 도 6j, 및 도 7을 참조하면, 제1 내지 제6 영역들(R1-R6)에 제3 산화 처리 공정(3)을 수행할 수 있다(S85).
제3 산화 처리 공정(3)은 O2, O3, 또는 H2O를 포함하는 소스 기체를 이용하여 수행될 수 있다. 제3 산화 처리 공정(3)은 산소 플라즈마 처리 공정일 수 있다. 제3 산화 처리 공정(3)에 의해 제3 층(123)은 산화될 수 있다. 제3 층(123)이 TiN을 포함하는 일 실시예에서, 도 7의 (c)에 도시된 것과 같이, 제3 산화 처리 공정(3)에 의해 제3 층(123)의 표면으로부터 내부로 산소가 확산되어 제3 층(123)의 TiN은 TiON으로 변형될 수 있다. 제3 산화 처리 공정(3)은 실시예들에 따라 생략될 수 있다.
예시적인 실시예에서, 제3 산화 처리 공정(3)에 의해 제1 내지 제3 층(121, 122, 123)에서 산소가 확산되는 깊이는 변형될 수 있다. 예를 들어, 도 7의 (f)에 도시된 것과 같이, 제3 산화 처리 공정(3)에 의해 제3 층(123)의 표면으로부터 산소가 확산되어 제2 및 제3 층(122, 123)의 TiN은 TiON으로 변형될 수 있다. 이 경우, 제2 산화 처리 공정(2)은 생략될 수 있다.
제2 및 제3 산화 처리 공정(2, 3)을 각각 수행하여, 제2 및 제3 층(122, 123)의 TiN을 각각 TiON으로 변형시킬 수 있다. 다만, 제2 산화 처리 공정(2) 없이 제3 산화 처리 공정(3)시 산소의 확산 깊이를 조절함으로써 제2 및 제3 층(122, 123)의 TiN을 각각 TiON으로 변형시킬 수도 있다.
도 4 및 도 6k를 참조하면, 제5 및 제6 영역들(R5, R6)에서 제3 층(123)을 제거할 수 있다(S90).
제3 층(123)은 제1 내지 제4 영역들(R1, R2, R3, R4) 상에 별도의 마스크층을 형성한 후, 제5 및 제6 영역들(R5, R6)에서만 제거될 수 있다. 따라서, 제1 내지 제4 영역들(R1, R2, R3, R4)에는 제3 층(123)이 잔존할 수 있다.
도 4 및 도 6l을 참조하면, 제1 내지 제6 영역들(R1-R6)에 제4 층(124)을 형성할 수 있다(S100).
제4 층(124)은 후속 공정을 통해 제1 내지 제3 도전층(120a, 120b, 120c)의 일부를 이루는 층일 수 있다. 제4 층(124)은 제1 내지 제4 영역들(R1, R2, R3, R4)에서 제3 층(123) 상에 컨포멀하게 형성될 수 있고, 제5 및 제6 영역들(R5, R6)에서 제5 및 제6 게이트 유전층들(114e, 114f) 상에 컨포멀하게 형성될 수 있다.
도 4, 도 5d, 도 6m, 및 도 7을 참조하면, 제1 내지 제6 영역들(R1-R6)에 제4 산화 처리 공정(4)을 수행할 수 있다(S105).
제4 산화 처리 공정(4)은 O2, O3, 또는 H2O를 포함하는 소스 기체를 이용하여 수행될 수 있다. 제4 산화 처리 공정(4)은 산소 플라즈마 처리 공정일 수 있다. 제4 산화 처리 공정(4)에 의해 제4 층(124)은 산화될 수 있다. 제4 층(124)이 TiN을 포함하는 일 실시예에서, 도 7의 (d)에 도시된 것과 같이, 제4 산화 처리 공정(4)에 의해 제4 층(124)의 표면으로부터 내부로 산소가 확산되어 제4 층(124)의 TiN은 TiON으로 변형될 수 있다. 제4 산화 처리 공정(4)은 실시예들에 따라 생략될 수 있다.
도 4, 도 6n, 및 도 6o를 참조하면, 제1 내지 제6 영역들(R1-R6)에 상부 도전층들(130a, 130b, 130c, 130d) 및 내부 도전층(135a, 135b, 135c, 135d)을 형성할 수 있다(S110). 제1 내지 제6 게이트 전극층들(GE1-GE6) 상에 게이트 캡핑층(160)을 형성할 수 있다(S120).
상부 도전층들(130a, 130b, 130c, 130d) 및 내부 도전층(135a, 135b, 135c, 135d)은 제1 내지 제6 영역들(R1-R6)에서 제1 개구부(OP) 내에 형성될 수 있다.
상부 도전층들(130a, 130b, 130c, 130d) 및 내부 도전층(135a, 135b, 135c, 135d)을 형성한 이후에, 층간 절연층(170) 상에서 제1 내지 제4 층(121, 122, 123, 124), 상부 도전층들(130a, 130b, 130c, 130d) 및 내부 도전층들(135a, 135b, 135c, 135d)을 일부 제거할 수 있다. 상기 제거 공정은 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정과 같은 평탄화 공정을 이용할 수 있다.
게이트 스페이서층들(116), 제1 내지 제4 층(121, 122, 123, 124), 상부 도전층들(130a, 130b, 130c, 130d) 및 내부 도전층들(135a, 135b, 135c, 135d)의 상부 일부를 제거하고, 상기 제거된 영역에 게이트 캡핑층(160)을 형성할 수 있다. 본 단계에 의해, 제1 내지 제6 영역들(R1-R6)에 최종적으로 제1 내지 제6 게이트 전극층들(GE1-GE6)이 형성될 수 있고, 제1 내지 제6 트랜지스터들(10, 20, 30, 40, 50, 60)이 형성될 수 있다.
다음으로, 도 2a를 함께 참조하면, 층간 절연층(170)을 관통하여 소스/드레인 영역들(150a-150f)과 연결되는 콘택 구조물들(180)을 형성할 수 있다. 이로써, 도 1 내지 도 2b의 반도체 장치(100)가 형성될 수 있다.
도 8a 내지 도 8d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 8a 내지 도 8g는 도 3a 및 도 3b의 반도체 장치를 제조하기 위한 제조 방법의 실시예를 설명한다.
도 8a를 참조하면, 제1 내지 제6 영역들(R1-R6)을 갖는 기판(101) 상에 희생층들(119) 및 채널층들(141, 142, 143)이 교대로 적층될 수 있다. 기판(101), 희생층들(119) 및 채널층들(141, 142, 143)을 패터닝하여 활성 핀들(105a-105f)을 형성할 수 있다. 활성 핀들(105a-105f)을 가로지르는 희생 게이트 구조물(190), 및 게이트 스페이서층들(116)을 형성할 수 있다. 활성 핀들(105a-105f), 분리 영역들(107), 게이트 스페이서층들(116), 및 희생 게이트 구조물(190)의 제조 단계에 대해서는, 도 4 및 도 6a를 참조하여 상술한 것과 동일하거나 유사하므로 그 설명을 생략하기로 한다.
희생층들(119)은 후속 공정을 통해 도 3a 및 도 3b와 같이 제1 내지 제6 게이트 전극층들(GE1-GE6)로 교체되는 층일 수 있다. 희생층들(119)은 채널층들(141, 142, 143)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 희생층들(119) 및 채널층들(141, 142, 143)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있으며, 불순물들을 포함하거나 포함하지 않을 수 있다. 예를 들어, 희생층들(119)은 실리콘 게르마늄(SiGe)을 포함하고, 채널층들(141, 142, 143)은 실리콘(Si)을 포함할 수 있다.
희생층들(119) 및 채널층들(141, 142, 143)은 기판(101)을 시드로 이용하여 에피텍셜 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있다. 희생층(119)과 교대로 적층되는 채널층들(141, 142, 143)의 층 수는 실시예들에서 다양하게 변경될 수 있다.
도 8b를 참조하면, 희생 게이트 구조물(190)의 양 측에서, 노출된 희생층들(119) 및 채널층들(141, 142, 143)을 제거하여 리세스 영역(RC)을 형성함으로써 채널 구조물들(140a, 140b)을 형성할 수 있다. 노출된 희생층들(119)을 측면으로부터 일부 제거할 수 있다. 희생층들(119)이 일부 제거된 영역에 내부 스페이서층들(148)을 형성할 수 있다.
희생 게이트 구조물(190) 및 게이트 스페이서층들(116)을 마스크로 이용하여, 노출된 희생층들(119) 및 채널층들(141, 142, 143)을 제거할 수 있다. 이에 의해, 채널층들(141, 142, 143)은 x 방향을 따라 한정된 길이를 갖게 되며 채널 구조물들(140a, 140b)을 이루게 된다.
희생층들(119)은 예를 들어, 습식 식각 공정에 의해 채널 구조물들(140a, 140b)에 대하여 선택적으로 식각되어, x 방향을 따른 측면으로부터 소정 깊이로 제거될 수 있다. 희생층들(119)은 측면 식각에 의해 내측으로 오목한 측면들을 가질 수도 있다.
내부 스페이서층들(148)은 희생층들(119)이 제거된 영역에 절연 물질을 매립하고, 채널 구조물들(140a, 140b)의 외측에 증착된 상기 절연 물질을 제거함으로써 형성할 수 있다.
도 8c를 참조하면, 희생 게이트 구조물들(190)의 양 측에서, 활성 핀들(105a-105f) 상에 소스/드레인 영역들(150a-150f)을 형성하고, 층간 절연층(170)을 형성할 수 있다. 다음으로, 희생 게이트 구조물들(190)을 제거할 수 있으며, 이에 의해 제2 개구부(OPa)가 형성될 수 있다. 소스/드레인 영역들(150a-150f) 및 층간 절연층(170)의 제조 단계에 대해서는, 도 4 및 도 6a를 참조하여 상술한 것과 동일하거나 유사하므로 그 설명을 생략하기로 한다. 다만, 소스/드레인 영역들(150a-150f)의 상면은 제3 채널층(143)의 상면보다 높이 위치할 수 있다.
희생 게이트 구조물(190)은 하부의 분리 영역(107), 활성 핀들(105a-105f), 및 채널 구조물들(140a, 140b)에 대하여 선택적으로 제거될 수 있다. 이에 의해, 분리 영역(107), 활성 핀들(105a-105f), 게이트 스페이서층들(116) 및 내부 스페이서층들(148)이 노출될 수 있다.
도 8d를 참조하면, 제1 내지 제6 영역들(R1-R6)에 제1 층(121)을 형성할 수 있다.
제1 층(121)은 제1 내지 제6 영역들(R1-R6)에서 게이트 유전층들(114a-114f) 상에 컨포멀하게 형성될 수 있다. 제1 층(121)은 도 6c에서와 달리, 소스/드레인 영역들(150a-150f)의 사이에서, 채널 구조물들(140a, 140b) 및 활성 핀들(105a-105f)의 사이에 위치한 게이트 유전층들(114a-114f) 상에도 컨포멀하게 형성될 수 있다.
다음으로, 도 6d 내지 도 7을 참조하여 상술한 공정을 동일하게 수행하여 도 3a 및 도 3b의 반도체 장치를 제조할 수 있다. 예를 들어, 제1 내지 제6 영역들(R1-R6)에 제1 산화 처리 공정(1)을 수행하여 제1 층(121)의 TiN을 TiON으로 변형시킬 수 있고, 제3 내지 제6 영역들(R3, R4, R5, R6)에서 제1 층(121)을 제거할 수 있다. 실시예들에 따라, 제1 내지 제4 산화 처리 공정(1, 2, 3, 4) 중 일부는 생략될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200: 반도체 장치 101: 기판
105a, 105b, 105c, 105d, 105e, 105f: 활성 핀
107: 분리 영역 112: 인터페이스층
114a, 114b, 114c, 114d, 114e, 114f: 게이트 유전층
116: 게이트 스페이서층 119: 희생층
120a, 120b, 120c: 제1 내지 제3 도전층
121: 제1 층 122: 제2 층
123: 제3 층 124: 제4 층
130a, 130b, 130c, 130d: 제1 내지 제4 상부 도전층
135a, 135b, 135c, 135d: 제1 내지 제4 내부 도전층
140a, 140b: 채널 구조물 141, 142, 143: 제1 내지 제3 채널층
150a, 150b, 150c, 150d, 150e, 150f: 소스/드레인 영역
160: 게이트 캡핑층 170: 층간 절연층
180: 콘택 구조물 190: 희생 게이트 구조물

Claims (10)

  1. 제1 내지 제3 영역을 갖는 기판;
    상기 제1 영역 상에 배치되며, 제1 게이트 유전층, 상기 제1 게이트 유전층 상에 배치되는 제1 게이트 전극층, 및 상기 제1 게이트 전극층의 양 측에서 상기 기판 상에 배치되는 제1 소스/드레인 영역들을 포함하는 제1 트랜지스터;
    상기 제2 영역 상에 배치되며, 제2 게이트 유전층, 상기 제2 게이트 유전층 상에 배치되는 제2 게이트 전극층, 및 상기 제2 게이트 전극층의 양 측에서 상기 기판 상에 배치되는 제2 소스/드레인 영역들을 포함하는 제2 트랜지스터; 및
    상기 제3 영역 상에 배치되며, 제3 게이트 유전층, 상기 제3 게이트 유전층 상에 배치되는 제3 게이트 전극층, 및 상기 제3 게이트 전극층의 양 측에서 상기 기판 상에 배치되는 제3 소스/드레인 영역들을 포함하는 제3 트랜지스터;를 포함하고,
    상기 제1 및 제2 게이트 전극층들의 각각은,
    제1 도전층;
    상기 제1 도전층 상의 제1 상부 도전층; 및
    상기 제1 상부 도전층 상의 제1 내부 도전층;을 포함하고,
    상기 제3 게이트 전극층은,
    제2 도전층;
    상기 제2 도전층 상의 제2 상부 도전층; 및
    상기 제2 상부 도전층 상의 제2 내부 도전층;을 포함하고,
    상기 제1 및 제2 도전층은 제1 층 및 제2 층을 공통으로 포함하고,
    상기 제1 도전층은 제3 층 및 제4 층을 더 포함하고,
    상기 제1 및 제2 도전층은 TiN을 포함하고,
    상기 제1 내지 제4 층 중 적어도 하나는 TiON을 포함하고,
    상기 제1 내지 제3 트랜지스터들은 동일한 채널 도전형의 MOSFET인 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 게이트 전극층에서, 상기 제1 내지 제4 층은 상기 제1 게이트 유전층 상에 순차적으로 적층되고,
    상기 제2 게이트 전극층에서, 상기 제1 내지 제4 층은 상기 제2 게이트 유전층 상에 순차적으로 적층된 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 및 제2 게이트 유전층은 공통 물질을 포함하고,
    상기 제2 게이트 유전층은 상기 제1 게이트 유전체층 보다 란탄(La), 가돌리늄(Gd), 루테늄(Lu), 이트륨(Y), 및 스칸듐(Sc) 중 적어도 하나를 더 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 트랜지스터의 상기 제1 층 및 상기 제2 트랜지스터의 상기 제2 층은 TiON을 포함하고,
    상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 낮은 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 트랜지스터의 제1 내지 제4 층 중 적어도 한 층은 TiON을 포함하고, 나머지 층은 TiN을 포함하고,
    상기 제3 트랜지스터의 제2 내지 제4 층은 TiN을 포함하고,
    상기 제1 트랜지스터의 문턱 전압은 상기 제3 트랜지스터의 문턱 전압보다 10 mV 내지 60 mV 작은 반도체 장치.
  6. 제1 및 제2 영역을 갖는 기판;
    상기 제1 영역 상에 배치되며, 복수의 제1 층들을 포함하는 제1 도전층 및 상기 제1 도전층 상에 배치되는 제1 상부 도전층을 포함하는 제1 게이트 전극층 -상기 복수의 제1 층들 중 적어도 한 층은 TiON을 포함함-; 및
    상기 제2 영역 상에 배치되며, 복수의 제2 층들을 포함하는 제2 도전층 및 상기 제2 도전층 상에 배치되는 제2 상부 도전층을 포함하는 제2 게이트 전극층;을 포함하고,
    상기 제1 게이트 전극층을 포함하는 제1 트랜지스터 및 상기 제2 게이트 전극층을 포함하는 제2 트랜지스터는 동일한 채널 도전형의 MOSFET이고,
    상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 낮은 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 도전층의 하면 및 측면을 덮는 제1 게이트 유전층을 더 포함하고,
    상기 제1 게이트 전극층에서, 상기 복수의 제1 층들 각각의 적어도 일부는 U자 형상을 갖고,
    상기 제1 및 제2 상부 도전층들 각각의 적어도 일부는 U자 형상을 갖는 반도체 장치.
  8. 제1 내지 제3 영역을 갖는 기판;
    상기 제1 영역 상에 배치되며, 제1 게이트 유전층, 상기 제1 게이트 유전층 상의 제1 도전층, 및 상기 제1 도전층 상의 제1 상부 도전층을 포함하는 제1 게이트 구조물;
    상기 제2 영역 상에 배치되며, 제2 게이트 유전층, 상기 제2 게이트 유전층 상의 제2 도전층, 및 상기 제2 도전층 상의 제2 상부 도전층을 포함하는 제2 게이트 구조물; 및
    상기 제3 영역 상에 배치되며, 제3 게이트 유전층, 상기 제3 게이트 유전층 상의 제3 도전층, 및 상기 제3 도전층 상의 제3 상부 도전층을 포함하는 제3 게이트 구조물;을 포함하고,
    상기 제1 내지 제3 도전층들의 각각은 TiN을 포함하는 하나 또는 복수의 제1 층을 포함하고,
    상기 제1 및 제2 도전층들은 TiON을 포함하는 하나 또는 복수의 제2 층을 더 포함하는 반도체 장치.
  9. 기판의 제1 내지 제6 영역들에 활성 핀들, 희생 게이트 구조물들, 및 소스/드레인 영역들을 형성하는 단계;
    상기 희생 게이트 구조물들을 제거하여 개구부들을 형성하는 단계;
    상기 개구부들 내에 게이트 유전층을 형성하는 단계;
    상기 제1 내지 제6 영역들에 제1 층을 형성하는 단계;
    상기 제3 내지 제6 영역들에서 상기 제1 층을 제거하는 단계;
    제1 내지 제6 영역들에 제2 층을 형성하는 단계;
    상기 제4 내지 제6 영역들에서 상기 제2 층을 제거하는 단계;
    제1 내지 제6 영역들에 제3 층을 형성하는 단계;
    상기 제5 및 제6 영역들에서 상기 제3 층을 제거하는 단계; 및
    제1 내지 제6 영역들에 제4 층을 형성하는 단계;를 포함하고,
    상기 제1 내지 제4 층 중 하나 또는 복수의 층은 TiN을 산화시키어 형성되는 TiON으로 형성되고,
    상기 제1 내지 제4 층 중 나머지 층은 TiN으로 형성되고,
    상기 TiON을 포함하는 트랜지스터의 문턱 전압은, 상기 TiON을 포함하지 않는 트랜지스터의 문턱 전압보다 낮은 반도체 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 개구부 내에 인터페이스층을 형성하는 단계;
    상부 도전층 및 내부 도전층을 형성하여 제1 내지 제4 게이트 전극층들을 형성하는 단계; 및
    상기 제1 내지 제4 게이트 전극층들 상에 게이트 캡핑층을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
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