TW202141792A - 半導體裝置 - Google Patents

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姜尙廷
金眞雨
朴俊模
尹智
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Abstract

一種半導體記憶體裝置包括具有第一區及第二區的基底。第一閘電極層位於所述第一區上，且包括包含第一多個層的第一導電層，並且包括所述第一導電層上的第一上部導電層。第二閘電極層位於所述第二區上，且包括包含第二多個層的第二導電層，並且包括所述第二導電層上的第二上部導電層。所述第一多個層中的至少一者包含氮氧化鈦（TiON）。包括所述第一閘電極層的第一電晶體及包括所述第二閘電極層的第二電晶體是具有相同通道導電類型的金屬氧化物半導體場效電晶體（MOSFET），且所述第一電晶體的臨限電壓小於所述第二電晶體的臨限電壓。

Description

半導體裝置
本揭露是有關於半導體裝置。 [相關申請案的交叉參考]
本申請案主張於2020年4月16日在韓國智慧財產局提出申請的第10-2020-0045923號韓國專利申請案的優先權益，所述韓國專利申請案的揭露內容全部併入本案供參考。
隨著半導體裝置中對高效能、高速度及多功能性的需求增加，半導體裝置的整合程度亦增加。隨著高密度半導體裝置的趨勢，半導體裝置中的電晶體日益按比例縮小，且人們正在研究形成尺寸減小的電晶體的方法。為解決由平面金屬氧化物半導體場效電晶體（metal oxide semiconductor FET，MOSFET）的尺寸減小引起的操作特性限制，已作出各種努力來開發包括通道具有三維結構的鰭式場效電晶體（FinFET）的半導體裝置。
示例性實施例提供一種具有改良的電性特性的半導體裝置及其製造方法。
根據示例性實施例，一種半導體裝置包括：基底，具有第一區至第三區；第一電晶體，位於所述第一區上且包括第一閘極介電層；第一閘電極層，位於所述第一閘極介電層上；以及第一源極/汲極區，在與所述第一閘電極層相鄰的相對二側上位於所述基底上；第二電晶體，位於所述第二區上且包括第二閘極介電層；第二閘電極層，位於所述第二閘極介電層上；以及第二源極/汲極區，在與所述第二閘電極層相鄰的相對二側上位於所述基底上；以及第三電晶體，位於所述第三區上，且包括第三閘極介電層；第三閘電極層，位於所述第三閘極介電層上；以及第三源極/汲極區，在與所述第三閘電極層相鄰的相對二側上位於所述基底上。所述第一閘電極層及所述第二閘電極層中的每一者包括第一導電層、所述第一導電層上的第一上部導電層及所述第一上部導電層上的第一內部導電層。所述第三閘電極層包括第二導電層、所述第二導電層上的第二上部導電層及所述第二上部導電層上的第二內部導電層。所述第一導電層及所述第二導電層各自包括第一層及第二層，所述第一導電層更包括第三層及第四層，所述第一導電層及所述第二導電層包含TiN，所述第一層至所述第四層中的至少一者包含TiON，且所述第一電晶體至所述第三電晶體是具有相同通道導電類型的MOSFET。
根據示例性實施例，一種半導體裝置包括：基底，具有第一區及第二區；第一閘電極層，位於所述第一區上，且包括包含第一多個層的第一導電層，並且所述第一閘電極層包括所述第一導電層上的第一上部導電層；以及第二閘電極層，位於所述第二區上，且包括包含第二多個層的第二導電層，並且所述第二閘電極層包括所述第二導電層上的第二上部導電層。所述第一多個層中的至少一者包含TiON，包括所述第一閘電極層的第一電晶體及包括所述第二閘電極層的第二電晶體是具有相同通道導電類型的MOSFET，且所述第一電晶體的臨限電壓小於所述第二電晶體的臨限電壓。
根據示例性實施例，一種半導體裝置包括：基底，具有第一區至第三區；第一閘極結構，位於所述第一區上且包括第一閘極介電層；第一導電層，位於所述第一閘極介電層上；以及第一上部導電層，位於所述第一導電層上；第二閘極結構，位於所述第二區上且包括第二閘極介電層；第二導電層，位於所述第二閘極介電層上；以及第二上部導電層，位於所述第二導電層上；以及第三閘極結構，位於所述第三區上且包括第三閘極介電層；第三導電層，位於所述第三閘極介電層上；以及第三上部導電層，位於所述第三導電層上。所述第一導電層至所述第三導電層中的每一者包括包含TiN的一或多個第一層，且所述第一導電層及所述第二導電層更包括包含TiON的一或多個第二層。
根據示例性實施例，一種製造半導體裝置的方法包括：在基底的第一區至第六區中形成主動鰭、犧牲閘極結構及源極/汲極區；移除所述犧牲閘極結構以形成開口；在所述開口中形成閘極介電層；在所述第一區至所述第六區中形成第一層；在所述第三區至所述第六區中移除所述第一層；在所述第一區至所述第六區中形成第二層；在所述第四區至所述第六區中移除所述第二層；在所述第一區至所述第六區中形成第三層；在所述第五區及所述第六區中移除所述第三層；以及在所述第一區至所述第六區中形成第四層。在所述第一層至所述第四層中，一或多個層由藉由將TiN氧化而形成的TiON形成，而所述第一層至所述第四層中的其他層由TiN形成。包含TiON的電晶體的臨限電壓小於不包含TiON的電晶體的臨限電壓。
在下文中，將參照附圖闡述示例性實施例。
圖1是根據示例性實施例的半導體裝置的多個電晶體的平面圖。圖2A示出分別沿著線I-I'、II-II'、III-III'、IV-IV'、V-V'及VI-VI'截取的圖1中半導體裝置的剖視圖。圖2B示出分別沿著線A-A'、B-B'、C-C'、D-D'、E-E'及F-F'截取的圖1中半導體裝置的剖視圖。
參照圖1至圖2B，半導體裝置100可包括具有第一區至第六區R1、R2、R3、R4、R5及R6的基底101以及主動鰭105a、105b、105c、105d、105e及105f、源極/汲極區150a、150b、150c、150d、150e及150f、介面層112、閘極介電層114a、114b、114c、114d、114e及114f、閘極間隔層116以及第一閘電極層至第六閘電極層GE1、GE2、GE3、GE4、GE5及GE6。半導體裝置100可更包括隔離區107、閘極頂蓋層160、層間絕緣層170及接觸結構180。閘極介電層114a至114f、閘極間隔層116、第一閘電極層GE1至第六閘電極層GE6以及閘極頂蓋層160可被統稱為閘極結構。
半導體裝置100可包括FinFET元件，即其中主動鰭105a至105f具有鰭結構的電晶體。FinFET元件可包括第一電晶體至第六電晶體10、20、30、40、50及60。例如，第一電晶體至第三電晶體10、20及30可為p型金屬氧化物半導體場效電晶體（MOSFET），且第四電晶體至第六電晶體40、50及60可為n型MOSFET。第一電晶體至第六電晶體10、20、30、40、50及60可由不同的臨限電壓驅動，且可構成半導體裝置100中的同一電路或不同電路。
第一電晶體10可包括第一主動鰭105a、第一閘極介電層114a、第一源極/汲極區150a及第一閘電極層GE1。第二電晶體20可包括第二主動鰭105b、第二閘極介電層114b、第二源極/汲極區150b及第二閘電極層GE2。第三電晶體30可包括第三主動鰭105c、第三閘極介電層114c、第三源極/汲極區150c及第三閘電極層GE3。第四電晶體40可包括第四主動鰭105d、第四閘極介電層114d、第四源極/汲極區150d及第四閘電極層GE4。第五電晶體50可包括第五主動鰭105e、第五閘極介電層114e、第五源極/汲極區150e及第五閘電極層GE5。第六電晶體60可包括第六主動鰭105f、第六閘極介電層114f、第六源極/汲極區150f及第六閘電極層GE6。
基底101可具有彼此不同的第一區R1至第六區R6。第一區R1至第六區R6可為其中分別設置有第一電晶體至第六電晶體10、20、30、40、50及60的區。在半導體裝置100中，第一區R1至第六區R6可被設置成彼此間隔開或者彼此相鄰。
基底101可具有在X方向及Y方向上延伸的上表面。基底101可包含半導體材料，例如第IV族半導體、第III族至第V族化合物半導體或第II族至第VI族氧化物半導體。例如，第IV族半導體可包括矽（Si）、鍺（Ge）或矽-鍺（SiGe）。基底101可被提供為塊狀晶圓、磊晶層、絕緣體上矽（silicon-on-insulator，SOI）層、絕緣體上半導體（semiconductor-on-insulator，SeOI）層等。
隔離區107可在基底101中界定主動鰭105a至105f，如圖2B所示。隔離區107可例如藉由淺溝渠隔離（shallow trench isolation，STI）製程形成。根據示例性實施例，隔離區107可包括在相鄰的主動鰭105a至105f之間於基底101中向下延伸得更深的區。隔離區107可包含絕緣材料。隔離區107中的每一者可例如包含氧化物、氮化物或其組合。
主動鰭105a至105f在基底101中由隔離區107界定，且可被設置成在一個方向（例如，X方向）上延伸。主動鰭105a至105f可具有在隔離區107之間自基底101突出的線（line）或條（bar）的形狀。在圖1中，主動鰭105a至105f被示為分別一個接一個地設置於第一區R1至第六區R6中。然而，主動鰭105a至105f的排列及數目並非僅限於此。例如，在第一區R1至第六區R6中的每一者中可設置二或三或更多個主動鰭105a至105f。
在主動鰭105a至105f中，某些主動鰭可在第一閘電極層GE1至第六閘電極層GE6的相對二側上凹陷。源極/汲極區150a至150f可設置於凹陷的主動鰭105a至105f上。因此，主動鰭105a至105f可在第一閘電極層GE1至第六閘電極層GE6下方具有相對大的高度。在示例性實施例中，主動鰭105a至105f可包含雜質。例如，第一主動鰭至第三主動鰭105a、105b及105c可包含n型雜質，且第四主動鰭至第六主動鰭105d、105e及105f可包含p型雜質。
介面層112可設置於主動鰭105a至105f與閘極介電層114a至114f之間。介面層112可包含介電材料，例如氧化矽、氮氧化矽或其組合。
閘極介電層114a至114f可設置於主動鰭105a至105f與第一閘電極層GE1至第六閘電極層GE6之間。閘極介電層114a至114f可設置於（例如，覆蓋）第一閘電極層GE1至第六閘電極層GE6的下表面及相對的側表面上。
閘極介電層114a至114f可包含氧化物、氮化物或高介電常數（高k）介電材料。高介電常數介電材料可指介電常數較氧化矽（SiO2 ）高的介電材料。高介電常數介電材料例如包括氧化鋁（Al2 O3 ）、氧化鉭（Ta2 O3 ）、氧化鈦（TiO2 ）、氧化釔（Y2 O3 ）、氧化鋯（ZrO2 ）、氧化鋯矽（ZrSix Oy ）、氧化鉿（Hfx Oy ）、氧化鉿矽（HfSix Oy ）、氧化鑭（La2 O3 ）、氧化鑭鋁（LaAlx Oy ）、氧化鑭鉿（LaHfx Oy ）、氧化鉿鋁（HfAlx Oy ）、氧化鐠（Pr2 O3 ）或其組合。閘極介電層114a至114f可包含共同（即，相同）的材料，且第二閘極介電層114b、第四閘極介電層114d及第六閘極介電層114f可較第一閘極介電層114a、第三閘極介電層114c及第五閘極介電層114e更包含用於增大或減小電晶體的臨限電壓的元素。例如，第二閘極介電層114b、第四閘極介電層114d及第六閘極介電層114f可更包含稀土元素，例如鑭（La）、釓（Gd）、釕（Ru）、釔（Y）或鈧（Sc），而所述稀土元素可不存在於（或者可以更小的濃度存在於）第一閘極介電層114a、第三閘極介電層114c及第五閘極介電層114e中。此種元素可例如形成電偶極（electric dipole），以改變電晶體的臨限電壓。
閘極間隔層116可設置於第一閘電極層GE1至第六閘電極層GE6的相對的側表面上。閘極間隔層116可使源極/汲極區150a至150f與第一閘電極層GE1至第六閘電極層GE6絕緣。根據示例性實施例，閘極間隔層116可具有多層結構。閘極間隔層116可包含氧化物、氮化物或氮氧化物。
第一閘電極層GE1至第六閘電極層GE6可被設置成在一個方向（例如Y方向）上延伸，同時在主動鰭105a至105f上方與主動鰭105a至105f相交。第一電晶體至第六電晶體10、20、30、40、50及60的通道區可形成於與第一閘電極層GE1至第六閘電極層GE6相交的主動鰭105a至105f中。
在第一區R1至第六區R6中，第一閘電極層GE1至第六閘電極層GE6可在通道方向（例如，X方向）上具有實質上相同的長度或相似的長度。在第一區R1至第六區R6中，第一閘電極層GE1至第六閘電極層GE6可在豎直方向（例如，Z方向）上具有實質上相同的高度或相似的高度。第一閘電極層GE1至第六閘電極層GE6的長度及/或高度並非僅限於圖式中所示的長度及/或高度，且可根據示例性實施例而變化。例如，第一閘電極層GE1至第六閘電極層GE6中的至少一者可在X方向上具有較其他閘電極層相對更大的長度。
第一閘電極層GE1及第二閘電極層GE2中的每一者可包括包含第一層至第四層121、122、123及124的第一導電層120a、第一導電層120a上的第一上部導電層130a以及第一上部導電層130a上的第一內部導電層135a。
第三閘電極層GE3可包括包含第二層至第四層122、123及124的第二導電層120b、第二導電層120b上的第二上部導電層130b以及第二上部導電層130b上的第二內部導電層135b。
第四閘電極層GE4可包括包含第三層123及第四層124的第三導電層120c、第三導電層120c上的第三上部導電層130c以及第三上部導電層130c上的第三內部導電層135c。
第五閘電極層GE5及第六閘電極層GE6中的每一者可包括第四層124、第四層124上的第四上部導電層130d及第四上部導電層130d上的第四內部導電層135d。
構成第一閘電極層GE1至第六閘電極層GE6的層中的每一者的相對厚度並非僅限於圖式中所示的相對厚度，且可根據示例性實施例而變化。構成第一閘電極層GE1至第六閘電極層GE6的層的數目亦並非僅限於圖式中所示的數目，且可根據示例性實施例而變化。例如，第一閘電極層GE1可包括包含第一多個層的第一導電層120a，且第二閘電極層GE2可包括包含第二多個層的第二導電層120b。第一多個層及第二多個層可具有相等或不同的層數。
在第一閘電極層GE1及第二閘電極層GE2中的每一者中，第一導電層120a的第一層至第四層121、122、123及124具有實質上相同的厚度。在第一電晶體10中，第一層至第四層121、122、123及124可保形地設置於第一閘極介電層114a上，且可依序堆疊。在第二電晶體20中，第一層至第四層121、122、123及124可保形地設置於第二閘極介電層114b上，且可依序堆疊。第一層至第四層121、122、123及124中的每一者可具有U形狀或U狀形狀。第一層至第四層121、122、123及124可不完全填充由第一閘極介電層114a及第二閘極介電層114b以及閘極頂蓋層160界定的空間。第一層至第四層121、122、123及124中的每一者可具有約1奈米（nm）至約2奈米範圍內的厚度。第一層至第四層121、122、123及124之間的邊界可為明顯的或者可為不明顯的。
第一層至第四層121、122、123及124中的每一者可包含氮化鈦（TiN）、氮化鉭（TaN）、氮氧化鈦（TiON）、氮化鈦矽（TiSiN）、鎢（W）、碳氮化鎢（WCN）或其組合。第一層至第四層121、122、123或124中的至少一者可包含TiON。
作為實例，第一層121可包含TiON，且第二層至第四層122、123及124中的每一者可包含TiN。
作為另一實例，第一層121及第二層122中的每一者可包含TiON，且第三層123及第四層124中的每一者可包含TiN。
作為另一實例，第一層至第三層121、122及123中的每一者可包含TiON，且第四層124可包含TiN。
作為另一實例，第二層122可包含TiON，且第一層121、第三層123及第四層124中的每一者可包含TiN。
第一層至第四層121、122、123及124中包含TiON的層與包含TiN的層的組合可根據示例性實施例而變化。在閘電極層中，可藉由形成第一層至第四層121、122、123及124的材料的組合來改變電晶體的臨限電壓。
在其中第一導電層120a包含TiN的一個實施例中，第一層至第四層121、122、123及124中的至少一者可具有較其他相鄰層更高的氧元素濃度。作為另一種選擇，第一層至第四層121、122、123或124中的至少一者可具有較其他相鄰層更小的氧濃度。第一層121可設置於第一導電層120a的最下部分中。
在第三電晶體30的第三閘電極層GE3中，第二導電層120b的第二層至第四層122、123及124可保形地設置於第三閘極介電層114c上，且可依序堆疊。除了對第一層121的說明之外，對第一導電層120a的說明可同等適用於第二導電層120b的第二層至第四層122、123及124。
在第四電晶體40的第四閘電極層GE4中，第三導電層120c的第三層123及第四層124可保形地設置於第四閘極介電層114d上，且可依序堆疊。除了對第一層121及第二層122的說明之外，對第一導電層120a的說明可同等適用於第三導電層120c的第三層123及第四層124。
第五電晶體50及第六電晶體60的第五閘電極層GE5及第六閘電極層GE6中的每一者可包括第四導電層。第四導電層可包括第四層124。第四層124可保形地設置於第五電晶體50中的第五閘極介電層114e上。第四層124可保形地設置於第六電晶體60中的第六閘極介電層114f上。除了對第一層至第三層121、122及123的說明之外，對第一導電層120a的說明可同等適用於第四層124。
在示例性實施例中，第一導電層120a的厚度可大於第二導電層120b的厚度。第一導電層120a的厚度可大於第三導電層120c的厚度。第一導電層120a的厚度可大於包括第四層124的第四導電層的厚度。第二導電層120b的厚度可大於第三導電層120c的厚度。第二導電層120b的厚度可大於包括第四層124的第四導電層的厚度。第三導電層120c的厚度可大於包括第四層124的第四導電層的厚度。
第一電晶體10及第二電晶體20的第一閘電極層GE1及第二閘電極層GE2中的每一者可包括第一上部導電層130a。第一上部導電層130a可保形地設置於第一電晶體10及第二電晶體20中的第一導電層120a上。第一上部導電層130a具有U形狀或U狀形狀，且可不完全填充由第一導電層120a及閘極頂蓋層160界定的空間。第一上部導電層130a可在X方向上具有第一寬度W1。第一寬度W1可指第一上部導電層130a的外部（即，外）側壁表面之間在X方向上的距離。第一上部導電層130a可被形成為具有第一厚度T1，即實質上恆定的厚度。在示例性實施例中，第一厚度T1可介於約4奈米至約6奈米的範圍內。第一厚度T1可被闡述為「寬度」。
第一上部導電層130a可包括包含鋁（Al）的合金、包含Al的導電金屬碳化物、包含Al的導電金屬氮化物或其組合，且可包含鋁化鈦（TiAl）、碳化鈦鋁（TiAlC）、氮化鈦鋁（TiAlN）或其組合。第一上部導電層130a可具有較第一導電層120a的功函數小的功函數，但本揭露並非僅限於此。
第一內部導電層135a可設置於第一電晶體10及第二電晶體20的第一閘電極層GE1及第二閘電極層GE2中的每一者中。第一內部導電層135a可具有非U形狀（例如柱（例如，矩形）形狀或柱狀形狀），且可填充由第一上部導電層130a及閘極頂蓋層160界定的空間。第一內部導電層135a可在第一上部金屬層130a的內部（即，內）側壁表面之間在X方向上具有第二厚度T2。第二厚度T2可被闡述為「寬度」。第二厚度T2可實質上相同於或大於第一厚度T1。然而，第二厚度T2及第一厚度T1的相對大小可根據閘極結構的線寬度及/或構成閘極結構的層中的每一者的厚度而變化。
第一內部導電層135a可包含與第一上部導電層130a的材料不同的材料。第一內部導電層135a可例如包含TiN、TaN、W、WCN或其組合。然而，第一內部導電層135a未必是由金屬材料形成，且根據示例性實施例，可由例如多晶矽等半導體材料形成。
第二上部導電層130b可設置於第三電晶體30的第三閘電極層GE3中。第二上部導電層130b可保形地設置於第三電晶體30中的第二導電層120b上。對第一上部導電層130a的以上說明可同等適用於第二上部導電層130b。然而，第二上部導電層130b可在X方向上具有較第一上部導電層130a的第一寬度W1大的第二寬度W2。第二上部導電層130b可具有與第一上部導電層130a的第一厚度T1實質上相同的厚度。
第二內部導電層135b可設置於第三電晶體30的第三閘電極層GE3中。第二內部導電層135b可具有柱形狀或柱狀形狀，且可填充由第二上部導電層130b及閘極頂蓋層160界定的空間。對第一內部導電層135a的以上說明可同等適用於第二內部導電層135b。然而，第二內部導電層135b可在第二上部金屬層130b之間在X方向上具有較第一內部導電層135a的第二厚度T2大的第三厚度T3。第三厚度T3可被闡述為「寬度」。
第三上部導電層130c可設置於第四電晶體40的第四閘電極層GE4中。第三上部導電層130c可保形地設置於第四電晶體40中的第三導電層120c上。對第一上部導電層130a的以上說明可同等適用於第三上部導電層130c。然而，第三上部導電層130c可在X方向上具有較第一上部導電層130a的第一寬度W1大的第三寬度W3。第三寬度W3可大於第二寬度W2。
第三內部導電層135c可設置於第四電晶體40的第四閘電極層GE4中。第三內部導電層135c可具有柱形狀或柱狀形狀，且可填充由第三上部導電層130c及閘極頂蓋層160界定的空間。對第一內部導電層135a的以上說明可同等適用於第三內部導電層135c。然而，第三內部導電層135c在第三上部金屬層130c之間在X方向上具有較第一內部導電層135a的第二厚度T2大的第四厚度T4。第四厚度T4可大於第三厚度T3。第四厚度T4可被闡述為「寬度」。
第四上部導電層130d可設置於第五電晶體50及第六電晶體60的第五閘電極層GE5及第六閘電極層GE6中的每一者中。第四上部導電層130d可保形地設置於第五電晶體50及第六電晶體60中的第四層124上。對第一上部導電層130a的以上說明可同等適用於第四上部導電層130d。然而，第四上部導電層130d可在X方向上具有較第一上部導電層130a的第一寬度W1大的第四寬度W4。第四寬度W4可大於第二寬度W2及第三寬度W3。
第四內部導電層135d可設置於第五電晶體50及第六電晶體60的第五閘電極層GE5及第六閘電極層GE6中的每一者中。第四內部導電層135d可具有柱形狀或柱狀形狀，且可填充由第四上部導電層130d及閘極頂蓋層160界定的空間。對第一內部導電層135a的以上說明可同等適用於第四內部導電層135d。然而，第四內部導電層135d可在第四上部金屬層130d之間在X方向上具有較第一內部導電層130a的第二厚度T2大的第五厚度T5。第五厚度T5可大於第三厚度T3及第四厚度T4。第五厚度T5可被闡述為「寬度」。
第一電晶體至第三電晶體10、20及30可為具有相同通道導電類型但可具有不同臨限電壓的MOSFET。例如，第一電晶體至第三電晶體10、20及30可為p通道MOSFET。第一電晶體10可具有較第二電晶體20小的臨限電壓。此外，第二電晶體20可具有較第三電晶體30小的臨限電壓。
第四電晶體至第六電晶體40、50及60可為具有相同通道導電類型但可具有不同臨限電壓的MOSFET。例如，第四電晶體至第六電晶體40、50及60可為n通道MOSFET。第四電晶體40可具有較第五電晶體50高的臨限電壓。此外，第五電晶體50可具有較第六電晶體60高的臨限電壓。
在本揭露中，可將臨限電壓的量值按絕對值進行比較。第一電晶體10的臨限電壓與第二電晶體20的臨限電壓之間的差異可由第一閘極介電層114a與第二閘極介電層114b之間的差異引起。由於第一層至第四層121、122、123及124中的至少一者包含TiON，因此與第一層至第四層121、122、123或124中的至少一者不包含TiON時相較，第一電晶體10及第二電晶體20中的每一者的第一閘電極層GE1可具有相對更小的臨限電壓。當閘電極中存在包含TiON的層時，可提供臨限電壓與其中閘電極中不存在包含TiON的層的情形相較減小約10毫伏（millivolt，mV）至約60毫伏的電晶體。
根據示例性實施例，第一電晶體至第三電晶體10、20、30可為具有相同導電類型的MOSFET，例如，作為p通道MOSFET，第一電晶體10及第二電晶體20中的每一者的第一層121可包含TiON，第一電晶體10及第二電晶體20的第二層至第四層122、123及124可包含TiN，且第三電晶體30的第二層至第四層122、123及124可包含TiN。在此種情形中，第一電晶體10的臨限電壓可小於第二電晶體20的臨限電壓，且第二電晶體20的臨限電壓可小於第三電晶體30的臨限電壓。
根據示例性實施例，第一電晶體至第三電晶體10、20及30可為具有相同導電類型的MOSFET，例如p通道MOSFET，第一電晶體10及第二電晶體20的第一層121及第二層122以及第三電晶體30的第二層122可包含TiON，且第一電晶體至第三電晶體10、20及30的第三層123及第四層124可包含TiN。在此種情形中，第一電晶體10的臨限電壓可小於第二電晶體20的臨限電壓，且第二電晶體20的臨限電壓可小於第三電晶體30的臨限電壓。
根據示例性實施例，第一電晶體至第三電晶體10、20及30可為具有相同導電類型的MOSFET，例如p通道MOSFET，第一電晶體10及第二電晶體20的第一層至第三層121、122及123以及第三電晶體30的第三層123包含TiON，且第一電晶體至第三電晶體10、20及30的第四層124可包含TiN。在此種情形中，第一電晶體10的臨限電壓可小於第二電晶體20的臨限電壓，且第二電晶體20的臨限電壓可小於第三電晶體30的臨限電壓。
根據示例性實施例，第一導電層至第三導電層120a、120b及120c中的每一者可包括包含TiN的一或多個層。第一導電層120a及第二導電層120b可包括包含TiON的一或多個層。第一導電層120a的厚度及第二導電層120b的厚度可小於第三導電層120c的厚度。在第一導電層120a中，包含TiON的單個層或多個層可設置於最下部分中，但本揭露並非僅限於此。
在示例性實施例中，半導體裝置100可不包括第三電晶體至第六電晶體30、40、50或60中的至少一者。例如，半導體裝置100可僅包括第一電晶體10及第二電晶體20，或者可僅包括第一電晶體10及第三電晶體30。如上所述，可根據半導體裝置100中所需的臨限電壓範圍來以各種方式選擇半導體裝置100中所包括的電晶體的類型。
源極/汲極區150a至150f可分別在與第一閘電極層GE1至第六閘電極層GE6相鄰的相對二側上設置於主動鰭105a至105f上。源極/汲極區150a至150f可被設置為第一電晶體至第六電晶體10、20、30、40、50及60的源極區或汲極區。根據示例性實施例，源極/汲極區150a至150f可連接至二或更多個主動鰭105a至105f或者與二或更多個主動鰭105a至105f合併，以形成單個源極/汲極區150a至150f。
源極/汲極區150a至150f可為包含矽（Si）的半導體層，且可包括磊晶層。源極/汲極區150a至150f可包含雜質。例如，源極/汲極區150a至150f可包含經p型摻雜矽-鍺（SiGe）。在示例性實施例中，源極/汲極區150a至150f可包括多個區，所述區包含具有不同濃度的元素及/或摻雜元素。
閘極頂蓋層160可設置於第一閘電極層GE1至第六閘電極層GE6及閘極間隔層116上。閘極頂蓋層160可被設置成使第一閘電極層GE1至第六閘電極層GE6及閘極間隔層116的某些上部分凹陷。閘極頂蓋層160的下表面可具有向下凸的形狀，使得第一閘電極層GE1至第六閘電極層GE6的上表面亦可為彎曲的。在X方向上，閘極頂蓋層160的最大寬度可大於第一閘電極層GE1至第六閘電極層GE6中的每一者的寬度。在示例性實施例中，可省略閘極頂蓋層160，且第一閘電極層GE1至第六閘電極層GE6可向上更長地延伸。
層間絕緣層170可設置於（例如，覆蓋）隔離區107、源極/汲極區150a至150f以及閘極頂蓋層160上。層間絕緣層170可例如包含氧化物、氮化物或氮氧化物中的至少一種，且可包含低介電常數介電材料。
接觸結構180可延伸穿過層間絕緣層170以連接（例如，電性及/或實體地連接）至源極/汲極區150a至150f，且可將電性訊號施加至源極/汲極區150a至150f。接觸結構180可具有傾斜側表面，其中根據縱橫比，下部分的寬度減小成較上部分的寬度窄，但本揭露並非僅限於此。接觸結構180可被設置成與源極/汲極區150a至150f的上表面接觸，而不使源極/汲極區150a至150f凹陷。
接觸結構180可包括導電層、導電層與源極/汲極區150a至150f之間的金屬-半導體化合物層以及環繞導電層的接觸障壁金屬層。導電層可包含W、Co、Ti、其合金或其組合。金屬-半導體化合物層可為矽化物層，且可例如包含CoSi、NiSi或TiSi。接觸障壁金屬層可包含TiN、TaN、WN或其組合。
圖3A及圖3B是根據示例性實施例的半導體裝置的剖視圖。
參照圖3A及圖3B，半導體裝置200可包括具有第一區至第六區R1、R2、R3、R4、R5及R6的基底101、主動鰭105a、105b、105c、105d、105e及105f、各自包括多個通道層141、142及143的通道結構140a至140f、源極/汲極區150a、150b、150c、150d、150e及150f、介面層112、閘極介電層114a、114b、114c、114d、114e及114f、閘極間隔層116以及第一閘電極層至第六閘電極層GE1、GE2、GE3、GE4、GE5及GE6。半導體裝置100可更包括隔離區107、內部間隔層148、閘極頂蓋層160、層間絕緣層170及接觸結構180。在下文中，將僅對與圖2A及圖2B中的半導體裝置100不同的結構給出說明。
在半導體裝置200中，主動鰭105a至105f具有鰭結構，且第一閘電極層GE1至第六閘電極層GE6可設置於主動鰭105a至105f及通道結構140a至140f之間、通道結構140a至140f的多個通道層141、142及143之間以及通道結構140a至140f上方。因此，半導體裝置200可包括由通道結構140a至140f、源極/汲極區150a至150f以及第一閘電極層GE1至第六閘電極層GE6形成的多橋通道FET（multi-bridge channel FET，MBCFETTM ）。
MBCFET元件可包括第一電晶體至第六電晶體11、21、31、41、51及61。例如，第一電晶體至第三電晶體11、21及31可為p型MOS場效電晶體（MOSFET），且第四電晶體至第六電晶體41、51及61可為n型MOSFET。第一電晶體11至第六電晶體61可由不同的臨限電壓驅動，且可構成半導體裝置200中的同一電路或不同電路。
通道結構140a至140f可包括第一通道層至第三通道層141、142及143，即在主動鰭105a至105f上沿與主動鰭105a至105f的上表面垂直的方向（例如，Z方向）彼此間隔開的多個通道層。第一通道層至第三通道層141、142及143可與主動鰭105a至105f的上表面間隔開，同時連接至源極/汲極區150a至150f。第一通道層至第三通道層141、142及143可由半導體材料形成，且可包含例如矽（Si）、矽-鍺（SiGe）或鍺（Ge）中的至少一種。第一通道層至第三通道層141、142及143可由例如與基底101相同的材料形成。構成一個通道結構140a至140f的通道層141、142及143的數目及形狀可根據示例性實施例而變化。
內部間隔層148可平行於第一閘電極層GE1至第六閘電極層GE6設置於通道結構140a至140f之間。內部間隔層148可例如於在X方向上與第一閘電極層GE1至第六閘電極層GE6相鄰的相對二側上設置於第一通道層至第三通道層141、142及143中的每一者的下表面上方。內部間隔層148可具有與第一通道層至第三通道層141、142及143的外部側壁表面實質上共面的外部側壁表面。內部間隔層148的形狀並非僅限於圖式中所示的形狀，且面向第一閘電極層GE1至第六閘電極層GE6的側表面可向第一閘電極層GE1至第六閘電極層GE6內呈凸圓的。內部間隔層148可由氧化物、氮化物或氮氧化物形成，且具體而言，可包含低介電常數介電材料。
介面層112、閘極介電層114a至114f以及第一閘電極層GE1至第六閘電極層GE6可設置於第三通道層143上方，且可設置於主動鰭105a至105f與第一通道層141之間、第一通道層141與第二通道層142之間以及第二通道層142與第三通道層143之間。第一閘電極層GE1至第六閘電極層GE6可在一個方向上延伸，且被設置成與主動鰭105a至105f相交。介面層112可在源極/汲極區150a至150f之間設置於（例如，覆蓋）通道層141、142及143的上表面及下表面上。在源極/汲極區150a至150f之間，閘極介電層114a至114f可設置於（例如，覆蓋）內部間隔層148的內側表面以及介面層112的上表面及下表面，並環繞第一層至第四層121、122、123及124。
在第一源極/汲極區150a之間及第二源極/汲極區150b之間，第一層至第四層121、122、123及124可被設置成環繞第一上部導電層130a，且第一上部導電層130a可被設置成環繞第一內部導電層135a。在第三源極/汲極區150c之間，第二層至第四層122、123及124可被設置成環繞第二上部導電層130b，且第二上部導電層130b可被設置成環繞第二內部導電層135b。在第四源極/汲極區150d之間，第三層123及第四層124可被設置成環繞第三上部導電層130c，且第三上部導電層130c可被設置成環繞第三內部導電層135c。在第五源極/汲極區150e之間及第六源極/汲極區150f之間，第四層124可被設置成環繞第四上部導電層130d，且第四上部導電層130d可被設置成環繞第四內部導電層135d。
圖4是示出根據示例性實施例的製造半導體裝置的方法的流程圖。圖5A至圖5D是示出根據示例性實施例的製造半導體裝置的方法的流程圖。圖6A至圖6O是示出根據示例性實施例的製造半導體裝置的方法的製程流程圖。圖6A至圖6O示出製造圖2A及圖2B中的半導體裝置的方法的示例性實施例。圖7A至圖7F是半導體裝置的部分的局部放大剖視圖，其示出根據示例性實施例的製造半導體裝置的方法。
參照圖4及圖6A，可將具有第一區R1至第六區R6的基底101圖案化，以形成主動鰭105a至105f、犧牲閘極結構190及源極/汲極區150a至150f（例如，操作S10）。另外，在操作S10中，可形成閘極間隔層116及層間絕緣層170。
第一區至第三區R1、R2及R3可為PMOS電晶體區，且第四區至第六區R4、R5及R6可為NMOS電晶體區。基底101可包括導電區，例如摻雜有雜質的井結構。主動鰭105a至105f可藉由形成隔離區107（參見圖2B）來界定，且可具有自基底101突出的形狀。主動鰭105a至105f可包括雜質區。
犧牲閘極結構190設置於其中藉由後續製程如圖2A所示來設置介面層112、閘極介電層114a至114f以及第一閘電極層GE1至第六閘電極層GE6的區中。犧牲閘極結構190可包括犧牲閘極絕緣層192、犧牲閘電極層195及犧牲閘極頂蓋層196。犧牲閘極絕緣層192及犧牲閘極頂蓋層196可為絕緣層，且犧牲閘電極層195可為導電層，但本揭露並非僅限於此。例如，犧牲閘極絕緣層192可包含氧化矽，犧牲閘電極層195可包含多晶矽，且犧牲閘極頂蓋層196可包含氧化矽、氮化矽或氮氧化矽中的至少一種。
閘極間隔層116可形成於犧牲閘極結構190的二個（例如，相對的）側壁上。閘極間隔層116可由絕緣材料形成，且例如包含SiO、SiN、SiCN、SiOC、SiON或SiOCN中的至少一種。
源極/汲極區150a至150f可在移除主動鰭105a至105f的位於與閘極間隔層116相鄰的相對二側上的一部分之後形成於凹陷的主動鰭105a至105f上。源極/汲極區150a至150f可使用例如選擇性磊晶生長（selective epitaxial growth，SEG）製程形成。源極/汲極區150a至150f可包含摻雜有雜質的半導體材料，例如Si、SiGe或SiC。具體而言，第一源極/汲極區至第三源極/汲極區150a、150b及150c可包含p型雜質，且第四源極/汲極區至第六源極/汲極區150d、150e及150f可包含n型雜質。雜質可在源極/汲極區150a至150f的形成期間被原位摻雜，或者可在生長之後被單獨植入。
層間絕緣層170可藉由在沈積絕緣材料以覆蓋犧牲閘極結構190及源極/汲極區150a至150f之後執行平坦化製程以暴露出犧牲閘極結構190的上表面來形成。層間絕緣層170可例如包含氧化物、氮化物或氮氧化物中的至少一種，且可包含低介電常數介電材料。
參照圖4及圖6B，可移除犧牲閘極結構190以形成第一開口OP（例如，操作S20）。
可相對於隔離區107及主動鰭105a至105f選擇性地移除犧牲閘極結構190，使得可形成第一開口OP以暴露出隔離區107、主動鰭105a至105f以及閘極間隔層116。移除犧牲閘極結構190的製程可採用乾式蝕刻製程或濕式蝕刻製程中的至少一種。
參照圖4及圖6C，可在第一開口OP中形成介面層112及閘極介電層114a至114f（例如，操作S30）。可在第一區R1至第六區R6中形成第一層121（例如，操作S40）。
介面層112及閘極介電層114a至114f可被形成為在第一區R1至第六區R6中具有實質上相同的厚度。介面層112可形成於主動鰭105a至105f的在第一開口OP的下表面/水平面處暴露出的上表面上。根據示例性實施例，介面層112可藉由將主動鰭105a至105f中的每一者的一部分氧化來形成。
閘極介電層114a至114f可沿著第一開口OP的側壁及底表面實質上保形地形成。形成第一閘極介電層114a、第三閘極介電層114c及第五閘極介電層114e的製程以及形成第二閘極介電層114b、第四閘極介電層114d及第六閘極介電層114f的製程可彼此獨立地執行。閘極介電層114a至114f可使用原子層沈積（atomic layer deposition，ALD）或化學氣相沈積（chemical vapor deposition，CVD）來形成。第二閘極介電層114b可被形成為更包含第一閘極介電層114a中未包含的元素。例如，第一閘極介電層114a及第二閘極介電層114b可包含氧化鉿（HfO2 ），且第二閘極介電層114b可更包含氧化鑭鉿（LaHfx Oy ）。
第一層121可為藉由後續製程構成第一導電層120a的一部分的層。第一層121可保形地形成於閘極介電層114a至114f上。第一層121可使用原子層沈積（ALD）或化學氣相沈積（CVD）來形成。第一層121可包含TiN、TaN、TiON、TiSiN、W、WCN或其組合。第一層121可由與在後續製程中形成的第二層至第四層122、123及124相同的材料形成。
參照圖4、圖5A、圖6D及圖7A，可對第一區R1至第六區R6執行第一氧化處理製程1（例如，操作S45）。
第一氧化處理製程1可使用包含O2 、O3 或H2 O的源氣體來執行。第一氧化處理製程1可為氧電漿處理製程。第一層121可藉由第一氧化處理製程1被氧化。在其中第一層121包含TiN的一個實施例中，可藉由第一氧化處理製程1將氧自第一層121的表面擴散至第一層121中，如圖7A所示，使得第一層121的TiN可被氧化以變成TiON。根據示例性實施例，可省略第一氧化處理製程1。
參照圖4及圖6E，可在第三區至第六區R3、R4、R5及R6中移除第一層121（例如，操作S50）。
於在第一區R1及第二區R2上形成附加罩幕層之後，可僅在第三區至第六區R3、R4、R5及R6中移除第一層121。因此，第一層121可在第一區R1及第二區R2中保留。
參照圖4及圖6F，可在第一區R1至第六區R6中形成第二層122（例如，操作S60）。
第二層122可為藉由後續製程構成第一導電層120a及第二導電層120b的一部分的層。第二層122可在第一區R1及第二區R2中保形地形成於第一層121上，且可在第三區至第六區R3、R4、R5及R6中保形地形成於第三閘極介電層至第六閘極介電層114c、114d、114e及114f上。
參照圖4、圖5B、圖6G及圖7B，可對第一區R1至第六區R6執行第二氧化處理製程2（例如，操作S65）。
第二氧化處理製程2可使用包含O2 、O3 或H2 O的源氣體來執行。第二氧化處理製程2可為氧電漿處理製程。第二層122可藉由第二氧化處理製程2被氧化。在其中第二層122包含TiN的一個實施例中，可藉由第二氧化處理製程2將氧自第二層122的表面擴散至第二層122中，如圖7B所示，使得第二層122的TiN可變成TiON。根據示例性實施例，可省略第二氧化處理製程2。
在示例性實施例中，可改變藉由第二氧化處理製程2在第一層121及第二層122中將氧擴散至的深度。例如，如圖7E所示，可藉由第二氧化處理製程2將氧自第二層122的表面擴散，以將第一層121及第二層122的TiN變成TiON。在此種情形中，可省略第一氧化處理製程1。
可執行第一氧化處理製程1及第二氧化處理製程2，以將第一層121及第二層122中的每一者的TiN變成TiON。然而，在不執行第一氧化處理製程1的情況下，可在第二氧化處理製程2期間調整氧的擴散深度，以將第一層121及第二層122中的每一者的TiN變成TiON。
參照圖4及圖6H，可在第四區至第六區R4、R5及R6中移除第二層122（例如，操作S70）。
於在第一區至第三區R1、R2及R3上形成附加罩幕層之後，可僅在第四區至第六區R4、R5及R6中移除第二層122。因此，第二層122可在第一區至第三區R1、R2及R3中保留。
參照圖4及圖6I，可在第一區R1至第六區R6中形成第三層123（例如，操作S80）。
第三層123可為藉由後續製程構成第一導電層至第三導電層120a、120b及120c的一部分的層。第三層123可在第一區至第三區R1、R2及R3中保形地形成於第二層122上，且可在第四區至第六區R4、R5及R6中保形地形成於第四閘極介電層至第六閘極介電層114d、114e及114f上。
參照圖4、圖5C、圖6J及圖7C，可對第一區R1至第六區R6執行第三氧化處理製程3（例如，操作S85）。
第三氧化處理製程3可使用包含O2 、O3 或H2 O的源氣體來執行。第三氧化處理製程3可為氧電漿處理製程。第三層123可藉由第三氧化處理製程3被氧化。在其中第三層123包含TiN的一個實施例中，藉由第三氧化處理製程3將氧自第三層123的表面擴散至第三層123中，如圖7C所示，使得第三層123的TiN可變成TiON。根據示例性實施例，可省略第三氧化處理製程3。
在示例性實施例中，可改變藉由第三氧化處理製程3在第一層至第三層121、122及123中將氧擴散至的深度。例如，如圖7F所示，可藉由第三氧化處理製程3將氧自第三層123的表面擴散，以將第二層122及第三層123的TiN變成TiON。在此種情形中，可省略第二氧化處理製程2。
可執行第二氧化處理製程2及第三氧化處理製程3，以將第二層122及第三層123中的每一者的TiN變成TiON。然而，在不執行第二氧化處理製程2的情況下，可在第三氧化處理製程3期間調整氧的擴散深度，以將第二層122及第三層123中的每一者的TiN變成TiON。
參照圖4及圖6K，可在第五區R5及第六區R6中移除第三層123（例如，操作S90）。
於在第一區至第四區R1、R2、R3及R4上形成附加罩幕層之後，僅在第五區R5及第六區R6中移除第三層123。因此，第三層123可在第一區至第四區R1、R2、R3及R4中保留。
參照圖4及圖6L，可在第一區R1至第六區R6中形成第四層124（例如，操作S100）。
第四層124可為藉由後續製程構成第一導電層至第三導電層120a、120b及120c的一部分的層。第四層124可在第一區至第四區R1、R2、R3及R4中保形地形成於第三層123上，且可在第五區R5及第六區R6中保形地形成於第五閘極介電層114e及第六閘極介電層114f上。
參照圖4、圖5D、圖6M及圖7D，可對第一區R1至第六區R6執行第四氧化處理製程4（例如，操作S105）。
第四氧化處理製程4可使用包含O2 、O3 或H2 O的源氣體來執行。第四氧化處理製程4可為氧電漿處理製程。第四層124可藉由第四氧化處理製程4被氧化。在其中第四層124包含TiN的一個實施例中，可藉由第四氧化處理製程4將氧自第四層124的表面擴散至第四層124中，如圖7D所示，使得第四層124的TiN可變成TiON。根據示例性實施例，可省略第四氧化處理製程4。
參照圖4、圖6N及圖6O，可在第一區R1至第六區R6中形成上部導電層130a、130b、130c及130d以及內部導電層135a、135b、135c及135d（例如，操作S110）。可在第一閘電極層GE1至第六閘電極層GE6上形成閘極頂蓋層160（例如，操作S120）。
上部導電層130a、130b、130c及130d以及內部導電層135a、135b、135c及135d可在第一區R1至第六區R6中形成於第一開口OP中。
在形成上部導電層130a、130b、130c及130d以及內部導電層135a、135b、135c及135d之後，可在層間絕緣層170上移除第一層至第四層121、122、123及124、上部導電層130a、130b、130c及130d以及內部導電層135a、135b、135c及135d的一部分。移除製程可採用平坦化製程，例如化學機械拋光（chemical mechanical polishing，CMP）製程。
閘極間隔層116、第一層至第四層121、122、123及124、上部導電層130a、130b、130c及130d以及內部導電層135a、135b、135c及135d的上部分可被移除，且閘極頂蓋層160可形成於移除後的部分中。因此，最終可在第一區R1至第六區R6中形成第一閘電極層GE1至第六閘電極層GE6，且可形成第一電晶體至第六電晶體10、20、30、40、50及60。
再次參照圖2A，接觸結構180可被形成為藉由延伸穿過層間絕緣層170而連接至源極/汲極區150a至150f。因此，可製造出圖1至圖2B所示半導體裝置100。
圖8A至圖8D是示出根據示例性實施例的製造半導體裝置的方法的製程流程圖。圖8A至圖8D示出製造圖3A及圖3B所示半導體裝置的方法的示例性實施例。
參照圖8A，可在具有第一區R1至第六區R6的基底101上交替地堆疊犧牲層119以及通道層141、142及143。可將基底101、犧牲層119以及通道層141、142及143圖案化，以形成主動鰭105a至105f。可跨主動鰭105a至105f形成犧牲閘極結構190及閘極間隔層116。形成主動鰭105a至105f、隔離區107、閘極間隔層116及犧牲閘極結構190的製程與參照圖4及圖6A闡述的製程相同或相似，且因此將不再對此予以贅述。
犧牲層119可在後續製程中被替換成第一閘電極層GE1至第六閘電極層GE6，如圖3A及圖3B所示。犧牲層119可由相對於通道層141、142及143具有蝕刻選擇性的材料形成。犧牲層119以及通道層141、142及143例如包含半導體材料（包括矽（Si）、矽-鍺（SiGe）或鍺（Ge）中的至少一種在內），且可包含不同的材料。另外，犧牲層119以及通道層141、142及143可包含或可不包含雜質。例如，犧牲層119可包含矽-鍺（SiGe），且通道層141、142及143可包含矽（Si）。
犧牲層119以及通道層141、142及143可藉由使用基底101作為晶種執行磊晶生長製程來形成。與犧牲層119交替地堆疊的通道層141、142及143的數目可根據示例性實施例而變化。
參照圖8B，在與犧牲閘極結構190相鄰的相對二側上移除犧牲層119以及通道層141、142及143的暴露出的部分，以形成凹陷區RC。因此，可形成通道結構140a至140f。暴露的犧牲層119的一部分可自其側表面被移除。可在其中犧牲層119的一部分被移除的區中形成內部間隔層148。
可使用犧牲閘極結構190及閘極間隔層116作為罩幕來移除犧牲層119以及通道層141、142及143的暴露出的部分。因此，通道層141、142及143在X方向上具有經界定的長度，且構成通道結構140a至140f。
犧牲層119可例如藉由濕式蝕刻製程相對於通道結構140a至140f被選擇性地蝕刻，以在X方向上自其側表面被移除至一定深度。由於對側表面的蝕刻，犧牲層119可具有向內凹的側表面。
內部間隔層148可藉由在其中犧牲層119被移除的區中填充絕緣材料且移除沈積於通道結構140a至140f的外部側上的絕緣材料來形成。
參照圖8C，在與犧牲閘極結構190相鄰的相對二側上，可在主動鰭105a至105f上形成源極/汲極區150a至150f，且形成層間絕緣層170。然後，可移除犧牲閘極結構190以形成第二開口OPa。形成源極/汲極區150a至150f及層間絕緣層170的製程與參照圖4及圖6A闡述的製程相同或相似，且因此將不再對此予以贅述。然而，源極/汲極區150a至150f的上表面可被設置成高於第三通道層143的上表面。
犧牲閘極結構190可相對於設置於其下方的隔離區107、主動鰭105a至105f以及通道結構140a至140f被選擇性地移除。因此，隔離區107、主動鰭105a至105f、閘極間隔層116及內部間隔層148可被暴露出。
參照圖8D，可在第一區R1至第六區R6中形成第一層121。
第一層121可在第一區R1至第六區R6中保形地形成於閘極介電層114a至114f上。與圖6C所示不同，第一層121亦可保形地形成於在源極/汲極區150a至150f之間設置於通道結構140a至140f與主動鰭105a至105f之間的閘極介電層114a至114f上。
接下來，可以相同的方式執行與參照圖6D至圖7F闡述的製程相同的製程，以製造圖3A及圖3B所示半導體裝置。例如，可對第一區R1至第六區R6執行第一氧化處理製程1，以將第一層121的TiN變成TiON，且可在第三區至第六區R3、R4、R5及R6中移除第一層121。在第一氧化處理製程至第四氧化處理製程1、2、3及4中，可根據示例性實施例省略某些製程。
如上所述，電晶體的閘電極層可具有各種結構以提供各種臨限電壓。因此，可提供一種具有改良的電性特性的半導體裝置及其製造方法。
雖然以上已示出及闡述了示例性實施例，但熟習此項技術者將明瞭，在不背離由隨附申請專利範圍界定的本發明概念的範圍的條件下，可作出潤飾及變化。
1:第一氧化處理製程 2:第二氧化處理製程 3:第三氧化處理製程 4:第四氧化處理製程 10、11:第一電晶體 20、21:第二電晶體 30、31:第三電晶體 40、41:第四電晶體 50、51:第五電晶體 60、61:第六電晶體 100、200:半導體裝置 101:基底 105、105a、105b、105c、105d、105e、105f:主動鰭 107:隔離區 112:介面層 114a:閘極介電層/第一閘極介電層 114b:閘極介電層/第二閘極介電層 114c:閘極介電層/第三閘極介電層 114d:閘極介電層/第四閘極介電層 114e:閘極介電層/第五閘極介電層 114f:閘極介電層/第六閘極介電層 116:閘極間隔層 119:犧牲層 120a:第一導電層 120b:第二導電層 120c:第三導電層 121:第一層 122:第二層 123:第三層 124:第四層 130a:上部導電層/第一上部導電層 130b:上部導電層/第二上部導電層 130c:上部導電層/第三上部導電層 130d:上部導電層/第四上部導電層 135a:內部導電層/第一內部導電層 135b:內部導電層/第二內部導電層 135c:內部導電層/第三內部導電層 135d:內部導電層/第四內部導電層 140a、140b、140c、140d、140e、140f:通道結構 141:第一通道層/通道層 142:第二通道層/通道層 143:第三通道層/通道層 148:內部間隔層 150:源極/汲極區 150a:源極/汲極區/第一源極/汲極區 150b:源極/汲極區/第二源極/汲極區 150c:源極/汲極區/第三源極/汲極區 150d:源極/汲極區/第四源極/汲極區 150e:源極/汲極區/第五源極/汲極區 150f:源極/汲極區/第六源極/汲極區 160:閘極頂蓋層 170:層間絕緣層 180:接觸結構 190:犧牲閘極結構 192:犧牲閘極絕緣層 195:犧牲閘電極層 196:犧牲閘極頂蓋層 GE1:第一閘電極層 GE2:第二閘電極層 GE3:第三閘電極層 GE4:第四閘電極層 GE5:第五閘電極層 GE6:第六閘電極層 OP:第一開口 OPa:第二開口 R1:第一區 R2:第二區 R3:第三區 R4:第四區 R5:第五區 R6:第六區 RC:凹陷區 S10、S20、S30、S40、S45、S50、S60、S65、S70、S80、S85、S90、S100、S105、S110、S120:操作 T1:第一厚度 T2:第二厚度 T3:第三厚度 T4:第四厚度 T5:第五厚度 W1:第一寬度 W2:第二寬度 W3:第三寬度 W4:第四寬度 X、Y、Z:方向 A-A'、B-B'、C-C'、D-D'、E-E'、F-F'、I-I'、II-II'、III-III'、IV-IV'、V-V'、VI-VI':線
結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的以上及其他態樣、特徵及優點。 圖1是根據示例性實施例的半導體裝置的多個電晶體的平面圖。 圖2A示出分別沿著線I-I'、II-II'、III-III'、IV-IV'、V-V'及VI-VI'截取的圖1中半導體裝置的剖視圖。 圖2B示出分別沿著線A-A'、B-B'、C-C'、D-D'、E-E'及F-F'截取的圖1中半導體裝置的剖視圖。 圖3A示出根據示例性實施例的半導體裝置的剖視圖。 圖3B示出根據示例性實施例的半導體裝置的剖視圖。 圖4是示出根據示例性實施例的製造半導體裝置的方法的流程圖。 圖5A至圖5D是示出根據示例性實施例的製造半導體裝置的方法的流程圖。 圖6A至圖6O是示出根據示例性實施例的製造半導體裝置的方法的製程流程圖。 圖7A至圖7F是半導體裝置的部分的局部放大剖視圖，其示出根據示例性實施例的製造半導體裝置的方法。 圖8A至圖8D是示出根據示例性實施例的製造半導體裝置的方法的製程流程圖。
10:第一電晶體
20:第二電晶體
30:第三電晶體
40:第四電晶體
50:第五電晶體
60:第六電晶體
100:半導體裝置
101:基底
105a、105b、105c、105d、105e、105f:主動鰭
112:介面層
114a:閘極介電層/第一閘極介電層
114b:閘極介電層/第二閘極介電層
114c:閘極介電層/第三閘極介電層
114d:閘極介電層/第四閘極介電層
114e:閘極介電層/第五閘極介電層
114f:閘極介電層/第六閘極介電層
116:閘極間隔層
120a:第一導電層
120b:第二導電層
120c:第三導電層
121:第一層
122:第二層
123:第三層
124:第四層
130a:上部導電層/第一上部導電層
130b:上部導電層/第二上部導電層
130c:上部導電層/第三上部導電層
130d:上部導電層/第四上部導電層
135a:內部導電層/第一內部導電層
135b:內部導電層/第二內部導電層
135c:內部導電層/第三內部導電層
135d:內部導電層/第四內部導電層
150a:源極/汲極區/第一源極/汲極區
150b:源極/汲極區/第二源極/汲極區
150c:源極/汲極區/第三源極/汲極區
150d:源極/汲極區/第四源極/汲極區
150e:源極/汲極區/第五源極/汲極區
150f:源極/汲極區/第六源極/汲極區
160:閘極頂蓋層
170:層間絕緣層
180:接觸結構
GE1:第一閘電極層
GE2:第二閘電極層
GE3:第三閘電極層
GE4:第四閘電極層
GE5:第五閘電極層
GE6:第六閘電極層
R1:第一區
R2:第二區
R3:第三區
R4:第四區
R5:第五區
R6:第六區
T1:第一厚度
T2:第二厚度
T3:第三厚度
T4:第四厚度
T5:第五厚度
W1:第一寬度
W2:第二寬度
W3:第三寬度
W4:第四寬度
X、Y、Z:方向
I-I'、II-II'、III-III'、IV-IV'、V-V'、VI-VI':線

Claims (10)

  1. 一種半導體裝置，包括： 基底，具有第一區、第二區及第三區； 第一電晶體，在所述第一區上，且包括第一閘極介電層、在所述第一閘極介電層上的第一閘電極層以及在所述第一閘電極層的相對側上的所述基底上的第一源極/汲極區； 第二電晶體，在所述第二區上，且包括第二閘極介電層、在所述第二閘極介電層上的第二閘電極層以及在所述第二閘電極層的相對側上的所述基底上的第二源極/汲極區；以及 第三電晶體，在所述第三區上，且包括第三閘極介電層、在所述第三閘極介電層上的第三閘電極層以及在所述第三閘電極層的相對側上的所述基底上的第三源極/汲極區， 其中所述第一閘電極層及所述第二閘電極層中的每一者包括： 第一導電層； 第一上部導電層，在所述第一導電層上；以及 第一內部導電層，在所述第一上部導電層上， 其中所述第三閘電極層包括： 第二導電層； 第二上部導電層，在所述第二導電層上；以及 第二內部導電層，在所述第二上部導電層上， 其中所述第一導電層及所述第二導電層各自包括第一層及第二層， 其中所述第一導電層更包括第三層及第四層， 其中所述第一導電層及所述第二導電層包含氮化鈦（TiN）， 其中所述第一層至所述第四層中的至少一者包含氮氧化鈦（TiON），且 其中所述第一電晶體至所述第三電晶體是具有相同通道導電類型的金屬氧化物半導體場效電晶體（MOSFET）。
  2. 如請求項1所述的半導體裝置， 其中在所述第一閘電極層中，所述第一層至所述第四層堆疊於所述第一閘極介電層上，且 其中在所述第二閘電極層中，所述第一層至所述第四層堆疊於所述第二閘極介電層上。
  3. 如請求項2所述的半導體裝置， 其中所述第一閘極介電層及所述第二閘極介電層包含共同的材料，且 其中所述第二閘極介電層更包含不存在於所述第一閘極介電層中的鑭（La）、釓（Gd）、釕（Ru）、釔（Y）或鈧（Sc）中的至少一種。
  4. 如請求項3所述的半導體裝置， 其中所述第一電晶體的所述第一層及所述第二電晶體的所述第二層包含TiON，且 其中所述第一電晶體的臨限電壓小於所述第二電晶體的臨限電壓。
  5. 如請求項1所述的半導體裝置， 其中所述第一電晶體的所述第一層至所述第四層中的除所述第一電晶體的所述第一層至所述第四層中的所述至少一者之外的一些層包含TiON， 其中所述第三電晶體的所述第一層及所述第二層包含TiN， 其中所述第一電晶體的臨限電壓較所述第三電晶體的臨限電壓小約10毫伏（mV）至約60毫伏（mV）。
  6. 一種半導體裝置，包括： 基底，具有第一區及第二區； 第一閘電極層，在所述第一區上，且包括包含第一多個層的第一導電層，並且所述第一閘電極層包括在所述第一導電層上的第一上部導電層；以及 第二閘電極層，在所述第二區上，且包括包含第二多個層的第二導電層，並且所述第二閘電極層包括在所述第二導電層上的第二上部導電層， 其中所述第一多個層中的至少一者包含氮氧化鈦（TiON）， 其中包括所述第一閘電極層的第一電晶體及包括所述第二閘電極層的第二電晶體是具有相同通道導電類型的金屬氧化物半導體場效電晶體（MOSFET），且 其中所述第一電晶體的臨限電壓小於所述第二電晶體的臨限電壓。
  7. 如請求項6所述的半導體裝置，更包括： 第一閘極電介質，在所述第一導電層的下表面及側表面上， 其中在所述第一閘電極層中，所述第一多個層中的每一者的至少一部分具有U形狀，且 其中所述第一上部導電層及所述第二上部導電層中的每一者的至少一部分具有U形狀。
  8. 一種半導體裝置，包括： 基底，具有第一區、第二區及第三區； 第一閘極結構，在所述第一區上，且包括第一閘極介電層、在所述第一閘極介電層上的第一導電層及在所述第一導電層上的第一上部導電層； 第二閘極結構，在所述第二區上，且包括第二閘極介電層、在所述第二閘極介電層上的第二導電層及在所述第二導電層上的第二上部導電層；以及 第三閘極結構，在所述第三區上，且包括第三閘極介電層、在所述第三閘極介電層上的第三導電層及在所述第三導電層上的第三上部導電層， 其中所述第一導電層至所述第三導電層中的每一者包括包含氮化鈦（TiN）的一或多個第一層，且 其中所述第一導電層及所述第二導電層更包括包含氮氧化鈦（TiON）的一或多個第二層。
  9. 如請求項8所述的半導體裝置，其中所述第一導電層的厚度小於所述第三導電層的厚度。
  10. 如請求項8所述的半導體裝置，其中所述第一閘極結構的下部分包括所述第一導電層的所述一或多個第一層。
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US9024299B2 (en) 2008-10-14 2015-05-05 Imec Method for fabricating a dual work function semiconductor device and the device made thereof
US9239012B2 (en) 2011-06-08 2016-01-19 United Technologies Corporation Flexible support structure for a geared architecture gas turbine engine
US8404530B2 (en) 2011-07-07 2013-03-26 International Business Machines Corporation Replacement metal gate with a conductive metal oxynitride layer
US10300830B2 (en) 2011-10-24 2019-05-28 Solaris Oilfield Site Services Operating Llc Storage and blending system for multi-component granular compositions
US9177870B2 (en) 2011-12-16 2015-11-03 Taiwan Semiconductor Manufacturing Company Ltd. Enhanced gate replacement process for high-K metal gate technology
US8772114B2 (en) 2012-03-30 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate semiconductor device and method of fabricating thereof
EP3403995B1 (en) 2012-08-15 2021-01-27 Lockheed Martin Energy, LLC High solubility iron hexacyanides
US9040404B2 (en) 2012-11-14 2015-05-26 International Business Machines Corporation Replacement metal gate structure for CMOS device
US9721086B2 (en) 2013-03-15 2017-08-01 Advanced Elemental Technologies, Inc. Methods and systems for secure and reliable identity-based computing
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US9920176B2 (en) 2015-06-05 2018-03-20 Exxonmobil Chemical Patents Inc. Single site catalyst supportation
KR102293127B1 (ko) * 2017-06-23 2021-08-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10504789B1 (en) 2018-05-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-deposition treatment for FET technology and devices formed thereby

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