JP7062682B2 - 半導体構造体の寄生容量を低減する方法および寄生容量を低減する半導体構造体 - Google Patents

半導体構造体の寄生容量を低減する方法および寄生容量を低減する半導体構造体 Download PDF

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Description

本発明は、概して半導体デバイスに関し、より詳細には、寄生容量が低減された縦型電界効果トランジスタ（ＦＥＴ）の形成に関する。
電界効果トランジスタ（ＦＥＴ）は、ソース、ゲート、およびドレインを有するトランジスタである。ＦＥＴの動作は、ソースとドレインとの間でゲートを通過するチャネルに沿った多数キャリアの流れに依存する。ソースとドレインとの間にある、チャネルを通過する電流は、ゲートの下の横電場によって制御される。１つより多いゲート（マルチゲート）は、チャネルをより効率的に制御するのに使用され得る。ゲートの長さは、如何に速くＦＥＴを切り替えるかを決定する。
ＦＥＴのサイズは、１つまたは複数のフィン形状チャネルを使用することにより縮小されてきた。そのようなチャネル構造を使用するＦＥＴは、ＦｉｎＦＥＴと呼ばれ得る。フィンは、ゲートの作用を受けるチャネルの表面積を最大化するために垂直チャネル構造を使用する。ゲートはチャネルの片側（面）以上にわたって延在するので、ゲートはチャネルをより強く制御する。いくつかのデバイスでは、ゲートはチャネルを完全に囲むことができ、すなわち、懸架式チャネルがゲートを貫通し、チャネルのすべての面がゲートの作用を受ける。マルチゲートＦＥＴを製造する１つの課題は、従来の平面ＦＥＴに比べて本質的に高い寄生容量である。
したがって、当技術分野において上記課題に対処する必要がある。
一実施形態によれば、半導体構造体の寄生容量を低減する方法が提供される。方法は、基板の上にフィン構造体を形成することと、フィン構造体と基板との間の第１のソース／ドレイン領域を形成することと、フィン構造体に隣接する第１のスペーサを形成することと、第１のソース／ドレイン領域に隣接する第２のスペーサを形成することと、露出面において第１のソース／ドレイン領域を陥凹させることと、を含む。方法は、陥凹した第１のソース／ドレイン領域の露出面内にシャロー・トレンチ・アイソレーション（ＳＴＩ：Shallow Trench Isolation）領域を形成することと、ＳＴＩ領域の上にボトム・スペーサを付着させることと、ボトム・スペーサの上に金属ゲート・スタックを形成することと、金属ゲート・スタックの上にトップ・スペーサを付着させることと、金属ゲート・スタックを切ることと、フィン構造体の上に第２のソース／ドレイン領域を形成することと、ＳＴＩ領域が金属ゲート・スタックと第１のソース／ドレイン領域との間のある長さに延在するようにコンタクトを形成することと、をさらに含む。
一実施形態によれば、寄生容量を低減する半導体構造体が提供される。半導体構造体は、基板の上に形成されたフィン構造体、フィン構造体と基板との間に形成された第１のソース／ドレイン領域、フィン構造体に隣接して形成された第１のスペーサ、および第１のソース／ドレイン領域に隣接して形成された第２のスペーサを含み、第１のソース／ドレイン領域は露出面に陥凹される。半導体構造体は、陥凹した第１のソース／ドレイン領域の露出面内に形成されたシャロー・トレンチ・アイソレーション（ＳＴＩ）領域、ＳＴＩ領域の上に付着したボトム・スペーサ、ボトム・スペーサの上に形成された金属ゲート・スタック、金属ゲート・スタックの上に付着したトップ・スペーサ、切り取られた金属ゲート・スタック、フィン構造体の上に形成された第２のソース／ドレイン領域、およびＳＴＩ領域が金属ゲート・スタックと第１のソース／ドレイン領域との間のある長さに延在するように形成されたコンタクトをさらに含む。
例示的な実地形態が様々な発明の対象に関連して説明されることに留意されたい。具体的には、方法タイプ・クレームに関連して説明される実施形態がある一方、装置タイプ・クレームに関連して説明されている実施形態もある。しかし、当業者であれば、特に断りのない限り、あるタイプの発明の対象に属する特徴のいずれの組合せにも加えて、様々な発明の対象に関係する特徴間、具体的には、方法タイプ・クレームの特徴と、装置タイプ・クレームの特徴との間のいずれの組合せも、本書内で説明されるとして考えられることを、上記および以下の説明から推察するであろう。
これらおよび他の特徴および利点は、添付図面に関連して読まれる、説明的な実施形態の以下の詳細な説明から明らかになるであろう。
本発明は、以下の図に関連して好ましい実施形態の以下の説明において詳細を提供する。
本発明による、半導体基板の上に形成されたフィンの斜視図である。 本発明による、フィンが切られている図１の構造体の斜視図である。 本発明による、アクティブ領域を形成する際の切断部を描写するための切り取りが実行される、図２の構造体の斜視図である。 本発明による、軸Ａ－Ａ’に沿ったフィンの切断部を描写する、図３の構造体の断面図である。 本発明による、第１のソース／ドレイン領域が形成され、共形誘電体ライナ（conformal dielectric liner）が付着した、図４の構造体の断面図である。 本発明による、第１のソース／ドレイン領域に隣接した第１のスペーサ・セット、およびフィンに隣接した第２のスペーサ・セットを作るようにエッチングが実行される、図５の構造体の断面図である。 本発明による、第１のソース／ドレイン領域が露出面において陥凹される、図６の構造体の断面図である。 本発明による、シャロー・トレンチ・アイソレーション（ＳＴＩ）領域が、第１のソース／ドレイン領域の上に形成される、図７の構造体の断面図である。 本発明による、フィンに隣接した第２のスペーサ・セットが選択的に取り除かれ、ボトム・スペーサが、ＳＴＩおよび第１のソース／ドレイン領域の露出された領域の上に付着した、図８の構造体の断面図である。 本発明による、金属ゲート・スタックがボトム・スペーサの上に形成される、図９の構造体の断面図である。 本発明による、トップ・スペーサが金属ゲート・スタックの上に形成される、図１０の構造体の断面図である。 本発明による、金属ゲート・スタックが切られる、図１１の構造体の断面図である。 本発明による、トップ・ソース／ドレイン領域が、フィンの上に直接形成される、図１２の構造体の断面図である。 本発明による、トップおよびボトム・コンタクトが形成される、図１３の構造体の断面図である。 本発明による、寄生容量を低減する方法のブロック／流れ図である。
図面全体を通して、同一または類似の参照番号は、同一または類似の要素を表す。
本発明による実施形態は、縦型電界効果トランジスタ（ＶＦＥＴ）デバイスにおいて寄生容量を低減する方法およびデバイスを提供する。ＦＥＴは通常、半導体基板上に形成され、ソース領域とドレイン領域との間に付着したチャネル領域、およびチャネル領域を通してソース領域とドレイン領域を電気的に接続するように構成されたゲートを含む。チャネル領域が基板の主表面に平行である構造体は、平面状ＦＥＴ構造体と呼ばれるが、チャネル領域が基板の主表面に垂直である構造体は、ＶＦＥＴと呼ばれる。したがって、ＶＦＥＴデバイスにおいて、ソース領域とドレイン領域との間の電流の流れの方向は、基板の主表面に垂直である。ＶＦＥＴデバイスは、基板から上方に延びる縦型フィンまたはナノワイヤを含む。フィンまたはナノワイヤは、トランジスタのチャネル領域を形成する。ソース領域およびドレイン領域は、チャネル領域のトップ端およびボトム端に電気的に接触して位置しているが、ゲートは、フィン側壁またはナノワイヤ側壁の１つまたは複数の上に付着している。縦型ＦＥＴアーキテクチャにおいて、接触したゲートピッチは、ゲート長から分離され得る。しかし、縦型ＦＥＴにおいて、ボトム・ソース／ドレイン（Ｓ／Ｄ）への接触は、ボトムＳ／Ｄ接触がゲートに重なるように、構造体のトップから形成される。この重なり構成は、隣接する導電素子間の望ましくない寄生容量を作り出す。
本発明による実施形態は、ゲートとボトム・ソース／ドレイン（Ｓ／Ｄ）との間の重なりを縮小することによって、寄生容量を低減する方法およびデバイスを提供する。ゲートとボトムＳ／Ｄとの間の距離は、約１０ｎｍより大きくなるように延ばされ、それが、デバイスの最大電圧（Ｖｍａｘ）を上げる。本発明による実施形態は、ゲート－ソース／ドレイン容量をさらに低減し、最大動作電圧を向上させるために、逆段差（reverse-stepped）形状の混成スペーサを有するＶＦＥＴを形成する方法およびデバイスを提供する。
本発明は、所与の例示的アーキテクチャの観点から説明されるが、他のアーキテクチャ、構造体、基板材料、およびプロセス特徴ならびにステップ／ブロックは本発明の範囲内で変更され得る、ことが理解されよう。ある特徴は、分かりやすくするためにすべての図に示されているわけではないことに留意されたい。これは、如何なる特定の実施形態、または図、または特許請求の範囲の限定として解釈されることを意図しない。
図１は、本発明による、半導体基板の上に形成されたフィンの斜視図である。
半導体構造体５は、半導体基板１０を含む。フィン１２は、基板１０の上に形成される。ハード・マスク１４は、フィン１２の上に形成され得る。
１つまたは複数の実施形態において、基板１０は、半導体または活性表面半導体層を有する絶縁体であり得る。基板１０は、結晶性、準結晶性、微結晶性、または非結晶性であり得る。
図２は、本発明による、フィンが切り取られている、図１の構造体の斜視図である。
様々な例示的な実施形態において、フィン１２が切り取られる。フィン１２は、エッチングによって切り取られ得る。通常、２つの異なるエッチング・マスクを含む、２つの別個のフィン取り除きプロセスまたは「フィン切り取り」エッチング・プロセスは、不必要なフィン（またはそれの一部）を取り除くように行われる。これらのフィン取り除きエッチング・プロセスのうちの１つは、いわゆる「ＦＣ切り取り」プロセスと呼ばれることがある一方、もう１つのフィン取り除きエッチング・プロセスは、いわゆる「ＦＨ切り取り」プロセスと呼ばれることがある。通常、ＦＣ切り取りプロセスが最初に行われるが、ＦＣ切り取りおよびＦＨ切り取りは、いずれの順番でも行われ得る。ＦＣ切り取りプロセスは、ＦＣ切り取りマスク（例えば、フォトレジスト）によって露出したフィンの軸方向長さの一部を取り除くことによって、複数のフィン１２を横断する方向において、フィン１２を切り取るように行われる。
図３は、本発明による、アクティブ領域を形成する際の切断部を描写するための切り取りが実行される、図２の構造体の斜視図である。
図４は、本発明による、軸Ａ－Ａ’に沿ってフィンの切断部を描写する、図３の構造体の断面図である。
様々な実施形態において、切断部を描写するための切り取りは軸Ａ－Ａ’に沿って実行される。断面図は、基板１０、基板の上に形成されたフィン１２、およびフィン１２の上に形成されたハード・マスク１４を描写する。
図５は、本発明による、第１のソース／ドレイン領域が形成され、共形誘電体ライナが付着された、図４の構造体の断面図である。
様々な実施形態において、ソース／ドレイン領域１６が基板１０の上に形成される。ソース／ドレイン領域１６は、ドープ・ボトムＳ／Ｄ領域１６と呼ばれ得る。ドープ・ボトムＳ／Ｄ領域１６は、基板１０の厚さより大きい厚さを有することができる。
様々な実施形態において、誘電体ライナ１８は構造体の上に付着される。誘電体ライナ１８は、共形誘電体ライナであり得る。誘電体ライナ１８は、１０ｎｍより大きい厚さを有し得る。誘電体ライナ１８は、例えば、窒化ケイ素（ＳｉＮ）ライナであり得る。ライナ材料は、低誘電率材料（例えば、ＳｉＢＣＮ、ＳｉＯＣなど）などの、別の誘電体材料でもあり得る。ライナ１８は、ハード・マスク１４の側壁／トップ面と同様に、フィン１２の側壁を覆う。ライナ１８は、ドープ・ボトムＳ／Ｄ領域１６の露出部／セクションも覆う。ライナ１８は、さらに基板１０の任意の露出部を覆う。ライナ１８は、ハード・マスク１４全体を覆う。
様々な実施形態において、ドープ・ソース／ドレイン１６は、エピタキシャル成長によって有利に付着されるかまたは形成される。エピタキシャル成長がどのように発展するかに応じて、後続の処理に適している、ソース／ドレイン領域１６のトップ面につながるために、エピタキシャル成長を異方性エッチングすることが必要であり得る。ドーパントは、イオン注入によってドープ領域１６（例えば、ソース／ドレイン領域）に、およびドープ領域１６をアニール処理することによって形成されたソース／ドレインに提供され得る。
図６は、本発明による、エッチングが、第１のソース／ドレイン領域に隣接した第１のスペーサ・セット、およびフィンに隣接した第２のスペーサ・セットを作るように実行される、図５の構造体の断面図である。
様々な実施形態において、誘電体ライナ１８は、フィン１２に隣接した第１のスペーサ・セット２０、およびハード・マスク１４の側壁部を形成するようにエッチングされる。誘電体ライナ１８は、基板１０に隣接した第２のスペーサ・セット２２、およびドープ・ボトムＳ／Ｄ１６の側壁部を形成するようにもエッチングされる。エッチングは、例えばＲＩＥエッチングであり得る。エッチングはさらに、ハード・マスク１４のトップ面１５の露出をもたらす。エッチングは、ドープ・ボトムＳ／Ｄ１６のトップ面１７の露出ももたらす。スペーサ２０は、フィン１２の側壁面全体に接触する。スペーサ２２は、ドープ・ボトムＳ／Ｄ１６の側壁面の大部分に接触する。
図７は、本発明による、第１のソース／ドレイン領域が露出面において陥凹される、図６の構造体の断面図である。
様々な実施形態において、ドープ・ボトムＳ／Ｄ１６は、誘電体ライナ１８（または第２のスペーサ・セット２２）によって覆われていない領域において凹部２４を形成するようにエッチングされる。凹部２４は、ドープ・ボトムＳ／Ｄ１６の中の距離「Ａ」に及ぶ。１つの例では、凹部は、フィン１２の片面上の長さ「Ｂ」およびフィン１２の裏面上の長さ「Ｃ」に及び、長さ「Ｂ」および長さ「Ｃ」は互いに関して相違し得る。もちろん、当業者はそのような長さが実質的に等しいことを予期することができる。
図８は、本発明による、シャロー・トレンチ・アイソレーション（ＳＴＩ）領域が第１のソース／ドレイン領域の上に形成される、図７の構造体の断面図である。
様々な実施形態において、ＳＴＩ領域２６は凹部２４の中に形成される。ＳＴＩ領域２６は、第２のスペーサ・セット２２全体を覆う。ＳＴＩ領域２６は、ＳＴＩ領域２６が第１のスペーサ・セット２０の側壁に接触するように、ドープ・ボトムＳ／Ｄ１６の上の距離または長さ「Ｄ」に及ぶ。このようにして、ＳＴＩ領域２６は、それらが第１のスペーサ・セット２０まで延在するように、凹部範囲２４全体を覆う。言い換えれば、ＳＴＩ領域２６は、フィン１２のボトム・セクション／部の上にあるレベルに形成され、かつ凹設／平面化される。したがって、ＳＴＩ領域２６のトップ面２５は、フィン１２のボトム面１３の上に延在する。
シャロー・トレンチ・アイソレーション（ＳＴＩ）領域２６は、ＲＩＥまたはプラズマ・エッチングなどの従来のドライ・エッチング・プロセスを利用して、ドープ・ボトムＳ／Ｄ１６におけるトレンチをエッチングすることによって形成される。トレンチは、例えば、窒化ケイ素または酸窒化ケイ素などの従来のライナ材料で必要に応じて裏打ちされ得、次に、ＣＶＤまたは別の類似の付着プロセスは、トレンチを酸化ケイ素または別の類似のＳＴＩ誘電体材料で充填するために使用される。ＳＴＩ誘電体は、付着後に必要に応じて高密度化され得る。化学機械研磨（ＣＭＰ）などの従来の平面化プロセスは、必要に応じて平面構造体を提供するのに使用され得る。
図９は、本発明による、フィンに隣接した第２のスペーサ・セットが選択的に取り除かれ、ボトム・スペーサがＳＴＩおよび第１のソース／ドレイン領域の露出された領域の上に付着した、図８の構造体の断面図である。
様々な実施形態において、第１のスペーサ・セット２０が選択的に取り除かれ、ボトム・スペーサ付着が行われる。言い換えれば、第１のスペーサまたはボトム・スペーサ２８が、高密度プラズマ付着（ＨＤＰ）およびガス・クラスター・イオン・ビーム付着（ＧＣＩＢ）などの方向性付着方法を使用して付着させられる。方向性付着とは、付着が、なるべく垂直面上ではなく水平面上で起こることを意味する。方向性付着に続いて、垂直面上の不必要なボトム・スペーサ材料２８を取り除くために、ウェットエッチングが行われ得る。このように、ボトム・スペーサ２８は、ＳＴＩ領域２６だけではなく、ハード・マスク１４の上面１５にも接触するかまたはそれらを覆う。ボトム・スペーサ２８は、例えば、窒化膜とすることができる。一実施形態において、ボトム・スペーサ２８は、酸化物、例えば酸化ケイ素（ＳｉＯ）、窒化物、例えば窒化ケイ素（ＳｉＮ）、または酸窒化物、例えば酸窒化ケイ素（ＳｉＯＮ）とすることができる。
図１０は、本発明による、金属ゲート・スタックがボトム・スペーサの上に形成されている図９の構造体の断面図である。
様々な実施形態において、金属ゲート３０またはｈｉｇｈ－ｋ金属ゲート（ＨＫＭＧ）３０が、ＳＴＩ領域２６の上に形成されているボトム・スペーサ２８の上に形成されている。ＨＫＭＧ３０の厚さは、ボトム・スペーサ２８の厚さよりも大きい。ＨＫＭＧ３０の厚さは、ボトム・スペーサ２８の上に形成されたＳＴＩ領域２６の厚さよりも大きい。ＨＫＭＧ３０は、フィン１２の側壁に沿って延在する。しかし、ＨＫＭＧ３０は、フィン１２の側壁面全体には接触しない。実際には、フィン１２の側壁の長さ「Ｈ」が、露出したままである。
様々な実施形態において、ＨＫＭＧ３０は、窒化チタン、炭化チタン、チタン・アルミニウム炭化物、窒化タンタルおよび炭化タンタルなどの仕事関数金属と、タングステン、アルミニウムおよび胴などの導電性金属と、二酸化ケイ素（ＳｉＯ２）、酸化ハフニウム（例えば、ＨｆＯ２）、ハフニウム・シリコン酸化物（例えば、ＨｆＳｉＯ４）、ハフニウム・シリコン酸窒化物（ＨｆｗＳｉｘＯｙＮｚ）、酸化ランタン（例えば、Ｌａ２Ｏ３）、ランタン・アルミニウム酸化物（例えば、ＬａＡｌＯ３）、酸化ジルコニウム（例えば、ＺｒＯ２）、ジルコニウム・シリコン酸化物（例えば、ＺｒＳｉＯ４）、ジルコニウム・シリコン酸窒化物（ＺｒｗＳｉｘＯｙＮｚ）、酸化タンタル（例えば、ＴａＯ２、Ｔａ２Ｏ５）、酸化チタン（例えば、ＴｉＯ２）、バリウム・ストロンチウム・チタン酸化物（例えば、ＢａＴｉＯ３－ＳｒＴｉＯ３）、バリウム・チタン酸化物（例えば、ＢａＴｉＯ３）、ストロンチウム・チタン酸化物（例えば、ＳｒＴｉＯ２）、酸化イットリウム（例えば、Ｙ２Ｏ３）、酸化アルミニウム（例えば、Ａｌ２Ｏ３）、鉛・スカンジウム・タンタル酸化物（Ｐｂ（ＳｃｘＴａ１－ｘ）Ｏ３）、および鉛亜鉛ニオブ酸（例えば、ＰｂＺｎ１／３Ｎｂ２／３Ｏ３）などの酸化物と、を含み得るが、それらに限定されるものではない。
図１１は、本発明による、トップ・スペーサが金属ゲート・スタックの上に形成されている図１０の構造体の断面図である。
様々な実施形態において、トップ・スペーサ付着が行われる。トップ・スペーサは、付着させられ、エッチバックされた第２のスペーサ３２であり、それにより、このトップ・スペーサ３２がＨＫＭＧ３０の上に付着されられている。トップ・スペーサ３２は、例えば、窒化膜とすることができる。一実施形態において、トップ・スペーサ３２は、酸化物、例えば酸化ケイ素（ＳｉＯ）、窒化物、例えば窒化ケイ素（ＳｉＮ）、または酸窒化物、例えば酸窒化ケイ素（ＳｉＯＮ）とすることができる。
図１２は、本発明による、金属ゲート・スタックが切り取られている図１１の構造体の断面図である。
様々な実施形態において、ゲート切り取りは、金属ゲート３０の一部が切り取られて、ボトム・スペーサ２８の上面２７を露出させるように、行われる。切り取り３４は、ボトム・スペーサ２８の上面２７までの距離「Ｘ」に及ぶ。
図１３は、本発明による、エッチングによるフィン１２の上面上の材料３２および１４の選択的な取り除き後に、トップ・ソース／ドレイン領域がフィンの上に形成されている図１２の構造体の断面図である。
様々な実施形態において、層間絶縁（ＩＬＤ）酸化物充填が行われる。ＩＬＤ３６が平坦化される。ＩＬＤ３６は、トップ・スペーサ３２を１つのセクションにおいて、またボトム・スペーサ２８を別のセクション（切り取りセクション）において、包囲するか包むか取り囲む。ＩＬＤ平坦化に続いて、材料３２およびフィン１２の上面上の材料１４が、エッチング・プロセスによって選択的に取り除かれる。次に、ドープ・トップ・ソース／ドレイン領域３８がフィン１２の上に形成される。
１つの例示的な実施形態において、ＩＬＤ３６は、ドープ・トップＳ／Ｄ３８の頂点まで延在する。言い方を変えれば、ＩＬＤ３６の上面３５は、ドープ・トップＳ／Ｄ３８の上面３７と面一である。ドープ・トップＳ／Ｄ３８は、フィン１２の上面全体を覆うことができる。ゲート切り取り領域３４では、ＩＬＤ３６は、トップ・スペーサ３２だけではなく、ＨＫＭＧ３０の露出側壁面にも接触する。ＩＬＤ３６は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯｘＮｙ、ＳｉＣ、ＳｉＣＯ、ＳｉＣＯＨ、およびＳｉＣＨ化合物などの材料を含むシリコンから成る群から選択され得る。
図１４は、本発明による、トップ・コンタクトおよびボトム・コンタクトが形成されている図１３の構造体の断面図である。
様々な実施形態において、ゲート・コンタクト４０、トップ・コンタクト４１およびボトム・コンタクト４２が形成される。ゲート・コンタクト４０は、ＨＫＭＧ３０の中に延在する。トップ・コンタクト４１は、フィン１２の上に形成されたドープ・トップＳ／Ｄ３８まで延在する。ボトム・コンタクト４２は、ドープ・ボトムＳ／Ｄ１６の上面、第２のスペーサ２２の上面、およびＳＴＩ領域２６の上面まで延在する。コンタクト４０、４１および４２を形成するために、ＩＬＤ酸化物３６がさらに取り除かれる。残っているＩＬＤ酸化物は、３６’と示される。残っているＩＬＤ酸化物３６’の上面３５’は、コンタクト４０、４１および４２の上面と面一である。また、ゲート・コンタクト４０用の道を作るために、トップ・スペーサ３２の一部が取り除かれる。残っているトップ・スペーサは、３２’と示され得る。図１４には、仕上がりの半導体構造体５０が示されている。
様々な実施形態において、構造体５０は、金属ゲート・スタック３０と第１のソース／ドレイン領域１６との間のＳＴＩ２６を拡張することによって、ゲート・ソース／ドレイン間容量が低減されることをもたらす。金属ゲート・スタック３０と第１のソース／ドレイン領域１６との間の距離は、約１０ｎｍよりも大きい。それに加え、ＳＴＩ領域２６の上に形成されたボトム・スペーサ２８は、逆段差構造構成を画定する。したがって、構造体５０は、ゲートとボトム・ソース／ドレイン（Ｓ／Ｄ）との重なりを少なくすることによって、寄生容量を低減する。ゲートとボトムＳ／Ｄとの間の距離は、約１０ｎｍよりも大きくなるように延ばされ、それがデバイスのＶｍａｘを上げる。さらに、ＶＦＥＴが、ゲート・ソース／ドレイン間容量をさらに低減し、かつ最大動作電圧を高めるように、逆段差形の混成スペーサで形成される。
図１５は、本発明による、寄生容量を低減する方法のブロック／流れ図である。
ブロック１０２において、フィン構造体が、基板の上に形成される。
ブロック１０４において、第１のソース／ドレイン領域が、フィン構造体と基板との間に形成される。
ブロック１０６において、第１のスペーサが、フィン構造体に隣接して形成される。第１のスペーサが、フィンに隣接して形成された誘電体ライナをエッチングすることによって形成される。
ブロック１０８において、第２のスペーサが、第１のソース／ドレイン領域に隣接して形成される。第２のスペーサが、第１のソース／ドレイン領域に隣接する誘電体ライナをエッチングすることによって形成される。
ブロック１１０において、第１のソース／ドレイン領域が、露出面において陥凹される。露出面は、誘電体ライナによって覆われない範囲である。
ブロック１１２において、シャロー・トレンチ・アイソレーション（ＳＴＩ）領域が、陥凹した第１のソース／ドレイン領域の露出面内に形成される。ＳＴＩ領域も、第１のソース／ドレイン領域に隣接する第２のスペーサ・セットを覆う。
ブロック１１４において、ボトム・スペーサが、ＳＴＩ領域の上に付着させられる。
ブロック１１６において、金属ゲート・スタックが、ボトム・スペーサの上に形成される。
ブロック１１８において、トップ・スペーサが金属ゲート・スタックの上に形成される。
ブロック１２０において、金属ゲート・スタックが切り取られる。
ブロック１２２において、第２のソース／ドレイン領域が、直接フィン構造体の上に形成される。
ブロック１２４において、ＳＴＩ領域が、金属ゲート・スタックと第１のソース／ドレイン領域との間のある長さに延在するように、コンタクトが形成される。
本発明が所与の例示的なアーキテクチャの観点から説明されるが、他のアーキテクチャ、構造体、基板材料およびプロセス特徴、ならびにステップ／ブロックが、本発明の範囲内で変えられ得ることが理解されるべきである。
層、領域または基板などの要素が、別の要素の「上に（on）」または「上に（over）」あると言われる場合、その要素が他の要素の直接上とすることができるか、または介在する要素が存在することもできることも理解されるであろう。それに対し、要素が別の要素の「直接上に（directly on）」または「直接上に（directly over）」あると言われる場合、介在する要素は、存在しない。要素が別の要素に「接続される（connected）」または「結合される（coupled）」と言われる場合、その要素が他の要素に直接接続または結合され得るか、または介在する要素が存在することができることも理解されるであろう。それに対し、要素が別の要素に「直接接続される（directly connected）」または「直接結合される（directly coupled）」と言われる場合、介在する要素は、存在しない。
本実施形態は、グラフィカルコンピュータプログラミング言語において作り出され、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、またはストレージ・アクセス・ネットワーク内などの視覚ハード・ドライブなど）に格納され得る集積回路チップ用の設計を含み得る。設計者が、チップ、またはチップを製作するのに使用されるフォトリソグラフィック・マスクを製作しない場合、設計者は、物理機構によって（例えば、設計を格納する記憶媒体のコピーを提供することによって）または電子的に（例えば、インターネットを通して）もたらされた設計を、直接にまたは間接に、このようなエンティティに送信することができる。格納された設計は、次に、ウエハ上に形成されることになる当のチップ設計の複数のコピーを含む、フォトリソグラフィック・マスクの製作に適切なフォーマット（例えば、ＧＤＳＩＩ）に転換される。フォトリソグラフィック・マスクは、エッチングされるかまたは別の方法で処理されるウエハ（またはそれ上の層あるいはその両方）の範囲を画定するのに利用される。
本明細書に記載の方法は、集積回路チップの製作に使用され得る。もたらされた集積回路チップは、ベア・ダイとして生ウエハ形態で（すなわち、複数の無包装のチップを有する単一のウエハとして）、または包装形態で製造業者によって配送され得る。後者の場合、チップは、単一のチップ・パッケージ（マザーボードまたは他のより上位レベルの担体に貼り付けられたリード線を有するプラスチック担体など）に、またはマルチチップ・パッケージ（表面相互接続もしくは埋め込み相互接続のいずれか、またはその両方を有するセラミック担体など）に収納される。いずれの場合も、チップは、次に、他のチップ、ディスクリート回路素子、または、（ａ）マザーボードなどの中間製品もしくは（ｂ）最終製品の一部としての他の信号処理デバイス、あるいはその組合せと一体化される。最終製品は、玩具および他のローエンド・アプリケーションから、ディスプレイ、キーボードまたは他の入力デバイス、およびセントラル・プロセッサを有する先進型コンピュータ製品に及ぶ、集積回路チップを含むいずれの製品でもあるとすることができる。
原料化合物が一覧の元素において、例えば、ＳｉＧｅで記述されることも理解されよう。これらの化合物は、化合物内に様々な割合の元素を含み、例えば、ＳｉＧｅは、ｘが１以下であるＳｉｘＧｅ１－ｘを含む、などとなる。それに加え、本実施形態による化合物およびさらに機能には、他の元素が含まれ得る。
本明細書における、本発明の「one embodiment（１つの実施形態）」または「an embodiment（一実施形態）」、およびその異形への言及は、その実施形態に関連して説明される特定の特徴、構造体、特性などが、本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体を通して様々な個所に現れる「１つの実施形態において」または「一実施形態において」、およびいずれか他の異形のフレーズの登場は、必ずしもすべて、同じ実施形態に関するものではない。
以下の「／」、「and/or（～または…あるいはその両方）」、および「at least one of（のうちの少なくとも１つ）」のいずれかの使用は、例えば「Ａ／Ｂ」、「A and/or B（ＡまたはＢあるいはその両方）」、および「at least oneof A and B（ＡおよびＢのうちの少なくとも１つ）」の場合、最初に挙げた選択肢（Ａ）のみの選択、または２番目に挙げた選択肢（Ｂ）のみの選択、または両方の選択肢（ＡおよびＢ）の選択を含むと意図されていることを理解されたい。さらなる例として、「A、 B、 and/or C（Ａ、Ｂ、またはＣあるいはその組合せ）」、および「at least one of A、 B and C（Ａ、Ｂ、およびＣのうちの少なくとも１つ）」の場合、このような言い回しは、最初に挙げた選択肢（Ａ）のみの選択、または２番目に挙げた選択肢（Ｂ）のみの選択、または３番目に挙げた選択肢（Ｃ）のみの選択、または１番目および２番目に挙げた選択肢（ＡおよびＢ）のみの選択、または１番目および３番目に挙げた選択肢（ＡおよびＣ）のみの選択、または２番目および３番目に挙げた選択肢（ＢおよびＣ）のみの選択、または３つすべての選択肢（Ａ、Ｂ、およびＣ）の選択を含むと意図されている。これは、当業者および関連技術者にはすぐに分かるように、挙げられた項目の数だけ及ぶことができる。
本明細書に使用されている専門用語は、特定の実施形態を説明する目的のみのものであり、例示的な実施形態の限定を意図するものではない。本明細書に使用される際、「a」、「an」、および「the」といった単数形は、文脈上、明らかに他を意味しない限り、複数形も含むと意図されている。「comprises（備える）」、「comprising（備えている）」、「includes（含む）」、または「including（含んでいる）」あるいはその組合せの用語は、本明細書において使用される際、提示の特徴、整数、ステップ、動作、要素、または構成要素、あるいはその組合せの存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素またはその群、あるいはその組合せの存在または追加を排除しないことがさらに理解されるであろう。
「beneath（の下に）」、「below（の下方に）」、「lower（下部の）」、「above（の上方に）」、「upper（上部の）」などの空間的相関用語は、図に示されるときの１つの要素のまたは特徴の別の要素または特徴に対する関係を説明する際に、説明しやすくするために使用され得る。空間的相関用語が、図に描写される向きに加えて、使用または動作におけるデバイスの様々な向きを含むと意図されていることが理解されるであろう。例えば、図におけるデバイスが向きを変えている場合、他の要素または特徴の「below（下方に）」または「beneath（下に）」として説明された要素は、次には、他の要素または特徴の「above（上方に）」向いている可能性がある。したがって、「below（の下方に）」という用語は、上方および下方の両方の向きを含み得る。デバイスは、別の方法で向けられ得（９０度または他の向きに回される）、本明細書に使用されている空間相関記述は、それに従って解釈され得る。それに加え、層が２つの層「間」にあると言われる場合、その層は、２つの層間の層のみとすることができ、または１つまたは複数の介在する層が存在することもあることも理解されるであろう。
様々な要素を説明するのに、第１の、第２のなどの用語が本明細書に使用されていることがあるが、これらの要素がこれらの用語によって限定されるべきではないことが理解されるであろう。これらの用語は、１つの要素を別の要素から区別するためにのみ使用されている。したがって、以下に述べられる第１の要素は、本概念の範囲を逸脱しない限り、第２の要素と呼ばれてもよい。
デバイス製作の方法、および縦型ＦＥＴ（例示的であり、限定的ではないことが意図されている）における寄生容量を低減するのにそれによって製作される半導体デバイスの好ましい実施形態を説明したが、上記の教示に鑑みて、変更および変形が当業者によってなされ得ることが分かる。したがって、添付の特許請求の範囲によってまとめられる本発明の範囲内にある記載の特定の実施形態に、変更がなされてもよいことが理解されよう。このように、本発明の態様を、その細目、特に特許法によって必要とされる細目により、説明してきたが、請求され、かつ特許証による保護が望まれるものが、添付の特許請求の範囲に明記されている。

Claims (19)

  1. 半導体構造体の寄生容量を低減する方法であって、
    基板の上にフィン構造体を形成することと、
    前記フィン構造体と前記基板との間に第１のソース／ドレイン領域を形成することと、
    前記フィン構造体に隣接する第１のスペーサを形成することと、
    前記第１のソース／ドレイン領域に隣接する第２のスペーサを形成することと、
    露出面において前記第１のソース／ドレイン領域を陥凹させることと、
    前記陥凹した第１のソース／ドレイン領域の前記露出面内にシャロー・トレンチ・アイソレーション（ＳＴＩ）領域を形成することと、
    前記ＳＴＩ領域の上にボトム・スペーサを付着させることと、
    前記ボトム・スペーサの上に金属ゲート・スタックを形成することと、
    前記金属ゲート・スタックの上にトップ・スペーサを付着させることと、
    前記金属ゲート・スタックを切り取ることと、
    前記フィン構造体の上に第２のソース／ドレイン領域を形成することと、
    前記ＳＴＩ領域が前記金属ゲート・スタックと前記第１のソース／ドレイン領域との間のある長さに延在するように、コンタクトを形成することと、
    を含む、方法。
  2. 前記金属ゲート・スタックと前記第１のソース／ドレイン領域との間に前記ＳＴＩ領域を延在させることによって、ゲート・ソース／ドレイン間容量が低減される、請求項１に記載の方法。
  3. 前記第１および第２のスペーサが、共形誘電体ライナである、請求項１に記載の方法。
  4. 前記共形誘電体ライナの厚さが、１０ｎｍよりも大きい、請求項３に記載の方法。
  5. 前記ＳＴＩ領域が、前記フィン構造体に隣接する前記第１のスペーサの一部に接触する、請求項１に記載の方法。
  6. 前記ＳＴＩ領域が、前記第１のソース／ドレイン領域に隣接する前記第２のスペーサをその全体において覆う、請求項１に記載の方法。
  7. 前記フィン構造体に隣接する前記第１のスペーサが、前記ボトム・スペーサが前記ＳＴＩ領域の上に付着させられる前に、選択的に取り除かれる、請求項１に記載の方法。
  8. 前記ＳＴＩ領域の上に形成された前記ボトム・スペーサが、逆段差構造構成を画定する、請求項１に記載の方法。
  9. 前記ＳＴＩ領域が、前記フィン構造体の対向する両端の前記第１のソース／ドレイン領域の一部の上に延在する、請求項１に記載の方法。
  10. 前記金属ゲート・スタックと前記第１のソース／ドレイン領域との間の距離が、１０ｎｍよりも大きい、請求項１に記載の方法。
  11. 寄生容量を低減する半導体構造体であって、
    基板の上に形成されたフィン構造体と、
    前記フィン構造体と前記基板との間に形成された第１のソース／ドレイン領域と、
    前記第１のソース／ドレイン領域に隣接して形成されたスペーサであって、前記第１のソース／ドレイン領域が露出面において陥凹している、前記第１のソース／ドレイン領域に隣接するスペーサと、
    前記陥凹した第１のソース／ドレイン領域の前記露出面内に形成されたシャロー・トレンチ・アイソレーション（ＳＴＩ）領域と、
    前記ＳＴＩ領域の上に付着したボトム・スペーサと、
    前記ボトム・スペーサの上に形成された金属ゲート・スタックと、
    前記金属ゲート・スタックの上に付着したトップ・スペーサであって、前記金属ゲート・スタックが切り取られる、前記トップ・スペーサと、
    前記フィン構造体の上に形成された第２のソース／ドレイン領域と、
    前記ＳＴＩ領域が前記金属ゲート・スタックと前記第１のソース／ドレイン領域との間のある長さに延在するように形成されたコンタクトと、
    を備える、半導体構造体。
  12. 前記金属ゲート・スタックと前記第１のソース／ドレイン領域との間に前記ＳＴＩ領域を延在させることによって、ゲート・ソース／ドレイン間容量が低減される、請求項１１に記載の半導体構造体。
  13. 前記第１のソース／ドレイン領域に隣接する前記スペーサが、共形誘電体ライナである、請求項１１に記載の半導体構造体。
  14. 前記共形誘電体ライナの厚さが、１０ｎｍよりも大きい、請求項１３に記載の半導体構造体。
  15. 前記ボトム・スペーサ、前記金属ゲート・スタックおよび前記トップ・スペーサが、前記フィン構造体に接触する、請求項１１に記載の半導体構造体。
  16. 前記ＳＴＩ領域が、前記第１のソース／ドレイン領域に隣接する前記スペーサをその側壁全体において覆う、請求項１１に記載の半導体構造体。
  17. 前記ＳＴＩ領域の上に形成された前記ボトム・スペーサが、逆段差構造構成を画定する、請求項１１に記載の半導体構造体。
  18. 前記ＳＴＩ領域が、前記フィン構造体の対向する両端の前記第１のソース／ドレイン領域の一部の上に延在する、請求項１１に記載の半導体構造体。
  19. 前記金属ゲート・スタックと前記第１のソース／ドレイン領域との間の距離が、１０ｎｍよりも大きい、請求項１１に記載の半導体構造体。
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