CN100490182C

CN100490182C - 鳍型沟道双栅多功能场效应晶体管的制备方法

Info

Publication number: CN100490182C
Application number: CNB2007101112485A
Authority: CN
Inventors: 吴大可; 周发龙; 黄如
Original assignee: Peking University
Current assignee: Peking University; Semiconductor Manufacturing International Shanghai Corp
Priority date: 2007-06-19
Filing date: 2007-06-19
Publication date: 2009-05-20
Anticipated expiration: 2027-06-19
Also published as: CN101079450A

Abstract

本发明提供了一种鳍型沟道双栅多功能场效应晶体管及其制备方法，属于超大规模集成电路中的金属氧化物半导体场效应晶体管技术领域。该场效应晶体管基于SOI衬底，沿沟道垂直方向，沟道的截面为长方形的鳍型Fin，形成鳍型沟道；鳍型沟道的一侧为栅氧和前栅，另一侧为隧穿氧化层、作为电荷存储层的氮化硅陷阱层、阻挡氧化层和背栅，形成双栅结构；鳍型沟道的两端连接共同的n+源和n+漏，前栅和背栅自对准、对n+源和n+漏的覆盖很小；器件基于SOI衬底实现，沟道区，源区和漏区都位于绝缘层上。本发明具有高性能MOSFET逻辑器件的功能，快闪存储器的功能，无电容式DRAM的功能。

Description

鳍型沟道双栅多功能场效应晶体管的制备方法

技术领域

本发明属于超大规模集成电路(ULSI)中的金属氧化物半导体场效应晶体管(MetalOxide Semiconductor Field Effect Transistor—MOSFET)技术领域，具体涉及一种鳍型沟道双栅多功能场效应晶体管及其制备方法。

背景技术

随着超大规模集成电路的广泛应用和高速发展，基于MOSFET，系统芯片(System OnChip—SOC)技术越来越引起人们的极大的兴趣。系统芯片将整个系统中实现不同功能的单元或模块集成在一个或尽量少的几个集成电路芯片上，使每个芯片可实现多种功能。SOC技术可以克服多芯片的板级集成出现的各种问题(如芯片之间的延时、印刷电路板的可靠性)，在提高系统性能、降低功耗、易于组装方面具有突出优势。

SOC技术的发展需要同时集成多种不同功能的器件单元或者模块在同一个芯片上，譬如一种适于高性能应用的SOC技术可能需要集成：高性能MOSFET逻辑器件、以及基于MOSFET结构的快闪存储器(Flash Memory，可简称闪存)和DRAM(动态随机访问存储器)分别如图1(a)、(b)和(c)所示。但是，由于这三种器件单元具有不同的结构和制备工艺，使得在一个芯片上集成两种功能的单元增加了制造成本和实现难度。同时，版图面积相对于各独立芯片上的版图面积之和，并没有优势。因此现有的SOC技术虽然提高了系统性能，却没有增加集成密度、增加了单位芯片面积的成本。

针对这一点，基于MOSFET，从器件结构及其制备方法出发，人们提出了适于SOC应用的多功能器件(multi-functional device)的概念，采用新型结构的器件，可以在同一个器件单元上实现多种功能。如文献1(C.Oh，S.Kim，N.Kim，et al.，“A Novel Multi-FunctionalSilicon-On-ONO(SOONO)MOSFETs for SoC applications：Electrical Characterization forHigh Performance Transistor and Embeded Memory Applications”，in Proc.of VLSI Dig.Tech.，p.16，2006)所示，基于MOSFET，提出了可以实现多种器件功能的多功能场效应晶体管，如图2所示。由于这种多功能场效应晶体管可以同时具备逻辑器件和闪存两种器件功能、或以无电容MOSFET结构实现DRAM器件功能，因此可以提高将近一倍的集成密度，可以显著减小单位芯片面积的成本。这种多功能器件在SOC技术应用中有着广阔的前景。

文献1所示的一种SOONO结构MOSFET多功能器件，相当于一种平面双栅器件。可以具备如下三种功能。(1)高性能MOSFET逻辑器件的功能，由源、漏、沟道、栅氧和前栅(FG)构成器件，工作电压1.0V～1.2V(伏特)，背栅(BG)当作衬底电极为0V。(2)快闪存储器的功能，由源、漏、沟道、背栅和背栅ONO堆栈结构(包括隧穿氧化层、氮化硅陷阱层、阻挡氧化层)构成器件，前栅当作衬底电极为0V；源0V，漏3V，背栅6V，以沟道热电子注入编程；漏3V，背栅-4V，以带带隧穿热空穴注入实现擦除；源加小电压，漏0V，反向读取。(3)DRAM的功能，由源、漏、沟道、栅氧和前栅构成器件，背栅加负电压；前栅1V、漏加较高电压2V，热电子在沟道的漏端发生碰撞离化，产生的空穴在沟道背面积累，存储”1”；前栅1V，漏加负偏压，空穴被扫入漏，存储”0”；读取时，漏0.2V。这种无电容式DRAM，相比于常规1T1C(一个场效应晶体管加上一个电容)的DRAM，结构简单、等比例缩小能力强、与MOSFET工艺完全兼容。

但是，文献1所示的这种SOONO结构MOSFET多功能器件，基于平面双栅器件，存在如下问题：(1)由于器件结构和制备工艺引起的背栅ONO堆栈结构太厚(分别为1.4nm、42nm、1.4nm，总厚度达到约45nm)，使得阈值窗口小(2.5V)、编程/擦除时的背栅电压较高(达到6V/-4V)、编程/擦除时间较长(达到0.5ms/0.5ms)、应用薄隧穿氧化层(1.4nm)使得保持特性变差、同时太厚的氮化硅陷阱层使得注入电荷的再分布影响到器件的可靠性；(2)隧穿氧化层和阻挡氧化层同时制备，使得两者具有相同的厚度，不能分别进行厚度优化设计来提高闪存的性能；(3)相对常规MOSFET的制备方法，需要增加两块版图：一块Stripe版(去除SiGe牺牲层)，一块是深槽隔离版图、用来隔离不同的背栅；(4)背栅完全覆盖沟道和源、漏，在擦除时的带带隧穿热空穴会注入到背栅与漏的覆盖区域，影响到器件的直流特性和可靠性。(5)作为牺牲层的SiGe层和作为沟道的硅层，都是外延生长的，工艺成本较高。

发明内容

针对上述文献1的SOONO结构多功能MOSFET的问题，为了实现优化的多功能器件特性、提高集成密度，本发明从器件结构方面提出创新，提出了一种鳍型沟道双栅多功能场效应晶体管的制备方法。

一种制备鳍型沟道双栅多功能场效应晶体管的方法，包括以下步骤：

1)在SOI衬底上，热氧化二氧化硅，再淀积氮化硅；

2)有源区掩模光刻，刻蚀氮化硅、二氧化硅和硅，形成鳍型沟道；

3)热氧化隧穿氧化层，淀积氮化硅陷阱层、淀积二氧化硅；

4)氩离子倾角注入轰击前栅一侧的阻挡氧化层的初始层；

5)腐蚀阻挡氧化层的初始层，腐蚀氮化硅陷阱层，腐蚀隧穿氧化层，使前栅一侧的硅表面露出，同时将背栅一侧剩余的阻挡氧化层的初始层作为阻挡氧化层，形成背栅ONO堆栈结构；

6)热氧化前栅氧化层；

7)淀积或溅射栅材料，栅区掩模光刻，杂质注入，形成n+源和漏；退火激活杂质；

8)平坦化，形成自对准的独立的前栅和背栅。

所述的步骤1)中，所选用的SOI衬底顶层硅膜厚度为50-100nm，其厚度决定了鳍型沟道的高度H。

所述的步骤3)中，热氧化隧穿氧化层2-4nm，淀积氮化硅陷阱层4-7nm，然后淀积二氧化硅作为阻挡氧化层的初始层20-30nm。

所述的步骤4)中，氩离子注入角度与垂直方向呈60°—40°。

所述的步骤5)中，所述阻挡氧化层的厚度为4-6nm。

其中，本发明的SOI结构鳍型沟道双栅多功能场效应晶体管的一些关键结构参数，如鳍型沟道的宽W和高H、SOI衬底的二氧化硅绝缘层的厚度、栅长L_G、背栅ONO堆栈结构的各层厚度、栅氧厚度、背栅和前栅的材料、沟道和源漏的掺杂浓度和分布，都可以根据设计需要作出调整。本发明的制备方法，采用常规MOSFET制备的工艺，如氧化、淀积、刻蚀、腐蚀和离子注入等，通过新的工艺集成(Process Integration)，在SOI衬底上可以自对准实现鳍型沟道双栅多功能场效应晶体管。该制备方法与现有的常规MOSFET技术完全兼容，不需要高成本的外延等工艺，在实现优化的多功能器件特性的同时，可以减小工艺制备成本。

本发明的鳍型沟道双栅多功能场效应晶体管，同样具有如下三种功能。(1)高性能MOSFET逻辑器件的功能，由源、漏、鳍型沟道、鳍型沟道前栅一侧的栅氧和前栅构成器件，工作电压1.0V～1.2V，背栅为0V。(2)快闪存储器的功能，由源、漏、鳍型沟道、鳍型沟道背栅一侧的ONO堆栈结构(包括隧穿氧化层、氮化硅陷阱层、阻挡氧化层)和背栅构成器件，前栅为0V；源0V，漏3V，背栅4V，以沟道热电子注入编程；漏3V，背栅-4V，以带带隧穿热空穴注入实现擦除；源加小电压，漏0V，反向读取。(3)无电容式DRAM的功能，由源、漏、鳍型沟道、前栅栅氧和前栅构成器件，背栅加负电压；前栅1V、漏加较高电压2V，热电子在沟道的漏端发生碰撞离化，产生的空穴在沟道背面积累，存储”1”；前栅1V，漏加负偏压，空穴被扫入漏，存储”0”；读取时，漏0.2V。

相对于文献1的基于平面双栅结构的多功能MOSFET，本发明提出的鳍型沟道双栅多功能场效应晶体管的技术效果在于：(1)鳍型沟道，鳍型结构的高度H相当于器件的宽度W，与平面结构相比可以减小W方向的面积占用；(2)背栅ONO堆栈结构的各层厚度可以根据设计需要定义；采用合适厚度(2nm～4nm)的隧穿氧化层，以改善存储数据的保持特性；采用合适厚度(4nm～7nm)的氮化硅陷阱层，抑制存储电荷在氮化硅层的再分布、改善可靠性；采用合适厚度(4-6nm)的阻挡氧化层，抑制电荷的背隧穿，提高编程效率和保持特性；(3)背栅ONO堆栈结构的总厚度不受工艺限制，可以达到10nm～17nm(而文献1中的ONO堆栈结构的厚度约45nm)，使得编程/擦除时的背栅压降低、同时提高编程/擦除速度；(4)背栅与前栅自对准，都是由栅版定义，对于源和漏的覆盖很小，可以改善多功能器件的直流特性和可靠性；(5)前栅和背栅分别从鳍型沟道两侧引出，与平面双栅结构相比，背栅的引出易于实现；(6)相对常规MOSFET的制备方法，不需要增加光刻版，不需要外延生长工艺，工艺简单易于实现，可以减小工艺成本。

因此，本发明所提出的鳍型沟道双栅多功能场效应晶体管，在高可靠性和高密度的高性能SOC应用中，有着明显优势和广泛的应用前景。

附图说明

图1为高性能SOC应用中需要集成的三种器件的剖面示意图，其中图1(a)为基于SOI衬底的高性能MOSFET逻辑器件，其中图1(b)为基于体硅衬底MOSFET结构的快闪存储器(Flash Memory，可简称闪存)，其中图1(c)为1T1C(一个场效应晶体管加上一个电容)的DRAM(动态随机访问存储器)。

图1(a)-(c)中，相同的标号表示相同的部件：

101—SOI衬底的底层硅 102—SOI衬底的二氧化硅埋层

103—多晶硅栅 104—栅氧

105—沟道(SOI顶层硅) 106—n+源 107—n+漏

108—体硅衬底 109—闪存的沟道

110—阻挡氧化层 111—氮化硅陷阱层 112—隧穿氧化层

113—沟道(体硅衬底) 114—DRAM的电容

图2为文献1的SOONO结构多功能场效应晶体管的版图和结构示意图：其中，图2(a)为该器件的版图示意图，M1为有源区版，M2为Stripe版(去除SiGe牺牲层)，M3为栅版，M4为深槽隔离的版图；图2(b)为该器件的沿沟道的垂直方向(A1A2方向)的剖面结构示意图；图2(c)为该器件的沿沟道方向(B1B2方向)的剖面结构示意图。

图2(b)和(c)中，相同的标号表示相同的部件：

201—体硅衬底(p-掺杂) 202—STI隔离的场区的二氧化硅

203—背栅(n+硅) 204—阻挡氧化层 205—氮化硅陷阱层 206—隧穿氧化层

207—多晶硅栅 208—栅氧

209—沟道 210—n+源 211—n+漏

图3为本发明所提供的鳍型沟道双栅多功能场效应晶体管的版图和结构示意图：其中，图3(a)为该器件的版图示意图，M1为有源区版，M2为栅版；图3(b)为该器件的沿沟道的垂直方向(A1A2方向)的剖面结构示意图，可以看到沟道为鳍型的结构，鳍型沟道的一侧为栅氧和前栅、另一侧为背栅ONO堆栈结构和背栅，同时整个器件位于SOI衬底的绝缘层上；图3(c)为该器件的沿沟道方向(B1B2方向)的剖面结构示意图。

图3(b)和(c)中，相同的标号表示相同的部件：

301—SOI衬底的底层硅 302—SOI衬底的二氧化硅埋层

303—鳍型沟道 304—前栅 305—前栅氧化层

306—背栅 307—隧穿氧化层 308—氮化硅陷阱层

309—阻挡氧化层 310—二氧化硅缓冲层 311—氮化硅硬掩模层

312—n+源 313—n+漏

图4(a)—(j)是本发明一实施例的基于SOI衬底的鳍型沟道双栅多功能场效应晶体管的制备方法的工艺流程及其各步骤所对应结构的示意图。

图4(a)—(j)中，相同的标号表示相同的部件：

401—SOI衬底的底层硅 402—SOI衬底的二氧化硅埋层

403—SOI衬底的顶层硅膜 404—鳍型沟道

405—二氧化硅缓冲层 406—氮化硅硬掩模层

407—鳍型沟道的宽度W 408—鳍型沟道的高度H

409—隧穿氧化层 410—氮化硅陷阱层

411—阻挡氧化层的初始层

412—阻挡氧化层

413—前栅氧化层 414—栅材料 415—n+源 416—n+漏

417—前栅 418—背栅

具体实施方式

以下结合附图详细描述本发明所提供的鳍型沟道双栅多功能场效应晶体管及其制备方法，但不构成对本发明的限制。

如图3(a)-(c)所示，为本实施例的鳍型沟道双栅多功能场效应晶体管。该器件基于SOI衬底。如图3(a)所示为该器件的版图，M1有源区版，M2为栅版。如图3(b)和(c)分别为该器件的沿沟道的垂直方向(A1A2方向)和沿沟道方向(B1B2方向)的剖面结构。从沿沟道的垂直方向的剖面结构看，该场效应晶体管位于SOI衬底的二氧化硅埋层302上，沟道的截面为长方形的鳍型Fin，其宽度W为50nm、高度H为80nm，形成鳍型沟道303；鳍型沟道的一侧为1.5nm的栅氧305和多晶硅的前栅304，另一侧为3nm的隧穿氧化层307、作为4nm的氮化硅陷阱层308、5nm的阻挡氧化层309和多晶硅的背栅306，形成双栅结构；鳍型沟道303的两端连接共同的n+源312和n+漏313；前栅304和背栅306自对准，且对n+源312和n+漏313的覆盖很小。

本发明所提出的鳍型沟道双栅多功能场效应晶体管，在高可靠性和高密度的高性能SOC应用中，有着明显优势和广泛的应用前景。

本发明制备鳍型沟道双栅多功能场效应晶体管的方法，包括如下步骤：

步骤1：在SOI衬底上，热氧化二氧化硅(SiO₂)10-20nm，再淀积氮化硅(Si₃N₄)30-50nm；

步骤2：有源区版光刻，刻蚀Si₃N₄和SiO₂，硅，形成鳍型沟道，所选用SOI衬底的顶层硅膜厚度决定鳍型沟道的高度H，H为50-100nm；

步骤3：热氧化隧穿氧化层2-4nm，淀积氮化硅陷阱层4-7nm，然后淀积二氧化硅作为阻挡氧化层的初始层20-30nm；

步骤4：氩离子倾角注入，轰击前栅一侧的阻挡氧化层的初始层，使得被轰击的SiO₂湿法腐蚀速率增强；

步骤5：湿法腐蚀阻挡氧化层初始层，湿法腐蚀氮化硅陷阱层，湿法腐蚀隧穿氧化层，使前栅一侧的硅表面露出，同时背栅一侧的阻挡氧化层初始层可减薄至形成阻挡氧化层的厚度4-6nm，形成背栅ONO堆栈结构；

步骤6：热氧化前栅氧化层1-2nm；

步骤7：淀积多晶硅，栅版光刻，砷注入，形成n+源和漏，并同时对多晶硅掺杂；退火激活杂质。

步骤8：化学机械抛光CMP平坦化，形成自对准的独立的前栅和背栅。

如图4所示为本发明所提出的一种鳍型沟道双栅多功能场效应晶体管的制备方法。图4(a)—(j)所示的各器件结构与该制备方法中的各步骤对应。

以下结合各附图对该制备方法进行详细说明：

步骤1：SOI衬底上，热氧化SiO₂15nm，再淀积Si₃N₄40nm如图4(a)所示(沿A1A2方向)。

步骤2：M1有源区版光刻，刻蚀Si₃N₄、SiO₂和硅，形成鳍形沟道，所选用SOI衬底的顶层硅膜厚度决定鳍型沟道的高度H，H可以为80nm，如图4(b)所示(沿A1A2方向)。

步骤3：热氧化隧穿氧化层3nm，淀积氮化硅陷阱层5nm，然后淀积二氧化硅作为阻挡氧化层的初始层25nm，如图4(c)所示(沿A1A2方向)。

步骤4：氩离子倾角注入，轰击前栅一侧的阻挡氧化层的初始层，使得被轰击的SiO₂湿法腐蚀速率增强，注入角度为45°，注入能量50keV，注入剂量5×10¹⁴cm^-2，如图4(d)所示(沿A1A2方向)。

步骤5：湿法腐蚀阻挡氧化层初始层，湿法腐蚀氮化硅陷阱层，湿法腐蚀隧穿氧化层，使前栅一侧的硅表面露出，同时背栅一侧的阻挡氧化层初始层未经过氩离子注入，腐蚀速率较慢，可减薄至形成阻挡氧化层的厚度5nm，形成背栅ONO堆栈结构，如图4(e)所示(沿A1A2方向)。

步骤6：热氧化前栅氧化层1.5nm，如图4(f)所示(沿A1A2方向)。

步骤7：淀积多晶硅，栅版光刻，砷注入，形成n+源和漏，并同时对多晶硅掺杂；退火激活杂质，如图4(g)(沿A1A2方向)和图4(h)(沿B1B2方向)所示。

步骤8：化学机械抛光(CMP)平坦化，磨去鳍型沟道顶部的多晶硅，使鳍型沟道两侧的多晶硅相互断开，形成自对准的独立的前栅和背栅，如图4(i)(沿A1A2方向)和图4(j)(沿B1B2方向)所示。

步骤9：进一步进行常规后续工艺，淀积低氧层，刻蚀引线孔，淀积金属，光刻、刻蚀形成金属线，合金，钝化。

最后得到可以用于测试的基于SOI衬底的鳍型沟道双栅多功能场效应晶体管，鳍型沟道的剖面结构的宽50nm高80nm。

以上通过详细实施例描述了本发明所提供的鳍型沟道双栅多功能场效应晶体管及其制备方法，本领域的技术人员应当理解，在不脱离本发明实质的范围内，可以对本发明的器件结构做一定的变形或修改；其制备方法也不限于实施例中所公开的内容。

Claims

1、一种制备鳍型沟道双栅多功能场效应晶体管的方法，其特征在于，包括以下步骤：

1)在SOI衬底上，热氧化二氧化硅，再淀积氮化硅；

3)热氧化隧穿氧化层，淀积氮化硅陷阱层，淀积二氧化硅作为阻挡氧化层的初始层；

4)氩离子倾角注入轰击前栅一侧的阻挡氧化层初始层；

5)腐蚀阻挡氧化层初始层，腐蚀氮化硅陷阱层，腐蚀隧穿氧化层，使前栅一侧的硅表面露出，将背栅一侧剩余的阻挡氧化层初始层作为阻挡氧化层，形成背栅ONO堆栈结构；

6)热氧化前栅氧化层；

8)平坦化，形成自对准的独立的前栅和背栅。

2、如权利要求1所述的制备方法，其特征在于，所述的步骤1)中，所选用的SOI衬底顶层硅膜厚度为50-100nm，其厚度决定了鳍型沟道的高度H。

3、如权利要求1所述的制备方法，其特征在于，所述的步骤3)中，热氧化隧穿氧化层2-4nm，淀积氮化硅陷阱层4-7nm，然后淀积二氧化硅作为阻挡氧化层的初始层20-30nm。

4、如权利要求1所述的制备方法，其特征在于，所述的步骤4)中，氩离子注入角度与垂直方向呈60°—40°。

5、如权利要求1所述的制备方法，其特征在于，所述的步骤5)中，阻挡氧化层的厚度为4-6nm。