JP2020513160A5 - - Google Patents

Download PDF

Info

Publication number
JP2020513160A5
JP2020513160A5 JP2019554969A JP2019554969A JP2020513160A5 JP 2020513160 A5 JP2020513160 A5 JP 2020513160A5 JP 2019554969 A JP2019554969 A JP 2019554969A JP 2019554969 A JP2019554969 A JP 2019554969A JP 2020513160 A5 JP2020513160 A5 JP 2020513160A5
Authority
JP
Japan
Prior art keywords
source
sti
drain region
region
spacer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019554969A
Other languages
English (en)
Other versions
JP7062682B2 (ja
JP2020513160A (ja
Filing date
Publication date
Priority claimed from US15/488,780 external-priority patent/US9853028B1/en
Application filed filed Critical
Publication of JP2020513160A publication Critical patent/JP2020513160A/ja
Publication of JP2020513160A5 publication Critical patent/JP2020513160A5/ja
Application granted granted Critical
Publication of JP7062682B2 publication Critical patent/JP7062682B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Claims (20)

  1. 半導体構造体の寄生容量を低減する方法であって、
    基板の上にフィン構造体を形成することと、
    前記フィン構造体と前記基板との間に第1のソース/ドレイン領域を形成することと、
    前記フィン構造体に隣接する第1のスペーサを形成することと、
    前記第1のソース/ドレイン領域に隣接する第2のスペーサを形成することと、
    露出面において前記第1のソース/ドレイン領域を陥凹させることと、
    前記陥凹した第1のソース/ドレイン領域の前記露出面内にシャロー・トレンチ・アイソレーション(STI)領域を形成することと、
    前記STI領域の上にボトム・スペーサを付着させることと、
    前記ボトム・スペーサの上に金属ゲート・スタックを形成することと、
    前記金属ゲート・スタックの上にトップ・スペーサを付着させることと
    記フィン構造体の上に第2のソース/ドレイン領域を形成することと、
    前記STI領域が前記金属ゲート・スタックと前記第1のソース/ドレイン領域との間のある長さに延在するように、コンタクトを形成することと、
    を含む、方法。
  2. 前記金属ゲート・スタックと前記第1のソース/ドレイン領域との間に前記STI領域を延在させることによって、ゲート・ソース/ドレイン間容量が低減される、請求項1に記載の方法。
  3. 前記第1および第2のスペーサが、共形誘電体ライナである、請求項1に記載の方法。
  4. 前記金属ゲート・スタックを切り取ることをさらに含む、請求項に記載の方法。
  5. 前記STIが、前記フィン構造体に隣接する前記第1のスペーサの一部に接触する、請求項1に記載の方法。
  6. 前記STIが、前記第1のソース/ドレイン領域に隣接する前記第2のスペーサをその全体において覆う、請求項1に記載の方法。
  7. 前記フィン構造体に隣接する前記第のスペーサが、前記ボトム・スペーサが前記STI領域の上に付着させられる前に、選択的に取り除かれる、請求項1に記載の方法。
  8. 前記STI領域の上に形成された前記ボトム・スペーサが、逆段差構造構成を画定する、請求項1に記載の方法。
  9. 前記STI領域が、前記フィン構造体の対向する両端の前記第1のソース/ドレイン領域の一部の上に延在する、請求項1に記載の方法。
  10. 前記金属ゲート・スタックと前記第1のソース/ドレイン領域との間の距離が、10nmよりも大きい、請求項1に記載の方法。
  11. 寄生容量を低減する半導体構造体であって、
    基板の上に形成されたフィン構造体と、
    前記フィン構造体と前記基板との間に形成された第1のソース/ドレイン領域と、
    前記フィン構造体に隣接して形成された第1のスペーサと、
    前記第1のソース/ドレイン領域に隣接して形成された第2のスペーサであって、前記第1のソース/ドレイン領域が露出面において陥凹している、前記第2のスペーサと、
    前記陥凹した第1のソース/ドレイン領域の前記露出面内に形成されたシャロー・トレンチ・アイソレーション(STI)領域と、
    前記STI領域の上に付着したボトム・スペーサと、
    前記ボトム・スペーサの上に形成された金属ゲート・スタックと、
    前記金属ゲート・スタックの上に付着したトップ・スペーサと
    前記フィン構造体の上に形成された第2のソース/ドレイン領域と、
    前記STI領域が前記金属ゲート・スタックと前記第1のソース/ドレイン領域との間のある長さに延在するように形成されたコンタクトと、
    を備える、半導体構造体。
  12. 前記金属ゲート・スタックと前記第1のソース/ドレイン領域との間に前記STI領域を延在させることによって、ゲート・ソース/ドレイン間容量が低減される、請求項11に記載の構造体。
  13. 前記第1および第2のスペーサが、共形誘電体ライナである、請求項11に記載の構造体。
  14. 前記共形誘電体ライナの厚さが、10nmよりも大きい、請求項13に記載の構造体。
  15. 前記STIが、前記フィン構造体に隣接する前記第1のスペーサの一部に接触する、請求項11に記載の構造体。
  16. 前記STIが、前記第1のソース/ドレイン領域に隣接する前記第2のスペーサをその全体において覆う、請求項11に記載の構造体。
  17. 前記フィン構造体に隣接する前記第のスペーサが、前記ボトム・スペーサが前記STI領域の上に付着させられる前に、選択的に取り除かれていて存在しない、請求項11に記載の構造体。
  18. 前記STI領域の上に形成された前記ボトム・スペーサが、逆段差構造構成を画定する、請求項11に記載の構造体。
  19. 前記STI領域が、前記フィン構造体の対向する両端の前記第1のソース/ドレイン領域の一部の上に延在する、請求項11に記載の構造体。
  20. 前記金属ゲート・スタックと前記第1のソース/ドレイン領域との間の距離が、10nmよりも大きい、請求項11に記載の構造体。
JP2019554969A 2017-04-17 2018-04-11 半導体構造体の寄生容量を低減する方法および寄生容量を低減する半導体構造体 Active JP7062682B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/488,780 US9853028B1 (en) 2017-04-17 2017-04-17 Vertical FET with reduced parasitic capacitance
US15/488,780 2017-04-17
PCT/IB2018/052539 WO2018193342A1 (en) 2017-04-17 2018-04-11 Vertical fet with reduced parasitic capacitance

Publications (3)

Publication Number Publication Date
JP2020513160A JP2020513160A (ja) 2020-04-30
JP2020513160A5 true JP2020513160A5 (ja) 2020-07-02
JP7062682B2 JP7062682B2 (ja) 2022-05-06

Family

ID=60674791

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019554969A Active JP7062682B2 (ja) 2017-04-17 2018-04-11 半導体構造体の寄生容量を低減する方法および寄生容量を低減する半導体構造体

Country Status (6)

Country Link
US (4) US9853028B1 (ja)
JP (1) JP7062682B2 (ja)
CN (1) CN110520973B (ja)
DE (1) DE112018000636B4 (ja)
GB (1) GB2577185B (ja)
WO (1) WO2018193342A1 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10211315B2 (en) * 2017-07-19 2019-02-19 Globalfoundries Inc. Vertical field-effect transistor having a dielectric spacer between a gate electrode edge and a self-aligned source/drain contact
US10176995B1 (en) * 2017-08-09 2019-01-08 Globalfoundries Inc. Methods, apparatus and system for gate cut process using a stress material in a finFET device
US10395988B1 (en) 2018-04-10 2019-08-27 International Business Machines Corporation Vertical FET transistor with reduced source/drain contact resistance
US10529713B2 (en) 2018-06-08 2020-01-07 International Business Machines Corporation Fin field effect transistor devices with modified spacer and gate dielectric thicknesses
US10453934B1 (en) 2018-06-11 2019-10-22 International Business Machines Corporation Vertical transport FET devices having air gap top spacer
US10622260B2 (en) 2018-06-12 2020-04-14 International Business Machines Corporation Vertical transistor with reduced parasitic capacitance
US10396151B1 (en) 2018-06-14 2019-08-27 International Business Machines Corporation Vertical field effect transistor with reduced gate to source/drain capacitance
US10707329B2 (en) 2018-07-06 2020-07-07 International Business Machines Corporation Vertical fin field effect transistor device with reduced gate variation and reduced capacitance
US10930758B2 (en) * 2018-08-13 2021-02-23 International Business Machines Corporation Space deposition between source/drain and sacrificial layers
US10600885B2 (en) 2018-08-20 2020-03-24 International Business Machines Corporation Vertical fin field effect transistor devices with self-aligned source and drain junctions
US10937786B2 (en) * 2018-09-18 2021-03-02 Globalfoundries U.S. Inc. Gate cut structures
US11201089B2 (en) 2019-03-01 2021-12-14 International Business Machines Corporation Robust low-k bottom spacer for VFET
US10833081B2 (en) 2019-04-09 2020-11-10 International Business Machines Corporation Forming isolated contacts in a stacked vertical transport field effect transistor (VTFET)
US11217680B2 (en) * 2019-05-23 2022-01-04 International Business Machines Corporation Vertical field-effect transistor with T-shaped gate
US11205728B2 (en) 2019-05-23 2021-12-21 International Business Machines Corporation Vertical field effect transistor with reduced parasitic capacitance
US11152265B2 (en) * 2019-08-01 2021-10-19 International Business Machines Corporation Local isolation of source/drain for reducing parasitic capacitance in vertical field effect transistors
US11201241B2 (en) * 2020-01-07 2021-12-14 International Business Machines Corporation Vertical field effect transistor and method of manufacturing a vertical field effect transistor
US11217692B2 (en) 2020-01-09 2022-01-04 International Business Machines Corporation Vertical field effect transistor with bottom spacer
US11271107B2 (en) 2020-03-24 2022-03-08 International Business Machines Corporation Reduction of bottom epitaxy parasitics for vertical transport field effect transistors
CN113823692B (zh) * 2020-06-19 2023-12-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5087581A (en) 1990-10-31 1992-02-11 Texas Instruments Incorporated Method of forming vertical FET device with low gate to source overlap capacitance
US5250450A (en) 1991-04-08 1993-10-05 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
US6621112B2 (en) * 2000-12-06 2003-09-16 Infineon Technologies Ag DRAM with vertical transistor and trench capacitor memory cells and methods of fabrication
US20040070050A1 (en) * 2002-10-10 2004-04-15 Taiwan Semiconductor Manufacturing Company Structures of vertical resistors and FETs as controlled by electrical field penetration and a band-gap voltage reference using vertical FETs operating in accumulation through the field penetration effect
TWI294670B (en) 2003-06-17 2008-03-11 Ibm Ultra scalable high speed heterojunction vertical n-channel misfets and methods thereof
TWI251342B (en) * 2003-07-24 2006-03-11 Samsung Electronics Co Ltd Vertical double-channel silicon-on-insulator transistor and method of manufacturing the same
US6933183B2 (en) * 2003-12-09 2005-08-23 International Business Machines Corporation Selfaligned source/drain FinFET process flow
US7230286B2 (en) 2005-05-23 2007-06-12 International Business Machines Corporation Vertical FET with nanowire channels and a silicided bottom contact
CN100490182C (zh) * 2007-06-19 2009-05-20 北京大学 鳍型沟道双栅多功能场效应晶体管的制备方法
EP2219210A4 (en) 2007-12-05 2010-12-22 Unisantis Electronics Jp Ltd SEMICONDUCTOR COMPONENT
JP4316659B2 (ja) 2008-01-29 2009-08-19 日本ユニサンティスエレクトロニクス株式会社 半導体装置およびその製造方法
US8012817B2 (en) * 2008-09-26 2011-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor performance improving method with metal gate
CN102117828B (zh) * 2009-12-30 2013-02-06 中国科学院微电子研究所 半导体器件及其制造方法
US8362572B2 (en) 2010-02-09 2013-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Lower parasitic capacitance FinFET
CN102376715B (zh) * 2010-08-11 2014-03-12 中国科学院微电子研究所 一种无电容型动态随机访问存储器结构及其制备方法
US9281378B2 (en) * 2012-01-24 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fin recess last process for FinFET fabrication
CN102646599B (zh) * 2012-04-09 2014-11-26 北京大学 一种大规模集成电路中FinFET的制备方法
CN103928327B (zh) * 2013-01-10 2017-07-14 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US20140264488A1 (en) * 2013-03-15 2014-09-18 Globalfoundries Inc. Methods of forming low defect replacement fins for a finfet semiconductor device and the resulting devices
WO2014174672A1 (ja) 2013-04-26 2014-10-30 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法及び半導体装置
US9349850B2 (en) * 2013-07-17 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally tuning strain in semiconductor devices
US8952420B1 (en) * 2013-07-29 2015-02-10 Stmicroelectronics, Inc. Method to induce strain in 3-D microfabricated structures
US9425296B2 (en) * 2013-09-09 2016-08-23 Qualcomm Incorporated Vertical tunnel field effect transistor
US9331204B2 (en) * 2014-03-13 2016-05-03 Macronix International Co., Ltd. High voltage field effect transistors and circuits utilizing the same
CN105336611A (zh) * 2014-06-18 2016-02-17 中芯国际集成电路制造(上海)有限公司 一种FinFET器件的制作方法
US9881993B2 (en) * 2014-06-27 2018-01-30 Taiwan Semiconductor Manufacturing Company Limited Method of forming semiconductor structure with horizontal gate all around structure
US9337306B2 (en) 2014-06-30 2016-05-10 Globalfoundries Inc. Multi-phase source/drain/gate spacer-epi formation
US9245883B1 (en) * 2014-09-30 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
KR102264656B1 (ko) * 2014-10-17 2021-06-14 삼성전자주식회사 게이트 코어들 및 핀 액티브 코어를 포함하는 반도체 소자 및 그 제조 방법
US9287362B1 (en) 2014-11-21 2016-03-15 International Business Machines Corporation Vertical field effect transistors with controlled overlap between gate electrode and source/drain contacts
US9337255B1 (en) 2014-11-21 2016-05-10 International Business Machines Corporation Reducing direct source-to-drain tunneling in field effect transistors with low effective mass channels
US9799776B2 (en) * 2015-06-15 2017-10-24 Stmicroelectronics, Inc. Semi-floating gate FET
US9312383B1 (en) * 2015-08-12 2016-04-12 International Business Machines Corporation Self-aligned contacts for vertical field effect transistors
US9368572B1 (en) * 2015-11-21 2016-06-14 International Business Machines Corporation Vertical transistor with air-gap spacer
US9502407B1 (en) * 2015-12-16 2016-11-22 International Business Machines Corporation Integrating a planar field effect transistor (FET) with a vertical FET
US9437503B1 (en) 2015-12-22 2016-09-06 International Business Machines Corporation Vertical FETs with variable bottom spacer recess
US9761694B2 (en) * 2016-01-27 2017-09-12 International Business Machines Corporation Vertical FET with selective atomic layer deposition gate
US9607899B1 (en) 2016-04-27 2017-03-28 International Business Machines Corporation Integration of vertical transistors with 3D long channel transistors

Similar Documents

Publication Publication Date Title
JP2020513160A5 (ja)
GB2577185A (en) Vertical FET with reduced parasitic capacitance
US10170623B2 (en) Method of fabricating semiconductor device
US10032675B2 (en) Method for fabricating semiconductor device
JP4921755B2 (ja) 半導体装置
US10692777B2 (en) Semiconductor device
US8441072B2 (en) Non-planar semiconductor structure and fabrication method thereof
US10079290B2 (en) Semiconductor device having asymmetric spacer structures
US9954108B2 (en) Semiconductor device including fin shaped structure including silicon germanium layer
US20160276429A1 (en) Semiconductor device and method for fabricating the same
JP2013175729A5 (ja) 電界効果トランジスタ
US10446682B2 (en) Method of forming semiconductor device
JP2007511077A5 (ja)
GB2577197A (en) Embedded bottom metal contact formed by a self-aligned contact process for vertical transistors
GB2579463A (en) Utilizing multiplayer gate spacer to reduce erosion of semiconductor fin during spacer patterning
US9634125B2 (en) Fin field effect transistor device and fabrication method thereof
US10236383B2 (en) Method for fabricating semiconductor device
JP2013197342A (ja) 半導体装置および半導体装置の製造方法
JP2013055155A (ja) 半導体装置の製造方法
JP2017212267A5 (ja) 半導体装置
US20160049467A1 (en) Fin field effect transistor device and fabrication method thereof
CN103839814A (zh) 鳍式场效应晶体管的形成方法
JP2013138201A (ja) 置換ゲートプロセスに従って電界効果半導体デバイスを製造する方法
US20120199918A1 (en) Finfet structures and methods for fabricating the same
TW202105531A (zh) 製造半導體元件的方法及半導體元件