JP2013175729A5 - 電界効果トランジスタ - Google Patents

Description

本発明は半導体装置に係り、より具体的には電界効果トランジスタに関する。

Claims (18)

1. 上部面及び両側壁を有する活性パターンが提供された基板と、
   前記活性パターンの上部面及び両側壁に近接しながら、前記活性パターンを横切るゲート電極と、
   前記ゲート電極の側壁を覆うゲートスペーサと、
   前記ゲート電極の底面を覆うゲート誘電パターンと、
   前記ゲート電極の一側で、前記活性パターン上に形成されたソース電極と、
   前記ゲート電極の他側で、前記活性パターン上に形成されたドレーン電極と、
   前記ソース及びドレーン電極の表面に各々形成されたシリサイドパターンと、を含み、
   前記ゲート誘電パターンは少なくとも１つの高誘電性薄膜を含み、前記ゲートスペーサは前記ゲート誘電パターンより低い誘電常数を有する、ことを特徴とする電界効果トランジスタ。
2. 前記活性パターンは、前記ソース及びドレーン電極の間に介在し、前記ゲート電極の下方に位置する、チャネル領域を含み、
   前記ゲート電極は前記チャネル領域の両側壁に近接する第１部分及び前記チャネル領域の上方に配置されて前記第１部分を連結する第２部分を含む、ことを特徴とする請求項１に記載の電界効果トランジスタ。
3. 前記第１部分は前記第２部分より厚い厚さを有するように形成される、ことを特徴とする請求項２に記載の電界効果トランジスタ。
4. 前記ゲート誘電パターンは、前記ゲート電極の下方に配置されて、前記第１部分の底面及び側面、並びに前記第２部分の底面を覆う、ことを特徴とする請求項２に記載の電界効果トランジスタ。
5. 前記基板はＮＭＯＳ領域及びＰＭＯＳ領域を含み、
   前記ソース及びドレーン電極は、前記ＮＭＯＳ領域では前記チャネル領域の一部に引張性ストレイン（ｔｅｎｓｉｌｅ ｓｔｒａｉｎ）を印加するように構成され、前記ＰＭＯＳ領域では前記チャネル領域の一部に圧縮性ストレイン（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒａｉｎ）を印加するように構成される、ことを特徴とする請求項２に記載の電界効果トランジスタ。
6. 前記ソース及びドレーン電極は前記基板と異なる物質で形成される、ことを特徴とする請求項１に記載の電界効果トランジスタ。
7. 前記ソース及びドレーン電極の上部面は前記ソース及びドレーン電極に近接する前記ゲート電極の底面より高い位置に形成されて、前記ソース及びドレーン電極と前記ゲート電極との対向する面は実質的に均一な間隔を有して互いに離隔される、ことを特徴とする請求項１に記載の電界効果トランジスタ。
8. 前記対向する前記ソース及びドレーン電極の面と前記ゲート電極の面との間の部分は前記ゲートスペーサで満たされる、ことを特徴とする請求項７に記載の電界効果トランジスタ。
9. 前記ゲート誘電パターンは前記ゲート電極の底に局所的に形成されて、前記ゲート電極と実質的に同一の幅を有する、ことを特徴とする請求項１に記載の電界効果トランジスタ。
10. 前記ゲート電極は第１ゲート電極及び第２ゲート電極を含み、
    前記第１ゲート電極は前記ゲート誘電パターンの上部面及び前記ゲートスペーサの内側壁をコンフォーマルに覆い、前記第２ゲート電極は前記第１ゲート電極の内側壁によって定義される空間を満たす、ことを特徴とする請求項１に記載の電界効果トランジスタ。
11. 前記ゲート電極と前記ソース及びドレーン電極との間に介在する物質の誘電常数はシリコン窒化膜の誘電常数より低いか、或いは同一である、ことを特徴とする請求項１に記載の電界効果トランジスタ。
12. 上部面及び両側壁を含む活性パターンが提供された基板と、
    前記活性パターンの前記上部面及び前記側壁上に提供されたゲート電極と、
    前記ゲート電極の一側で、前記活性パターン上に提供されたソース電極と、
    前記ゲート電極の他側で、前記活性パターン上に提供されたドレーン電極と、
    前記ゲート電極の内側壁と前記ソース及びドレーン電極の中の少なくとも１つとの間に提供された絶縁性物質と、
    前記ゲート電極の底面上に提供された高誘電（ｈｉｇｈ−ｋ）ゲート絶縁パターンと、を含み、
    前記絶縁性物質は前記ゲート絶縁パターンより小さい誘電常数を有する、ことを特徴とする電界効果トランジスタ。
13. 前記活性パターンは、前記ソース及びドレーン電極の間に介在し、前記ゲート電極の下方に位置する、チャネル領域を含み、
    前記ゲート電極は前記チャネル領域の両側壁に近接する第１部分及び前記チャネル領域の上方に配置されて前記第１部分を連結する第２部分を含む、ことを特徴とする請求項１２に記載の電界効果トランジスタ。
14. 前記基板はＮＭＯＳ領域及びＰＭＯＳ領域を含み、
    前記ソース及びドレーン電極は前記ＮＭＯＳ領域で前記チャネル領域の一部に引張性ストレイン（ｔｅｎｓｉｌｅ ｓｔｒａｉｎ）を印加するように構成され、前記ＰＭＯＳ領域で前記チャネル領域の一部に圧縮性ストレイン（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒａｉｎ）を印加するように構成される、ことを特徴とする請求項１３に記載の電界効果トランジスタ。
15. 前記ソース及びドレーン電極の上部面は前記ソース及びドレーン電極に隣接する前記ゲート電極の底面より高い位置に形成されて、前記ソース及びドレーン電極と前記ゲート電極との対向する面は実質的に均一な間隔を有し、互に離隔される、ことを特徴とする請求項１２に記載の電界効果トランジスタ。
16. 前記ゲート絶縁パターンは前記ゲート電極の幅と実質的に同一の幅を有する、ことを特徴とする請求項１２に記載の電界効果トランジスタ。
17. 前記ゲート電極は第１ゲート電極及び第２ゲート電極を含み、
    前記第１ゲート電極は前記ゲート絶縁パターンの上部面及び前記ゲートスペーサの内側壁をコンフォーマルに覆い、前記第２ゲート電極は前記第１ゲート電極の内側壁によって定義される空間を満たす、ことを特徴とする請求項１２に記載の電界効果トランジスタ。
18. 前記絶縁性物質はシリコン窒化膜の誘電常数より低いか、或いは同一である誘電常数を有する、ことを特徴とする請求項１２に記載の電界効果トランジスタ。