JP2004241755A5 - - Google Patents

Claims (12)

1. 半導体基板、絶縁層、及び第１導電型の半導体層がこの順に積層された構造を有するＳＯＩ基板と、
   前記半導体層の主面内に部分的に形成され、前記絶縁層とによって前記半導体層の一部を挟む底面を有する素子分離絶縁膜と、
   前記素子分離絶縁膜によって規定される素子形成領域内において、前記半導体層の前記主面上に部分的に形成されたゲート構造と、
   前記素子形成領域内において、前記ゲート構造から露出している部分の前記半導体層の前記主面内に形成され、前記ゲート構造の下方のチャネル形成領域を挟んで対を成す凹部と、
   前記凹部の底面内に形成され、前記チャネル形成領域を挟んで対を成し、その底面又はその空乏層が前記絶縁層に到達し、前記第１導電型とは異なる第２導電型のソース・ドレイン領域と
   を備える、半導体装置。
2. 前記ゲート構造は、
   前記半導体層の前記主面上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記ゲート電極の側面に形成された第１のサイドウォールと
   を含む、
   請求項１に記載の半導体装置。
3. 前記ゲート構造が形成されている部分の前記半導体層の前記主面と、前記凹部の側面とが成す角度は、９０°よりも大きい、請求項２に記載の半導体装置。
4. 前記凹部の端部は、前記ゲート構造の端部の下方に潜り込んでいる、請求項２又は請求項３に記載の半導体装置。
5. 前記ソース・ドレイン領域は、
   前記半導体層の前記主面内に形成された、比較的低濃度の第１の不純物導入領域と、
   前記第１の不純物導入領域よりも深く形成された、比較的高濃度の第２の不純物導入領域と
   を有し、
   前記半導体層の前記主面から前記凹部の前記底面までの深さは、前記半導体層の前記主面から前記第１の不純物導入領域の底面までの深さよりも浅い、請求項２〜請求項４のいずれか一つに記載の半導体装置。
6. 前記ソース・ドレイン領域は、前記第２の不純物導入領域よりも浅く前記半導体層の前記主面内に形成された第３の不純物導入領域をさらに有する、請求項５に記載の半導体装置。
7. 前記ソース・ドレイン領域は、
   前記半導体層の前記主面内に形成された、比較的低濃度の第１の不純物導入領域と、
   前記第１の不純物導入領域よりも深く形成された、比較的高濃度の第２の不純物導入領域と、
   前記半導体層の前記主面内に形成された第３の不純物導入領域と
   を有し、
   前記半導体層の前記主面から前記第３の不純物導入領域の底面までの深さは、前記半導体層の前記主面から前記第１の不純物導入領域の底面までの深さよりも深く、
   前記半導体層の前記主面から前記凹部の前記底面までの深さは、前記半導体層の前記主面から前記第３の不純物導入領域の前記底面までの深さよりも浅い、請求項２〜請求項４のいずれか一つに記載の半導体装置。
8. 前記半導体装置は、
   前記第１のサイドウォールに接して前記凹部の前記底面上に形成された第２のサイドウォールと、
   前記第２のサイドウォールから露出している部分の前記ソース・ドレイン領域上に形成された、金属−半導体化合物層と
   をさらに備える、請求項２〜請求項７のいずれか一つに記載の半導体装置。
9. 前記素子分離絶縁膜は、前記凹部の側面に露出し、
   前記素子分離絶縁膜に接して前記凹部の前記底面上に形成された第３のサイドウォールをさらに備え、
   前記金属−半導体化合物層は、前記第２及び第３のサイドウォールから露出している部分の前記ソース・ドレイン領域上に形成されている、請求項８に記載の半導体装置。
10. 前記凹部の底面上に形成された半導体領域と、
    前記半導体領域上に形成された金属−半導体化合物層と
    をさらに備える、請求項２〜請求項７のいずれか一つに記載の半導体装置。
11. 前記ＳＯＩ基板内にはＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成されており、
    前記半導体装置は、前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタのうちのいずれか一方である、請求項２〜請求項１０のいずれか一つに記載の半導体装置。
12. 前記ＳＯＩ基板内には、比較的低い電源電圧で動作する第１のトランジスタと、比較的高い電源電圧で動作する第２のトランジスタとが形成されており、
    前記半導体装置は、前記第１及び第２のトランジスタのうちのいずれか一方である、請求項２〜請求項１０のいずれか一つに記載の半導体装置。