KR100632460B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

고농도로 도핑된 실리콘 기판에서 양질의 실리콘 에피택셜 성장층을 형성하는 방법을 제공한다. 반도체 소자의 제조 방법은 소정 농도의 도펀트 영역을 포함하는 반도체 기판을 제공하는 단계, 기판 상에 Ⅳ족 이온을 주입하는 단계, 기판을 염소계 가스를 사용하여 클리닝하는 단계 및 기판 상에 실리콘 에피택셜 성장층을 형성하는 단계를 포함한다.
고농도, 선택적 에피택셜 성장, 클리닝, 저온

Description

반도체 소자의 제조 방법{Method for fabricating semiconductor device}
도 1은 고농도 도핑된 실리콘 기판 표면에 종래의 습식 클리닝을 행하여 오염 물질을 제거한 경우 기판과 실리콘 에피택셜 성장층의 계면에서의 오염 물질의 제거 정도를 분석한 그래프이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법의 흐름도이다.
도 3a 내지 도 3d는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법의 각 공정 단계별 구조물의 단면도들이다.
도 4 내지 도 6은 본 발명의 제 2 실시예 내지 제 4 실시예에 따른 반도체 소자의 제조 방법에 대한 공정 흐름도들이다.
도 7은 본 발명의 제 2 실시예 내지 제 4 실시예에 따른 반도체 소자 제조 방법 중에 포함되는 클리닝 단계, 어닐링 단계 및 선택적 에피택셜 성장층 형성 단계에 대한 공정 조건을 나타낸 그래프이다. 도 7에서 (1), (2) 및 (3)은 각각 본 발명의 제 2 실시예, 제 3 실시예 및 제 4 실시예의 공정 조건을 나타내는 그래프이고, A는 어닐링 단계, C는 클리닝 단계 및 SEG는 실리콘 에피택셜 성장층 형성 단계를 의미한다.
도 8은 본 발명의 제 2 실시예에 따라 제조된 반도체 소자의 기판과 선택적 에피택셜 성장층의 계면에서의 오염 물질의 제거 정도를 분석한 그래프이다.
도 9a는 본 발명의 제 2 실시예에 따라 제조된 반도체 소자의 표면을 나타낸 SEM(Scanning Electron Microscope) 사진이고, 도 9b는 종래의 습식 클리닝만을 수행한 후 실리콘 에피택셜 성장층을 형성한 반도체 소자의 표면을 나타낸 SEM 사진이다.
<도면의 주요부분에 대한 부호의 설명>
110: 기판 120: 물질층 패턴
130: 도펀트 영역 130': 비정질화 영역
140: 실리콘 에피택셜 성장층
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 고농도로 도핑된 실리콘 기판에서 양질의 실리콘 에피택셜 성장층을 형성하는 방법에 관한 것이다.
최근 들어, 반도체 소자의 제조 공정 중에서 실리콘의 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 기술이 자주 사용되고 있다. 예를 들면, 실리콘 에피택셜 성장 기술을 응용한 소자 분리 공정, 소오스 및 드레인 영역과 금속 플러그 매립 등의 분야에서 폭넓게 사용되고 있다.
이와 같이, 여러 제조 공정에서 실리콘 에피택셜 성장 기술이 사용되는 이유 는 반도체 소자의 고집적화에 따라 소자의 크기가 점점 축소되어 통상의 증착 및 식각 공정을 실시할 경우 원하는 소자의 특성을 저해하지 않고 안정된 공정을 진행하는 데에는 한계가 있기 때문이다.
일반적으로 실리콘 에피택셜 성장 방법은 고농도 도핑된 실리콘 기판 표면에만 선택적으로 에피택셜 성장층을 형성시키는 과정을 거치는데, 이렇게 고농도 도핑된 실리콘 기판 표면에 에피택셜 성장층을 성장시키기 위해서는 종래에는 습식 클리닝(wet cleaning)을 통해 기판 상의 오염 물질을 제거하였다.
도 1은 고농도 도핑된 실리콘 기판 표면에 종래의 습식 클리닝을 행하여 오염 물질을 제거한 경우 기판과 실리콘 에피택셜 성장층의 계면에서의 오염 물질의 제거 정도를 분석한 그래프이다.
도 1을 참조하면, 습식 클리닝을 행한 후 기판과 실리콘 에피택셜 성장층의 계면 사이에서 탄소(C) 등의 오염 물질이 제거되지 않은 채 남아있음을 알 수 있다.
따라서, 고농도 도핑된 실리콘 기판 표면에만 선택적으로 에피택셜 성장층을 형성시키기 위해서는 습식 클리닝을 수행한 후 저압 수소 베이킹(low pressure H2 baking) 등의 전클리닝 처리가 필요하다.
이러한 저압 수소 베이킹은 그 공정이 900℃ 이상의 고온에서 이루어지므로 열 버짓(thermal budget) 면에서 바람직하지 않다는 단점이 있다.
이를 극복하기 위하여 전클리닝 방법으로서 초고진공 어닐링 또는 수소 베이 킹(ultra high vacuum annealing or H2 baking) 방법이 제시되었다. 이 방법들은 상술한 저압 수소 베이킹 방법에 비하여 공정이 상대적으로 저온에서 이루어진다는 장점이 있기는 하지만 고농도 도핑된 실리콘 기판의 경우에는 에피택셜 성장층을 얻기가 어렵고 형성된 막질 또한 좋지 않다.
한편, 700℃ 이하의 온도에서 수소 플라즈마(H2 plasma)를 사용하는 클리닝 방법이 있기는 하지만, 이 방법으로 전클리닝한 경우에도 역시 고농도 도핑된 실리콘 기판의 경우에는 에피택셜 성장층을 얻기가 어렵다는 단점이 있다.
또한, 전클리닝과 에피택셜 성장층의 형성이 별도의 챔버에서 수행됨으로써, 기판의 전클리닝 후 재오염이 발생할 수 있다.
상술한 바와 같이, 종래의 기술로는 실리콘 기판이 고농도로 도핑된 경우 양질의 에피택셜 성장층을 얻을 수가 없었다.
본 발명이 이루고자 하는 기술적 과제는 저온에서 양질의 에피택셜 성장층을 얻을 수 있는 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 전클리닝 후 재오염이 발생하지 않아 양질의 에피택셜 성장층을 얻을 수 있는 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하 게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 소정 농도의 도펀트 영역을 포함하는 반도체 기판을 제공하는 단계, 상기 기판 상에 Ⅳ족 이온을 주입하여 단계, 상기 기판을 염소계 가스를 사용하여 클리닝하는 단계 및 상기 기판 상에 실리콘 에피택셜 성장층을 형성하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 고농도의 도펀트 영역을 포함하는 반도체 기판을 제공하는 단계, 상기 기판 상에 게르마늄 이온을 주입하여 상기 기판을 비정질화하는 단계, 상기 기판을 염화 수소 가스를 사용하여 850℃ 이하의 온도에서 클리닝하는 단계 및 상기 기판 상에 실리콘 에피택셜 성장층을 상기 클리닝 단계가 행해진 동일 챔버에서 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 실시예들에 따른 반도체 소자 제조 방법에 대하여 도 2 내지 도 9를 참조함으로써 잘 이해될 수 있을 것이다.
이하 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법에 대하여 설명하도록 한다. 도 2는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법의 흐름도이고, 도 3a 내지 3d는 각 공정 단계별 구조물의 단면도들이다.
도 2를 참조하면, 우선 소정 농도의 도펀트로 도핑된 반도체 기판을 제공 한다(S11).
도 3a를 참조하면, 반도체 기판을 준비한다. 반도체 기판(110)은 실리콘 기판을 비롯한 실리콘 에피택셜 성장이 가능한 모든 종류의 기판을 사용할 수 있다.
이러한 반도체 기판(110) 표면에 물질층 패턴(120), 예컨대 산화막 또는 질화막 패턴을 형성한 다음, 물질층 패턴(120)이 형성되어 있지 않은 부분에 확산(diffusion)이나 이온 주입(ion implantation) 등의 방법으로 도펀트(dopant) 영역(130)을 형성한다.
도펀트로는 붕소(B), 인(P), 비소(As), 탄소(C), 갈륨(Ga) 또는 안티몬(Sb) 등이 사용될 수 있고, 특히 붕소(B)가 사용될 수 있다. 도펀트 영역(130)은 도펀트가 고농도로 도핑될 경우 그 농도는 1019 내지 1021원자/cm3 정도가 된다.
계속해서, 기판 상에 Ⅳ족 이온을 주입한다(S12).
도 3b를 참조하면, 기판(110) 상에 Ⅳ족 이온을 주입하는 이유는 반도체 기판(110) 표면에 형성되어 있는 도펀트 영역(130)을 비정질화 영역(130')으로 형성하기 위한 것으로, 도펀트 영역(130)이 충분히 비정질화될 수 있는 깊이로 Ⅳ족 이온이 주입된다.
Ⅳ족 이온으로서 탄소(C), 실리콘(Si) 또는 게르마늄(Ge)을 사용할 수 있고, 특히 게르마늄(Ge)을 사용할 수 있다. 이때, Ⅳ족 이온의 주입 농도는 1014 내지 1016 원자/cm3 일 수 있다.
상기한 바와 같이 Ⅳ족 이온을 기판(110) 상의 도펀트 영역(130)에 주입하여 비정질화 영역(130')을 형성함으로써, 후술하는 실리콘 에피택셜 성장층 형성 시 재결정화가 용이하도록 하여, 결국 양질의 실리콘 에피택셜 성장층이 형성되도록 한다.
이어서, 기판을 염소계 가스를 사용하여 클리닝한다(S13).
도 3c를 참조하면, 비정질화 영역(130')이 형성된 반도체 기판(110) 표면을 염소계 가스를 사용하여 클리닝한다. 염소계 가스로는 HCl, Cl2, BCl3, CCl4 등을 사용할 수 있고, 특히 염화 수소(HCl) 가스를 사용할 수 있다.
이러한 염소계 가스를 사용함으로써, 종래 1000℃ 이상의 고온의 온도 조건에서 수행되었던 반도체 기판(110)에 형성되어 있는 오염 물질을 제거하기 위한 클리닝이, 850℃ 이하의 온도에서도 가능하게 되었다. 염소계 가스를 사용한 클리닝은 특히 500 내지 750℃ 온도 범위에서 수행할 수 있다.
클리닝 단계에 사용되는 염소계 가스가 염화 수소(HCl) 가스인 경우, 클리닝 조건의 일 예로서 염화 수소(HCl) 가스와 캐리어 가스(H2)의 유량비가 1 내지 100이고, 염화 수소(HCl) 가스의 유속이 1 내지 100slm이며, 캐리어 가스(H2)의 유속은 0.1 내지 10slm 이며, 온도는 500 내지 750℃이고, 압력은 0.1 내지 800Torr인 조건에서 약 1 내지 100 초(sec) 동안 수행될 수 있다.
계속해서, 기판 상에 실리콘 에피택셜 성장층을 형성한다(S14).
도 3d를 참조하면, 반도체 기판(110) 상의 비정질화 영역(130')에 실리콘 에피택셜 성장층을 형성한다. 이때, 실리콘 에피택셜 성장층을 형성하는 단계는 클리닝 단계와 동일 챔버 내에서 행할 수 있다(in-situ).
종래에는 클리닝과 실리콘 에피택셜 성장층 형성을 별개의 챔버 내에서 수행함으로써, 기판의 클리닝 후 실리콘 에피택셜 성장층을 형성하기 위한 챔버로 이동하는 동안 반도체 기판이 대기에 노출되어 재오염이 발생할 위험이 있었다. 그러나, 본 발명의 제 1 실시예에 따른 반도체 소자 제조 방법에 있어서는 클리닝과 실리콘 에피택셜 성장층 형성을 동일 챔버 내에서 수행함으로써, 상기한 바와 같은 재오염 발생을 방지할 수 있다.
반도체 기판(110) 상의 비정질화 영역(130')에 실리콘 에피택셜 성장층을 형성함에 있어, 에피택셜 성장 조건을 잘 조절하면 물질층 패턴(120) 상에서의 에피택셜 성장 속도보다 반도체 기판(110) 표면에서의 성장 속도를 훨씬 크게 할 수 있다. 이러한 공정 조건을 찾아서 비정질화 영역(130')에만 실리콘 에피택셜 성장층 을 형성시킬 수 있다.
실리콘 에피택셜 성장층은 화학 기상 증착법(Chemical Vapor Deposition; CVD), 감압 화학 기상 증착법(Reduced Pressure Chemical Vapor Deposition; RPCVD) 또는 고진공 화학 기상 증착법(Ultra High Vacuum Chemical Vapor Deposition; UHVCVD)을 사용하여 수행할 수 있으나, 이에 한정되는 것은 아니다.
선택적 에피택셜 성장층을 형성하기 위한 조건의 일 예로서, 700 내지 750℃의 온도 및 5 내지 200 Torr의 압력에서, 실리콘 원료 가스 및 캐리어 가스의 혼합 가스를 사용하는 화학 기상 증착(CVD)법을 들 수 있다.
실리콘 원료 가스는 실레인(SiH4) 가스, 사염화 실리콘(SiCl4), 이염화 실레인(SiH2Cl2) 및 삼염화 실레인(SiHCl3) 중 적어도 하나를 선택하여 사용할 수 있다. 또한 캐리어 가스는 수소(H2) 가스, 질소(N2) 가스, 아르곤(Ar) 가스 중 적어도 하나를 선택하여 사용할 수 있다. 특히, 실리콘 원료 가스 및 캐리어 가스로서 각각 실레인 가스 및 수소 가스를 사용할 수 있다.
도 4 내지 도 6은 본 발명의 제 2 실시예 내지 제 4 실시예에 따른 반도체 소자의 제조 방법에 대한 공정 흐름도들이고, 도 7은 본 발명의 제 2 실시예 내지 제 4 실시예에 따른 반도체 소자 제조 방법 중에 포함되는 클리닝 단계, 어닐링 단계 및 실리콘 에피택셜 성장층 형성 단계에 대한 공정 조건을 나타낸 그래프이다.
도 4를 참조하면, 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법은 소정 농도의 도펀트 영역을 포함하는 반도체 기판을 제공하고(S21), 이러한 기판 상에 Ⅳ족 이온을 주입하고(S22), 계속해서 어닐링을 수행한 다음(S23), 염소계 가스를 사용하여 클리닝하고(S24), 이어서 실리콘 에피택셜 성장층을 형성하는 것(S25)을 포함한다.
또한 도 5를 참조하면, 본 발명의 제 3 실시예에 따른 반도체 소자의 제조 방법은 소정 농도의 도펀트 영역을 포함하는 반도체 기판을 제공하고(S31), 이러한 기판 상에 Ⅳ족 이온을 주입한 후(S32), 염소계 가스를 사용하여 클리닝하고(S33), 계속해서 어닐링을 수행한 다음(S34), 이어서 실리콘 에피택셜 성장층을 형성하는 것(S35)을 포함한다.
본 발명의 제 2 및 제 3 실시예에 따른 반도체 소자 제조 방법은 본 발명의 제 1 실시예와 비교하여, 각각 반도체 기판의 클리닝 단계 전 또는 후에 반도체 기판을 어닐링 하는 단계를 더 포함한다는 점을 제외하고는 본 발명의 제 1 실시예와 동일하다.
본 발명의 제 2 실시예 및 제 3 실시예에 따른 반도체 소자 제조 방법에 포함되는 어닐링 단계는 이온 주입에 의해 발생하는 기판 상의 물리적 변형 손상을 열처리를 통해 회복시키고 재결정를 통해 복귀시켜 주는 공정으로서, 수소(H2) 분위기 하에서 650 내지 850℃의 온도 범위로 수행될 수 있다. 상기한 바와 같이, 기판에 발생한 손상을 충분히 치유하기 위해서는 어닐링은 적어도 클리닝이 수행되는 온도와 동일하거나 그보다는 높은 온도에서 수행되어야 한다.
상기한 바와 같은 어닐링을 수행함으로써 실리콘 에피택셜 성장층의 형성 전 에 비정질화 영역의 결정성을 회복시킴으로써 보다 결정성이 높은 실리콘 에피택셜 성장층을 형성하는 것이 가능해진다.
도 6은 본 발명의 제 4 실시예에 따른 반도체 소자 제조 방법에 대한 공정 흐름도이다.
도 6을 참조하면, 본 발명의 제 4 실시예에 따른 반도체 소자의 제조 방법은 소정 농도의 도펀트 영역(130)을 포함하는 반도체 기판을 제공하고(S41), 이러한 기판 상에 Ⅳ족 이온을 주입한 후(S42), 염소계 가스를 사용하여 클리닝하는 동시에 어닐링을 수행하고(S43), 계속해서 실리콘 에피택셜 성장층을 형성하는 것(S44)을 포함한다.
본 발명의 제 4 실시예에 따른 반도체 소자 제조 방법은 본 발명의 제 1 실시예와 비교하여, 반도체 기판의 어닐링을 수행하는 동안 클리닝을 수행한다는 것을 제외하고는 본 발명의 제 1 실시예와 동일하다. 도 7을 참조하면, 어닐링을 수행하는 동안이라면, 어느 시점이라도 상관없이 클리닝을 수행할 수 있다.
도 8은 본 발명의 제 2 실시예에 따라 제조된 반도체 소자의 기판과 실리콘 에피택셜 성장층의 계면에서의 오염 물질의 제거 정도를 분석한 그래프이다. 오염 물질 제거 정도의 측정은 EDX(Energy Dispersive X-ray Spectroscopy) 장비를 사용하였다.
도 8을 참조하면, 실리콘 에피택시 성장층을 형성하기에 앞서 700℃에서 염소계 가스, 특히 염화 수소(HCl) 가스를 사용하여 기판을 클리닝하고, 동일 챔버 내에서 실리콘 에피택시 성장층을 형성함으로써, 기판과 실리콘 에피택셜 성장층의 계면 사이에서 탄소(C) 등의 오염 물질이 거의 모두 제거되었음을 알 수 있다.
도 9a는 본 발명의 제 2 실시예에 따라 제조된 반도체 소자의 표면을 나타낸 SEM 사진이고, 도 9b는 종래의 습식 클리닝만을 수행한 후 실리콘 에피택셜 성장층을 형성한 반도체 소자의 표면을 나타낸 SEM 사진이다.
도 9a및 도 9b를 참조하면, 종래의 습식 클리닝만을 수행한 후 실리콘 에피택셜 성장층을 형성한 경우는 실리콘 에피택셜 성장층의 막질이 매우 불량함을 알 수 있다.
이에 반해, 본 발명의 제 2 실시예에서는 실리콘 에피택시 성장층을 형성하기에 앞서, IV족 이온, 특히 게르마늄(Ge)을 주입하여 비정질화 영역을 형성한 후, 어닐링을 수행하여 비정질화 영역의 결정성을 회복한 다음, 700℃에서 염소계 가스, 특히 염화 수소(HCl) 가스를 사용하여 기판을 클리닝하고, 동일 챔버 내에서 실리콘 에피택시 성장층을 형성함으로써 양질의 실리콘 에피택셜 성장층을 포함함을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 본 발명에 따른 반도체 소자의 제조 방법에 따르면 다음과 같은 효과가 하나 또는 그 이상 있다.
첫째, 본 발명에 따른 반도체 소자의 제조 방법은 염소계 가스를 사용하여 기판 표면의 오염 물질을 저온에서 제거하는 것이 가능하고, IV족 이온을 주입함으로써 양질의 실리콘 에피택셜 성장층을 얻는 것이 가능하다.
둘째, 본 발명에 따른 반도체 소자 제조 방법에서는 클리닝과 실리콘 에피택셜 성장층 형성이 동일 챔버에서 수행됨으로, 클리닝 후 기판의 재오염이 발생하지 않아 양질의 실리콘 에피택셜 성장층을 얻는 것이 가능하다.

Claims (24)

  1. 소정 농도의 도펀트 영역을 포함하는 선택적으로 실리콘이 노출된 기판을 제공하는 단계;
    상기 기판 상에 Ⅳ족 이온을 주입하는 단계;
    상기 기판을 염소계 가스를 사용하여 클리닝 하는 단계; 및
    상기 기판 상에 실리콘 에피택셜 성장층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 클리닝 단계와 상기 실리콘 에피택셜 성장층을 형성하는 단계는 동일한 챔버 내에서 행해지는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 염소계 가스는 염화 수소(HCl) 가스인 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 클리닝 단계에서 온도는 850℃ 이하인 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 Ⅳ족 이온을 주입하여 단계에서 상기 Ⅳ족 이온은 적어도 상기 기판 중의 도펀트 영역을 비정질화시킬 수 있는 깊이로 주입되는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 Ⅳ족 이온을 주입하여 단계에서 상기 Ⅳ족 이온의 주입 농도는 1014 내지 1016 원자/cm3인 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 Ⅳ족 이온 주입 단계에서 상기 Ⅳ족 이온은 탄소(C), 실리콘(Si) 또는 게르마늄(Ge)인 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 Ⅳ족 이온 주입 단계에서 상기 Ⅳ족 이온은 게르마늄(Ge)인 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 기판을 제공하는 단계에서 상기 도펀트는 붕소(B), 인(P), 비소(As) 또는 탄소(C)인 반도체 소자의 제조 방법.
  10. 제 9 항에서,
    상기 기판을 제공하는 단계에서 상기 도펀트는 붕소(B)인 반도체 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 클리닝 단계 전 및/또는 후에 상기 기판을 어닐링 하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 클리닝 단계는 상기 어닐링 단계가 수행되는 온도 이하에서 수행되는 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 어닐링 단계의 온도는 650 내지 850℃인 반도체 소자의 제조 방법.
  14. 제 1 항에 있어서,
    상기 클리닝 단계와 동시에 어닐링 단계를 수행하는 반도체 소자의 제조 방법.
  15. 제 11 항에 있어서,
    상기 어닐링 단계는 수소(H2) 분위기에서 행하는 반도체 소자의 제조 방법.
  16. 소정 농도의 도펀트 영역을 포함하는 선택적으로 실리콘이 노출된 기판을 제공하는 단계;
    상기 기판 상에 게르마늄 이온을 주입하여 상기 기판을 비정질화하는 단계;
    상기 기판을 염화 수소 가스를 사용하여 850℃ 이하의 온도에서 클리닝하는 단계; 및
    상기 기판 상에 실리콘 에피택셜 성장층을 상기 클리닝 단계가 행해진 동일 챔버에서 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 게르마늄 이온을 주입하여 단계에서 상기 게르마늄 이온은 적어도 상기 기판 중의 도펀트 영역을 비정질화시킬 수 있는 깊이로 주입되는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 게르마늄(Ge) 이온을 주입하여 단계에서 상기 게르마늄 이온의 주입 농도는 1014 내지 1016 원자/cm3인 반도체 소자의 제조 방법.
  19. 제 16 항에 있어서,
    상기 기판을 제공하는 단계에서 상기 도펀트는 붕소(B)인 반도체 소자의 제조 방법.
  20. 제 16 항에 있어서,
    상기 클리닝 단계 전 및/또는 후에 상기 기판을 어닐링 하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  21. 제 20 항에 있어서,
    상기 클리닝 단계는 상기 어닐링 단계가 수행되는 온도 이하에서 수행되는 반도체 소자의 제조 방법.
  22. 제 21 항에 있어서,
    상기 어닐링 단계의 온도는 650 내지 850℃인 반도체 소자의 제조 방법.
  23. 제 16 항에 있어서,
    상기 클리닝 단계와 동시에 어닐링 단계를 수행하는 반도체 소자의 제조 방법.
  24. 제 20 항에 있어서,
    상기 어닐링 단계는 H2 분위기에서 행하는 반도체 소자의 제조 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7741200B2 (en) * 2006-12-01 2010-06-22 Applied Materials, Inc. Formation and treatment of epitaxial layer containing silicon and carbon
DE102007010563A1 (de) * 2007-02-22 2008-08-28 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Selektives Wachstum von polykristallinem siliziumhaltigen Halbleitermaterial auf siliziumhaltiger Halbleiteroberfläche
US8969181B2 (en) * 2011-04-11 2015-03-03 Varian Semiconductor Equipment Associates, Inc. Method for epitaxial layer overgrowth

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS604209A (ja) 1983-06-22 1985-01-10 Nec Corp 選択エピタキシヤル結晶成長方法
JPS6286324A (ja) 1985-10-11 1987-04-20 Ricoh Co Ltd ２ビ−ムレ−ザ−プリンタ
JPS62216218A (ja) 1986-03-18 1987-09-22 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2836576B2 (ja) * 1996-05-15 1998-12-14 日本電気株式会社 半導体装置の製造方法
US6503321B2 (en) * 1998-02-17 2003-01-07 The Trustees Of Columbia University In The City Of New York Slicing of single-crystal films using ion implantation
US6715497B2 (en) * 2001-01-02 2004-04-06 International Business Machines Corporation Treatment to eliminate polysilicon defects induced by metallic contaminants
US7005392B2 (en) * 2001-03-30 2006-02-28 Advanced Technology Materials, Inc. Source reagent compositions for CVD formation of gate dielectric thin films using amide precursors and method of using same
JP5005170B2 (ja) * 2002-07-19 2012-08-22 エーエスエム アメリカ インコーポレイテッド 超高品質シリコン含有化合物層の形成方法
US20060240677A1 (en) * 2002-09-20 2006-10-26 Hitachi Kokusai Electric Inc., Method for manufacturing semiconductor device and substrate processing apparatus
KR20040048019A (ko) * 2002-12-02 2004-06-07 주성엔지니어링(주) 실리콘 에피텍셜층 형성방법
JP2004241755A (ja) * 2003-01-15 2004-08-26 Renesas Technology Corp 半導体装置
US20050124129A1 (en) * 2003-10-10 2005-06-09 Takayuki Ito Method of fabrication of silicon-gate MIS transistor
US7169675B2 (en) * 2004-07-07 2007-01-30 Chartered Semiconductor Manufacturing, Ltd Material architecture for the fabrication of low temperature transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS604209A (ja) 1983-06-22 1985-01-10 Nec Corp 選択エピタキシヤル結晶成長方法
JPS6286324A (ja) 1985-10-11 1987-04-20 Ricoh Co Ltd ２ビ−ムレ−ザ−プリンタ
JPS62216218A (ja) 1986-03-18 1987-09-22 Fujitsu Ltd 半導体装置の製造方法

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